JPS6161143B2

JPS6161143B2 -

Info

Publication number: JPS6161143B2
Application number: JP53071193A
Authority: JP
Inventors: Kanji Kubo; Mamoru Hinai
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1978-06-13
Filing date: 1978-06-13
Publication date: 1986-12-24
Also published as: JPS54161846A

Description

【発明の詳細な説明】本発明は情報処理装置に関し、詳しくは、多重
仮想記憶方式をとる情報処理装置における高速ア
ドレス変換バツフア装置のパージ処理に関するも
のである。

周知のように、仮想記憶方式の情報処理装置に
おいては、命令フエツチ及び命令で示されるオペ
ランド・フエツチのアドレスは実記憶装置に対応
しない仮想アドレスとして認識される。従つて、
記憶装置の参照にあたつては、仮想アドレスを実
記憶装置に１対１に対応する実アドレスに変換す
る必要があるが、この変換操作は一般に主記憶装
置上の変換テーブルを参照して行われるため多大
の時間を要する。この解決策として普通、高速ア
ドレス変換バツフア装置が具備される。即ち、こ
の高速アドレス変換バツフア装置に、一度主記憶
装置を参照して求められた仮想アドレス／実アド
レスの変換対を記憶しておき、次に同じ仮想アド
レスの記憶装置参照が生じた時、該アドレス変換
バツフア装置から対応する実アドレスを求めるこ
とによつてアドレス変換操作によるオーバヘツド
の減少を図つている。

ところで、仮想空間は一般に無限個あり、すな
わち計算機システムで使用可能なタスクは無限個
あり、それらを適宜切り換えて多重処理すれば、
計算機システムの一資源である上記アドレス変換
バツフア装置の効率的な利用が実現できる。これ
が、いわゆる多重仮想記憶方式の基本的な考えで
ある。この場合、高速アドレス変換バツフア装置
は仮想アドレス／実アドレスの変換対に加えて、
その変換対の仮想空間を表すコード（以下アクト
コードという）が格納可能な構造になつており、
あるタスクの仮想アドレスによる主記憶装置の参
照時、その仮想アドレスとともに該当アクトコー
ドがアドレス変換バツフア装置に登録されている
か否かが調べられる。そして、登録されていれ
ば、該アドレス変換バツフア装置から対応する実
アドレスを読み出し、登録されていなければ、変
換テーブルを参照して求め、求まつた仮想アドレ
ス／実アドレスの変換対をアクトコードとゝもに
アドレス変換バツフア装置へ登録する。第１図は
このような多重仮想記憶方式をとるアドレス変換
バツフア（TLB）の構造例で、０〜255の計256
カラムからなるTLBを一面だけ有する場合を示
したものである。図中、Ａはアクトコード、Ｌは
仮想アドレス、Ｒは実アドレス、Ｖは該当変換対
及び仮想空間が有効であるか否かを示すフラグ・
ビツトである。

以上、多重仮想記憶方式をとる情報処理装置の
アドレス変換バツフア装置について概略を説明し
たが、この種のアドレス変換バツフア装置におい
ては、新しい仮想空間が起動されると、予め定め
られたリプレースメント・アルゴリズムに従つて
前の古い仮想空間に関する全ての情報をキヤンセ
ルする必要がある。このキヤンセル動作を仮想空
間パージ（つまり、アクトパージ）と呼んでい
る。従来、このアクトパージは、高速アドレス変
換バツフア装置内の全てのエントリーに対して該
当するアクト・コードＡが登録されているか否か
を、０カラムから順に調べていき、登録されてい
れば該当有効性フラグ・ビツトＶを０にして、そ
のエントリーを無効としていた。しかし、近年ア
ドレス変換操作時間による電子計算機システムの
オーバヘツドを軽減するため、高速アドレス変換
装置のエントリー数（カラム数）を増大せしめる
傾向にあり、前記従来のアドレス変換バツフア装
置内の全てのエントリーを逐一チエツクする方式
は、アクトパージ実行に多大の時間を要する点で
問題があつた。

これの解決策として、アドレス変換バツフア装
置内の全エントリー対応する比較回路を設け、該
当アクトコードが登録されているか否か全エント
リーについて並列にチエツクすることが考えられ
るが、エントリー数の増大にしたがつて極めて大
きな物量を必要とする点で問題がある。

本発明は上叙の事情に鑑みなされたもので、物
量の増加を最少限にとどめてパージ実行時間の短
縮を図り、もつて該パージによるシステムのオー
バヘツドを減らす効果をもたらす情報処理装置を
提供することにある。

しかして、本発明の特徴とするところは同一内
容のTLBを複数個設けて、パージを行うとき、
各々のTLBにより異なるカラムを同時にサーチ
してパージ実行のTLBサーチ時間を短縮するこ
とである。

第２図は本発明の原理構成図で、便宜上、
TLBの数が２の場合を示す。図において、１
１，１２はアドレス変換バツフア装置（TLB）
であり、第１図と同様に、各TLBは０〜255カラ
ムが一面構造をとるとする。TLB１１，１２の
対応するカラムには同一内容のものが登録され
る。一方のTLB１１に対応するものとして、ワ
ーキングレジスタ１３、インクリメンタ１５、選
択回路１７、TLBアドレスレジスタ１９、アク
トコード比較器２１があり、同様に、他方の
TLB１２に対してもワーーキングレジスタ１
４、インクリメンタ１６、選択回路１８、TLB
アドレスレジスタ２０、アクトコード比較器２２
がある。

アクトパージの動作開始に先立ち、信号線１０
を通してワーキングレジスタ１３には０を、又、
ワーキングレジスタ１４には128を初期値として
セツトする。信号線２３にはリプレースすべき仮
想空間に対応するアクトコードを乗せる。インク
リメンタ１５，１６はアクトパージ動作モード指
定でワーキングレジスタ１３，１４の内容を次々
に＋１するものである。このうち、インクリメン
タ１５の歩進動作の都度、ワーキングレジスタ１
３の内容を選択回路１７を通してTLBアドレス
レジスタ１９に転送し、TLB１１のエントリー
をカラム０から順に読み出す。同様にして、イン
クリメンタ１６の歩進動作の都度、ワーキングレ
ジスタ１４の内容を選択回路１８を通してTLB
アドレスレジスタ２０に転送し、TLB１２のエ
ントリーをカラム128から順に読み出す。インク
リメンタ１５，１６の歩進動作は、それぞれワー
キングレジスタ１３の内容が127、ワーキングレ
ジスタ１４が255になつたら停止せしめる。すな
わち、TLB１１は０〜255カラムのうち、前半の
０〜127カラムのエントリーのサーチを受け持
ち、TLB１２は後半128〜255カラムのサーチを
受け持つ。このTLB１１，１２のサーチ動作は
同時に実行されるため、例えばTLB１１のみ１
個だけとし、それをカラム０から順にサーチする
のに比べて、サーチ時間が1/2に短縮される。

比較器２１，２２はTLB１１，１２にエント
リーされているアクトコードのうち、信号線２３
のそれと一致するものをチエツクするためのもの
である。この比較器２１，２２のいずれかでアク
トコードの一致が検出されると、インクリメンタ
１５，１６の歩進動作を一時中断し、次のように
して、TLB１１，１２における該当カラムのエ
ントリーをキヤンセルする。すなわち、例えば比
較器２１で一致が検出された場合は、そのときの
TLBアドレスレジスタ１９で指定されるTLB１
１の該当カラムの有効性フラグ・ビツト（Ｖビツ
ト）を０にする。同時に、ワーキングレジスタ１
３の内容（これはTLBアドレスレジスタ１９と
同じデータである）を選択回路１８を通して
TLBアドレスレジスタ２０に取り込み、TLB１
２における該当カラムのＶビツトを０にして、
TLB１１との同一性を保持する。比較器２２で
一致が検出された場合は、そのときのワーキング
レジスタ１４の内容を選択回路１７を通して
TLBアドレスレジスタ１９に転送すればよく、
それ以外の動作は上記と同じである。又、比較器
２１，２２の両方で同時に一致が検出された場合
は、２サイクルかけ、初めは例えば比較器２１で
一致が検出された場合のキヤンセル処理を、次は
比較器２２で一致が検出された場合のキヤンセル
処理を行えばよい。キヤンセル処理が終了したら
インクリメンタ１５，１６の歩進動作を再開せし
め、TLB１１，１２の以後のカラムのサーチ動
作を続行する。このようにして、TLB１１の０
〜127カラム及びTLB１２の128〜255カラムのサ
ーチを同時に全て達成し、所定仮想空間のアクト
パージ処理が終了となる。

以上、本発明の概略を説明したが、次に第３図
の実施例について詳細に説明する。

第３図は第２図の構成を発展させた本発明の一
実施例で、同一内容のTLBは同じく２個用いる
が、各TLBは０ローと１ローの２面構造をとる
場合を示す。

通常、アクトコードラツチ３００には現在使用
中の仮想空間を示すアクトコードがラツチされて
いる。又、信号線３０４には主記憶装置参照要求
が、信号線３０５には主記憶装置参照論理アドレ
スが乗る。TLB使用優先順位決定回路１２２，
２２２は信号線３０４が“１”のとき、アクトパ
ージ要求ラツチ１２１，２２１がセツトされてい
なければ信号線３０５上の主記憶装置参照論理ア
ドレスを選択するように選択回路１０４，２０４
を制御する。これにより、信号線３０５の主記憶
装置参照論理アドレスがそれぞれ選択回路１０
４，２０４を通つて論理アドレスレジスタ１０
５，２０５にセツトされる。これら論理アドレス
レジスタ１０５の予め定められたビツト位置によ
りTLB１００，２００の該当同一カラムの内容
が読み出される。比較回路１０６，１０８，２０
６，２０８は、それぞれTLB１００，２００か
ら読み出されたアクトコードＡと信号線３０１上
のアクトコードとが一致しているか否かを各コー
ドごとに比較するものである。同様に、比較回路
１０７，１０９，２０７，２０９は、TLB１０
０，２００から読み出された論理アドレスＬと論
理アドレスレジスタ１０５，２０５の上位ビツト
とを各ローごとに比較するものである。選択回路
１１０は比較回路１０６，１０７，１０８，１０
９の出力及びＶビツト出力により、TLB１００
から読み出されたロー０もしくは１の実アドレス
Ｒを選択し、実アドレスレジスタ１１１の上位ビ
ツトとする。実アドレスレジスタ１１１の下位ビ
ツトには、論理アドレスレジスタ１０５の下位ビ
ツトがそのまゝ格納される。TLB２００に対応
する選択回路２１０、実アドレスレジスタ２１１
の動作も同様である。実アドレスレジスタ１１
１，２１１のいずれの実アドレスを用いて主記憶
装置あるいはバツフア記憶装置を参照するかは任
意である。

以上が、通常の主記憶装置参照要求が発生した
場合の概略動作であるが、これは本発明の要旨と
直接関係するところではないので、これ以上の詳
細な説明は省略する。

さて、アクトパージ要求が発生すると、リプレ
ースすべき仮想空間に対応するアクトコードがラ
ツチ３００にセツトされる。又、信号線３０２、
選択回路１０１を通してワーキングレジスタ１０
２にはオール０が、同様に、選択回路２０１を通
してワーキングレジスタ２０２には128が初期値
としてセツトされる。更に、信号線３０３が
“１”となり、アクトパージ要求制御部１２０，
２２０にアクトパージ要求が発生したことを知ら
せる。各アクトパージ要求制御部１２０，２２０
は、信号線３０３が“１”になるとアクトパージ
要求ラツチ１２１，２２１をセツトする。TLB
使用優先順位決定回路１２２，２２２は、それぞ
れアクトパージ要求ラツチ１２１，２２１が
“１”のときワーキングレジスタ１０２，２０２
の出力を選択するように選択回路１０４，２０４
を制御する。これにより、ワーキングレジスタ１
０２の出力は選択回路１０４を通つて論理アドレ
スレジスタ１０５の所定ビツト位置を転送され、
同様に、ワーキングレジスタ２０２の出力も選択
回路２０４を通つて論理アドレスレジスタ２０５
の所定ビツト位置に転送される。同時に、ワーキ
ングレジスタ１０２，２０２の出力はインクリメ
ンタ１０３，２０３でそれぞれ＋１され、その出
力データレジスタ部に一時保持される。

一方、TLB使用優先順位決定回路１２２，２
２２はアクトパージ要求ラツチ１２１，２２１の
出力を選択する該ラツチ１２１，２２２をリセツ
トするとゝもに、所定の時間経過後（ワーキング
レジスタ１０２，２０２のデータが論理アドレス
レジスタ１０５，２０５に転送される時間経過
後）、TLB起動ラツチ１２３，２２３をセツトす
る。該ラツチ１２３，２２３は例えば単安定マル
チで構成されており、その動作時間はTLB１０
０，２００の読出し時間に対応して設定される。
該ラツチ１２３，２２３がセツト状態からリセツ
ト状態に復旧し、そのとき後述の信号線３０６が
“０”であると、選択回路１０１，２０１はそれ
ぞれインクリメンタ１０３，２０３の出力を選択
してワーキングレジスタ１０２，２０２の内容を
更新する。なお、上記信号線３０６が“１”の場
合は、それが“０”になるのをまつてワーキング
レジスタ１０２，２０２の内容を更新する。
TLB起動ラツチ１２３，２２３の出力はアクト
パージ要求制御部１２０，２２０にも取り込まれ
ている。従つて、アクトパージ要求制御部１２
０，２２０は、ラツチ１２３，２２３がセツト状
態からリセツト状態に復旧し、そのとき信号線３
０６が“０”であると、次のアクトパージ要求を
TLB使用優先順位決定回路１２２，２２２に通
知すべくアクトパージ要求ラツチ１２１，２２１
をセツトする。以後の動作は前と同じである。

以上、信号線３０６が“０”のとき、ワーキン
グレジスタ１０２，２０２の内容はインクリメン
タ１０３，２０３で順次＋１され、それが選択回
路１０４，２０４を通つて論理アドレスレジスタ
１０５，２０５の所定ビツト位置に転送される動
作が繰り返される。このようにして、論理アドレ
スレジスタ１０５の所定ビツト位置は０から順に
歩進され、論理アドレスレジスタ２０５は128か
ら順に歩進される。

TLB１００，２００はTLB起動ラツチ１２
３，２２３がセツトされることにより起動がかゝ
り、それぞれ論理アドレスレジスタ１０５，２０
５の所定ビツト位置で指定されたカラムの内容が
読み出される。この時、比較回路１０６，１０８
はTLB１００における該当カラムのロー０，１
に登録されているアクトコードＡを信号線３０１
上のリプレース対象アクトコードと比較し、一致
すれば、アンドゲート１１２，１１３を通してア
クトコード一致表示ラツチ１１４，１１５のうち
の対応するものをセツトする。比較回路２０６，
２０８についても同様であり、TLB２００にお
ける該当カラムのロー０，１に登録されているア
クトコードＡが信号線３０１上のリブレース対象
アクトコードと一致すれば、アクトコード一致表
示ラツチ２１４，２１５のうちの対応するものを
セツトする。なお、アクトパージの動作時、比較
回路１０７，１０９、選択回路１１０、実アドレ
スレジスタ１１１は不使用であり、同様に、比較
回路２０７，２０９、選択回路２１０、実アドレ
スレジスタ２１１も不使用である。

上記論理アドレスレジスタ１０５，２０５の所
定ビツト位置で指定される各TLB１００，２０
０の該当カラムのいずれにもリプレースすべきア
クトコードが登録されていず、アクトコード一致
表示ラツチ１１４，１１５，２１４，２１５がい
ずれもセツトされない場合、オアゲート１１９の
出力信号線３０６は０のまゝである。この場合は
前に述べた様に、TLB起動ラツチ１２３，２２
３がリセツト状態に復旧するタイミングでワーキ
ングレジスタ１０１，２０１が更新し、その後、
各ワーキングレジスタ１０１，２０１の内容の論
理アドレスレジスタ１０５，２０５への転送、
TLB起動ラツチ１２３，２２３の再セツトなど
の動作が続き、TLB１００，２００の次のカラ
ムへサーチが進むことになる。一方、アクトコー
ド一致表示ラツチ１１４，１１５，２１４，２１
５のいずれか１つでもセツトされると、オアゲー
ト１１６あるいは２１８の出力が“１”になり、
信号線３０６も“１”になる。この場合、上記ワ
ーキングレジスタ１０１，２０１の更新が一時中
断され、次のようにしてTLB１００，２００に
おける該当カラム、該当ローのエントリーの無効
化処理が実行される。

まず、TLB１００側のアクトコード一致表示
ラツチ１１４のみがセツトされたとする。この
時、ノアゲート１１７の出力は“０”である。従
つて、TLB１００においては、そのときの論理
アドレスレジスタ１０５の所定ビツト位置で指定
される該当カラムをアクセスし、そのロー０のＶ
ビツトにノアゲート１１７の出力すなわち“０”
を書き込む。一方、ラツチ１１４がセツトされる
とオアゲート１１６の出力は“１”となる。この
状態の時、選択回路２０４はワーキングレジスタ
１０２を選択して、その内容を論理アドレスレジ
スタ２０５の所定ビツト位置にセツトする。従つ
て、TLB２００においては、該論理アドレスレ
ジスタ２０５の所定ビツト位置で指定される該当
カラムをアクセスし、そのロー０のＶビツトに、
同じくノアゲート１１７の“０”出力を書き込
む。この時、ワーキングレジスタ１０２と論理ア
ドレスレジスタ１０５には同一データが格納され
ており、そのため、レジスタ１００と２００は同
じカラムがアクセスされ、そのロー０のエントリ
ーがキヤンセルされることになる。同様に、アク
トコード一致表示ラツチ１１５がセツトされた場
合は、TLB１００，２００における該当カラム
のロー１のエントリーがキヤンセルされ、又、ア
クトコード一致表示ラツチ１１４，１１５がとも
にセツトされた場合は該当カラムのロー０，１の
エントリーがいずれもキヤンセルされる。

次に、TLB２００側のアクトコード一致表示
ラツチ２１４のみがセツトされた場合について説
明する。この場合、アクトコード一致表示ラツチ
１１４，１１５はいずれもリセツト状態にあると
いうことでノツト回路２１９の出力は“１”であ
り、従つて、アンドゲート２１６の出力が
“１”、ノアゲート１１７の出力は“０”である。
TLB２００は、そのときの論理アドレスレジス
タ２０５の内容をそのまゝ用い、該当カラムのロ
ーのＶビツトにノアゲート１１７の“０”出力を
書き込む。一方、アンドゲート２１６の出力が
“１”ということで、オアゲート２１８の出力は
“１”である。この状態の時、選択回路１０４は
ワーキングレジスタ２０２を選択し、その内容を
論理アドレスレジスタ１０５の所定ビツト位置に
セツトする。従つて、TLB１００においては、
該論理アドレスレジスタ１０５の内容で指定され
る該当カラムのロー０のＶビツトに同じくノアゲ
ート１１７の“０”出力を書き込む。この場合
も、ワーキングレジスタ２０２と論理アドレスレ
ジスタ２０５のデータは同じであり、TLB１０
０，２００の同じカラムのエントリーがキヤンセ
ルされる。アクトコード一致表示ラツチ２１５が
セツトされた場合、及び両ラツチ２１４，２１５
がともにセツトされた場合の動作は、前と同じで
あるので省略する。

上記アクトコード一致表示ラツチ１１４，１１
５，２１４，２１５は例えば単安定マルチで構成
され、所定の時間経過するとリセツト状態に復旧
するようになつている。これらラツチ１１４，１
１５，２１４，２１５がリセツト状態に復旧する
とオアゲート１１６，２１８の出力は“０”とな
り、このため信号線３０６も“０”になる。これ
によりワーキングレジスタ１０２，２０２の内容
が＋１され、それまで中断していたサーチ動作が
再開されることになる。

次に、両方のTLBに対応する例えば１１４と
２１５のアクトコード一致表示ラツチがともにセ
ツトされた場合について説明する。この場合、ラ
ツチ１１４のセツト状態によりオアゲート１１６
の出力は“１”、ノアゲート１１７の出力は
“０”である。一方、オアゲート１１６の“１”
出力はノツト回路２１９で反転され、アンドゲー
ト２１６，２１７の付勢を禁止するため、ラツチ
２１５のセツト状態にかゝわらず、オアゲート２
１８の出力は“０”、ノアゲート１１８の出力は
“１”である。従つて、TLB１００においては、
まずそのときの論理アドレスレジスタ１０５の内
容をそのまゝ用い、該当カラムのロー０のＶビツ
トにノアゲート１１７の“０”出力を書き込む。
一方、TLB２００においては、オアゲート１１
６の出力が“１”ということでワーキングレジス
タ１０１の内容を論理アドレスレジスタ２０５に
取り込み、TLB１００と同じ該当カラムのロー
０のＶビツトにノアゲート１１７の“０”出力を
書き込む。この動作の後、ラツチ１１４はリセツ
ト状態に復旧し、オアゲート１１６の出力は
“０”、ノアゲート１１７の出力は“１”となる。

上記ラツチ１１４がセツト状態にあるとき、オ
アゲート１１６の“１”出力がラツチ２１５にセ
ツト・トリガ信号として印加されているため、ラ
ツチ１１４がリセツト状態に復旧した後も、ラツ
チ２１５は所定時間セツト状態を続ける。一方、
オアゲート１１６の出力が“０”になるとノツト
回路２１９の出力は“１”となり、このためアン
ドゲート２１７が動作して、オアゲート２１８の
出力は“１”、ノアゲート１１８の出力は“０”
となる。従つて、次にTLB２００においては、
ワーキングレジスタ２０２の出力を選択回路２０
４を通してそのまゝ論理アドレスレジスタ２０５
に受け取り、該当カラムのロー１のＶビツトにノ
アゲート１１８の“０”出力を書き込む。TLB
１００においては、オアゲート２１８の出力が
“１”ということでワーキングレジスタ２０２の
内容を論理アドレスレジスタ１０５に取り込み、
上記TLB２００と同じ該当カラムのロー１のＶ
ビツトにノアゲート１１８の“０”出力を書き込
む。このようにしてラツチ２１５もリセツト状態
に復旧すると、オアゲート１１９の出力信号線３
０６が“０”になる。

上記以外の１１４と２１４、１１５と２１５、
あるいは、１１４，１１５と２１４，２１５など
のアクトコード一致表示ラツチの組がセツトされ
た場合も同様にして、両TLBにおける同一カラ
ム、同一ローのエントリーの無効化が達成され
る。

以上の説明から明らかな如く、本発明によれ
ば、一般に同一内容のTLBをｍ個設けることに
より、アクトパージのサーチ時間をほゞ１／ｍに
短縮することができる。

更に、各TLBには同一内容が格納されている
ため、TLB本来の動作は、TLBが１個の場合と
同様の制御で実現できる利点がある。なお、本発
明の場合、同一構成のTLBをｍ個必要とする
が、これは一般のランダムアクセスメモリで構成
すればよいから高価につくことはない。

【図面の簡単な説明】

第１図は多重仮想記憶方式をとるアドレス変換
バツフアの構造例を示す図、第２図は本発明の原
理構成図、第３図は本発明の一実施例を示す具体
的構成図である。１１，１２…アドレス変換バツフア（TLB）、
１３，１４…ワーキングレジスタ、１５，１６…
インクリメンタ、１７，１８…選択回路、１９，
２０…TLBアドレスレジスタ、２１，２２…比
較回路。

Claims

【特許請求の範囲】

１各カラムに仮想アドレスと実アドレスの変換
対とその変換対の仮想空間を表すコードを保持す
るアドレス変換バツフア装置を有し、主記憶装置
の参照にあたり、上記アドレス変換バツフア装置
に該当仮想アドレスとともに該当コードが登録さ
れているか否かチエツクして目的の実アドレスを
得る情報処理装置において、上記アドレス変換バ
ツフア装置として同一内容のものを複数個設け、
指定された上記コードを保持するエントリを無効
にする際、各々のアドレス変換バツフア装置に互
いに重複しない異なるカラムアドレスを順次歩進
して与えてその内容をを並行して読出し、各々独
立に上記指定されたコードと比較し、一致してい
ればそのカラムアドレスをアドレス変換バツフア
装置間で交換し、各アドレス変換バツフア装置の
上記カラムアドレスに対応するカラムのエントリ
ーを無効にすることを特徴とする情報処理装置。