JP2579055B2 - アクセステスト命令の高速処理方式 - Google Patents

Description

【発明の詳細な説明】 〔概 要〕 １つのタスクから複数のデータ空間をアクセス可能に
するための空間識別子の変換機構において，アクセスを
テストする命令の効率的な処理方式に関し， アクセステスト命令の実行時に空間識別子変換情報の
バッファ機構が消去されるのを抑止することを目的と
し， 複数の論理空間の中から任意の論理空間を指定する論
理空間識別子と，制御記憶手段のコピーを有し制御記憶
手段により制御されて論理空間識別子を物理空間識別子
に変換する空間識別子変換機構と，論理空間識別子を変
換した結果の物理空間識別子を論理空間識別子に対応づ
けて保持するバッファ機構とをそなえた情報処理装置に
おいて， 空間識別子変換機構が変換処理時に参照する１つの制
御記憶手段を指定して，空間識別子の変換をテストする
アクセステスト命令を実行する時に，空間識別子変換機
構内の上記制御記憶手段のコピーを変換の前後で所定の
値と入れ換える手段と，またその際上記バッファ機構の
内容の消去を抑止する手段とを設けた構成とした。

〔産業上の利用分野〕

本発明は，多重仮想記憶機能をもつ情報処理装置に関
するものであり，特に１つのタスクから複数のデータ空
間をアクセス可能にするための空間識別子の変換機構に
おいて，アクセスをテストする命令の効率的な処理方式
に関する。

〔従来の技術〕

最近の大型の情報処理装置では，多重仮想記憶機能を
拡張し,1つのタスクから複数のデータ空間を操作して任
意にデータをアクセスできるようになっている。

たとえば１つの命令で,2つのアドレス空間を指定し,2
つのアドレス空間の間のデータを転送することが可能に
される。

第５図は，拡張された多重仮想記憶空間の概念を示
す。図において,1は仮想記憶域に設定されたアドレス空
間であり,1つのタスクは１つのアドレス空間を操作でき
る。２は１つのアドレス空間に対して拡張された複数の
データ空間であり,1つのタスクがその中の任意のデータ
空間を指定して操作することが可能にされる。

このような複数のデータ空間を操作するためには，指
定された論理空間識別子をその空間に対応する物理空間
識別子に変換し，動的アドレス変換機構のセグメントテ
ーブルとページテーブルの群を切り換える必要がある。
論理空間識別子を物理空間識別子に変換する機構とし
て,AR変換機構が用いられている。

第６図に,AR変換機構を簡単化して示す。

図において,3は命令レジスタでありOPコードとオペラ
ンドアドレスの領域を含む。

４は動的アドレス変換機構であり，セグメントテーブ
ルSTとページテーブルPTの組が，第４図のアドレス空間
およびデータ空間に対応して必要数多重化されている。

５はCPU内の制御レジスタCR0〜CR15であり，そのうち
CR1,CR2,CR5,CR8はAR変換機構を制御する情報をもつ。

６は制御レジスタCR2,CR5,CR8のコピーCR2_COPY,CP5_
COPY,CR8_COPYであり，記憶装置上に設けられている。C
RUのCR2,CR5,CR8の本体をアクセスする代わりに記憶装
置上のCRコピーをアクセスすることによりAR変換処理を
高速化することができる。

７はアクセスレジスタAR1〜AR15であり，後述される
アクセスリストのエントリをポイントするアクセスエン
トリトークンALETを保持し，命令のオペランドアドレス
に含まれるAR番号によって指定される。なお,AR0はCR0
によって代行される。

８はアクセスリストであり，その起点アドレスはCR2
に設定されている。アクセスリストの各エントリにはア
クセス可能なデータ空間の空間識別子が登録されてお
り，アクセスレジスタAR1〜AR15のALETによってポイン
トされる。

アクセスリスト８から読み出された空間識別子は，対
応するデータ空間の動的アドレス変換機構を指定する情
報STD（セグメントテーブルディジグネーション）とし
て用いられる。

９はシャドウアクセスレジスタSAR1〜SAR15からなる
空間識別子のバッファ機構であり，アクセスレジスタAR
1〜AR15と対に設けられ,ARiの内容のALETを用いてアク
セスリスト８をエントリを参照し,AR変換が行われたと
き，得られたSTDが同時にSARiに格納される。このSARを
AR変換結果のバッファ機構として用いることにより，次
に同一データ空間を繰り返しアクセスする場合に，毎回
アスセスリストによりAR変換を行うことなしに,AR番号
ｉからSARiをアクセスし，目標データ空間のSTDをSARか
ら直接取り出すことができる。

SARの内容は，アクセスリストに変更があった場合に
消去される。

第７図は,AR変換機構をそなえた情報処理装置のパイ
プラインのD,A,T,B,E,Wからなるステージ構成を示す
（なお１命令についてのフローで見れば,D,A,T,B,E,Wは
サイクルとなる）。

図において,Dは命令解読ステージである。

Ａはオペランドの有効アドレス生成ステージであり，
ここで空間選択が行われる。まずオペランドアドレス中
のアクセスレジスタ番号（ARi）から対応するシャドウ
アクセスレジスタSARiにアクセスし、STDの有無を調べ
る。STDが得られれば（HIT）そのSTDを使用し,STDが得
られなければ（MISS）AR変換を行い,STDを求める。

Ｔはアドレス変換ステージであり,Aステージで生成さ
れたSTDおよび有効アドレスを用いてTLB変換を行い,TLB
がミスヒットすればセグメントテーブルおよびページテ
ーブルを用いて動的アドレス変換を行って物理アドレス
を求める。

Ｂはバッファアスセスステージであり,Tステージで得
られた物理アドレスを用いてキャッシュ（CACHE）をア
クセスし，オペランドデータを得る。

Ｅは演算ステージであり,Bステージで得られたオペラ
ンドを入力として演算器で演算を実行する。

Ｗは書き込みステージであり，演算結果をレジスタあ
るいはキャッシュへ書き込む。

第６図に戻ると，前述したように，アクセスリスト８
に変更があった場合には,SARの内容が変更されたアクセ
スリストと整合しなくなっている可能性があるが,SARと
アクセスリストをリンクする情報がないため,SARを消去
する必要がある。ところでアクセスリストの起点アドレ
スは，データ空間の場合CR2に設定され，アドレス空間
の場合CR5に設定されている。またCR8には，アクセス許
可に関する情報が設定されている。そこでこれらのCR2,
CR5,CR8に変更があった場合にアクセスリストに変更が
あったものとみてSARの消去を行う。

第８図は従来のバッファ機構消去回路であり，制御レ
ジスタのコピーCR2_COPY,CR5_COPY,CR8_COPYに情報設定
が行われたとき，それぞれON（‘1'）になる信号＋SET_
CR2_COPY,＋SET_CO5_COPY,＋SET_CR8_COPYをORゲートに
入力し，その論理和をとって,SAR消去信号＋CLEAR_SAR
を生成している。

CR8は命令により指定されるが，その前にCR8によるア
クセスの可否を実際に調べるために,TAR（アクセステス
ト）命令が用いられる。

TAR命令が発行されると，一時的にCR8_COPYをTAR命令
で指定されるCR8の内容に相当する許可指標情報（AX）
で入れ換え,AR変換の実行結果を条件コードCCで受け取
った後,CR8のコピーを元の内容に戻す。

〔発明が解決しようとする課題〕

従来のアクセステスト命令を用いたAR変換のアクセス
テストでは,CR8_COPYを一時的に書き替えるため，第８
図のバッファ機構消去回路が働いてバッファ機構のSAR
の消去が行われ，保持されていた空間識物子変換情報が
失われてしまうため，処理効率が低下するという問題が
あった。

本発明は，アクセステスト命令の実行時に空間識別子
変換情報のバッファ機構が消去されるのを抑止すること
を目的としている。

〔課題を解決するための手段〕

本発明は，空間識別子変換情報のバッファ機構を消去
する条件から，アクセステスト命令により制御レジスタ
CR8のコピーの書き換えを行った場合を除くものであ
る。

第１図は本発明の原理的構成図であり，例示的方法で
示したものである。

第１図において， ３は，命令レジスタであり，アクセステスト命令TAR
がロードされているものとする。

５は,CPU内に設けられた制御レジスタCR0〜CR15であ
る。

６は，記憶装置上の制御レジスタのコピーCR2_COPY,C
R5_COPY,CR8_COPYである。

７は，アクセスレジスタAR1〜AR15であり，論理空間
識別子のALETが設定され，命令のオペランドによって指
定される。

８は，空間識別子のAB変換機構のアクセスリストであ
り，各エントリに物理空間識別子STDを有し，アクセス
レジスタAR1〜AR15の論理空間識別子ALETによってエン
トリをポイントされて対応するSTDを出力する。

９は，空間識別子変換結果を保持するバッファ機構で
あり，シャドウアクセスレジスタSAR1〜SAR15を含む。

10は，アクセステスト命令実行制御部であり，アクセ
ステスト命令TARの実行制御を行い，アクセス許可指標
情報をもつCR8_COPYの値を退避し，指定した値を書き込
み，空間識別子変換を実行させて，実行結果を条件コー
ドCCで受け取り，その後CR8_COPYを退避しておいた値で
復旧する。

11は，バッファ機構消去回路である。

12は,CR8_COPYの退避域である。

〔使 用〕

第１図において，命令レジスタ３に設定されたアクセ
ステストTAR命令は，アクセステスト命令実行制御部10
において，，，で示す３つのマイクロステップに
分けて実行される。

マイクロステップでは，制御レジスタCR8のコピーC
R8_COPYを退避域12に退避させ，代わりにTAR命令で指定
したCR8の値として使用されるべき許可指標値AXをCR8_C
OPYに設定する。またこのときバッファ機構消去回路11
において，バッファ機構９（SAR1〜SAR15）の消去が行
われないようにするため特別のOPコードを用いる。

マイクロステップではTAR命令本体のアクセス要求
を空間識別子のAR変換機構に行い,CR8_COPYのAX値に対
してアクセスが許可されたか否かの結果を条件コードCC
によって回収する。

マイクロステップでは,CR8_COPYに退避域12から元
の値を戻す。このときもと同様に，、バッファ機構消
去回路11に対してバッファ機構９（SAR1〜SAR15）の消
去を行わせないように特別のOPコードが用いられる。

これにより,TAR命令の実行により制御レジスタのコピ
ーCR8_COPYが書き替えられても，空間識別子の変換情報
はそのまま保存できるため，以後のアクセス要求におけ
る空間識別子変換の効率低下を防ぐことができる。

〔実施例〕

第２図は，本発明実施例による空間識別子のAR変換情
報のバッファ機構の詳細構成図である。

第１図のアクセスリスト８を用いたAR変換結果のデー
タ空間のSTDデータは，セレクタ13で選択されたSAR1〜S
AR15の１つにロードされる。またCR1にはアドレス空間
のSTDデータが設定されている。

CR1と,SAR1〜SAR15の各STDデータは，セレクタ15によ
って選択され，レジスタ16にAR変換モードの結果OP_TSI
R_ON_AR_MODEとして設定された後,TLBへ送出される。

セレクタ13は,ANDゲート23から出力されるアクセスレ
ジスタ番号＋OP_X_SEL_AR_NOによって制御され，アクセ
スレジスタ番号に対応する番号のSARを選択するように
動作する。

アクセスレジスタ番号＋OP_X_SEL_AR_NOはデコーダ14
にも入力される。デコーダ14は，アクセスレジスタ番号
をデコードして,SAR1〜SAR15の各データ有効，無効を表
示するラッチSAR1_VAL〜SAR15 _VALの該当するものをO
Nに設定する。

SAR1_VAL〜SAR15_VALは，セレクタ17によってセレク
タ15と並行して選択され，セレクタ15から出力されるSA
Riの値が有効か無効かを表示する。

セレクタ17から出力されたSAi_VALは，禁止ゲート18
において,TAR命令を示す信号＋OP_A_TAR_INSTによって
禁止され，それ以外の命令のときは通過させる。

禁止ゲート18を通過した有効のSARi_VALは，ラッチ19
のOP T_SAR_HITをONに設定し,SARiを用いた変換ビッ
トしたことを表示する。

他方，禁止ゲート18を通過した無効のSARi_VALは，イ
ンバータ20で変転されてSARを用いた変化が失敗したこ
とを表示する信号＋OP_A_SAR_MISSをONにし，ラッチ21
の＋OP_ART_WAITをONに設定して,ARにアクセスリストを
用いたAR変換を行うために待ち状態を指示する信号を出
力する。ラッチ21は,AR変換が終了したとき，信号＋OP_
ART_ENDによってリセットする。

信号＋OP_ART_WAITは，レジスタ22とANDゲート23に印
加され，レジスタ22にアクセスレジスタAR番号＋OP_A_S
EL_AR_NOを＋OP_X_SEL_AR_NOとして設定させ,AR変換が
終了するまで保持させる。

AR変換が終了したとき，アクセスレジスタAR番号＋OP
_X_SEL_AR_NOは，前述したようにセレクタ13を制御して
変換結果のSTDデータをSARiに格納させ，またデコーダ1
4からAR番号に対応するSARi_VALをONに設定させる。

SAR1_VAL〜SAR15_VALは，第３図のバッファ機構消去
回路から出力される消去信号＋CLEAR_SARによって同時
にリセットされ,SAR1〜SAR15の値を全て無効にする。

第３図本発明実施例のバッファ機構消去回路は，第６
図従来例回路に対応するものであるが，第３図の場合,O
Rゲートに入力される信号は，＋SET_CR2_COPY,＋SET_CR
5_COPY,＋SET_CR8_COPY_NOT_TAR_INSTとなっており,CR8
_CORYの書き替えの場合は,TAR命令以外の命令によるも
のであることが条件づけられ,TAR命令によりCR8_COPYを
書き替えてもSARは消去されない。

第４図は，本発明実施例によるTAR命令のパイプライ
ンにおける制御フローであある。第１図で述べたよう
に,TAR命令は，，の３つのマイクロステップで実
行される。のOPコードはSET_CR8_COPY_ON_TAR,のOP
コードはOP_ART_WAIT,のOPコードはSET_CR8_COPY_ON_
TARである。

のフローでは,AサイクルでCR8_COPYの内容を退避
し，代わりに許可指標情報AXの値の書き込みが行われ
る。

のフローでは,Aサイクルでバッファ機構SARによる
変換が失敗し,AR変換が行われるためＡサイクルがWAIT
状態となり,AR変換終了時にWAITが解除されてＥサイク
ルで条件コードCCがAR変換結果の状態表示するように設
定される。

のフローでは,DサイクルがでＡサイクルが遅れた
分遅れ,AサイクルでCR8_COPYの内容の復旧を行う。

〔発明の効果〕

本発明によればアクセステストTAR命令を実行してもS
ARが不必要に消去されることがないため,SARの内容がそ
のもも利用できるので，従来SARが消去されて再度AR変
換を行っていたのにくらべて空間識別子の変換処理時間
を短縮できる可能性が高くなり，処理の高速化を図るこ
とができる。

【図面の簡単な説明】

第１図は本発明の原理的構成図，第２図は本発明実施例
によるバッファ機構の回路図，第３図は本発明実施例に
よるバッファ機構消去回路の回路図，第４図は本発明実
施例によるTAR命令のパイプライン制御フロー図，第５
図は拡張された多重仮想記憶空間の説明図，第６図は従
来の空間識別子のAR変換機構の構成図，第７図は従来の
情報処理装置のパイプラインの説明図，第８図は従来の
バッファ機構消去回路の回路図であ。 第１図中 3:命令レジスタ 5:制御レジスタCR0〜CR15 6:制御レジスタのコピーCR2_COPY,CR5_COPY,CR8_COPY 7:アクセスレジスタAR1〜AR15 8:AR変換機構のアクセスリスト 9:空間識別子情報のバッファ機構SAR1〜SAR15 10:アクセステスト命令実行制御部 11:バッファ機構消去回路 12:CR8_COPYの退避域

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】複数の論理空間の中から任意の論理空間を
   指定する論理空間識別子と，制御記憶手段のコピーを有
   し，制御記憶手段により制御されて論理空間識別子を物
   理空間識別子に変換する空間識別子変換機構と，論理空
   間識別子を変換した結果の物理空間識別子を論理空間識
   別子に対応づけて保持するバッファ機構とをそなえた情
   報処理装置において， 空間識別子変換機構が変換処理時に参照する１つの制御
   記憶手段を指定して，空間識別子の変換をテストするア
   クセステスト命令を実行する時に，空間識別子変換機構
   内の上記制御記憶手段のコピーを変換の前後で所定の値
   と入れ換える手段と，またその際上記バッファ機構の内
   容の消去を抑止する手段とを設けたことを特徴とするア
   クセステスト命令の高速処理方式。
2. 【請求項２】請求項第１項において，空間識別子変換機
   構はアクセスレジスタとアクセスリストを用いた機構で
   あり，バッファ機構はアクセスレジスタに対応させて設
   けられたシャドウアクセスレジスタを用いた機構である
   ことを特徴とするアクセステスト命令の高速処理方式。