JP4815539B2 - フレーム管理を有する動的アドレス変換 - Google Patents
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Description
強化型動的アドレス変換(DAT)ファシリティの例示的な実施形態が提供される。強化型DATファシリティがインストールされており、且つイネーブルである場合、DAT変換は、ページ・フレーム実アドレス、又はセグメント・テーブル・エントリ内のセグメント・テーブル・エントリ(STE)フォーマット制御によって決定されるセグメント・フレーム絶対アドレスを生成することができる。本明細書において用いられる「強化型DATを適用する」という用語は、以下の全てが真であることを意味する。即ち、1)EDATファシリティがインストールされており、2)EDATファシリティが制御レジスタ0(CR0)ビット40を通じてイネーブルになっており、且つ3)アドレスはDATテーブル・エントリによって変換される。
DAT保護ビットが領域テーブル・エントリに追加され、セグメント・テーブル・エントリ及びページ・テーブル・エントリ内のDAT保護ビットと同様の機能を与える。
STEフォーマット制御がセグメント・テーブル・エントリに追加される。STEフォーマット制御が0である場合、DATは、そのページに対する変更ビットの設定がバイパスされるかどうかをページ・テーブル・エントリ内の変更記録オーバーライドが示すこと以外は、現在定められている通りに進行する。
1メガバイト・ブロックの絶対ストレージ位置を指定するセグメント・フレーム絶対アドレス(ページ・テーブル基点ではなく)。
セグメントの個々のストレージ・キーの中の対応するビットの代わりに随意的に用いることができる、アクセス制御ビット及びフェッチ保護ビット。
セグメント・テーブル・エントリ内のアクセス制御ビット及びフェッチ保護ビットの妥当性を決定するビット。
セグメントの個々のストレージ・キーにおいて変更ビットの設定をバイパスすることができるかどうかを示す、変更記録オーバーライド。
図1を参照すると、ホスト・コンピュータ・システム100の代表的なコンポーネントが描かれている。他のコンポーネント構成をコンピュータ・システムにおいて用いることもでき、これは当該技術分野において周知である。
一実施形態において、CPUのプログラム命令機能は、通信バスを介して複数のレジスタと通信する。通信バスは、CPUの内部にあっても、又は外部にあってもよい。いくつかのレジスタは読み出し専用とすることができる。他のハードウェア及び/又はソフトウェアも、CPUによってアクセス可能な1つ又は複数のレジスタを読み出す/書き込むことができる。命令動作コード(オペコード)が、いずれかの特定のマシン命令動作において、どのタイプのレジスタが用いられるかを決定する。
命令は、16個の汎用レジスタのうちの1つ又は複数の中の情報を指示することができる。汎用レジスタは、アドレス算術演算におけるベース・アドレス・レジスタ及びインデックス・レジスタとして用いることができ、且つ、一般算術演算及び論理演算におけるアキュムレータとして用いることができる。各レジスタは、64個のビット位置を含む。汎用レジスタは、番号0−15によって識別され、命令内の4ビットのRフィールドによって指示される。ある命令は、数個のRフィールドを有することによって、複数の汎用レジスタをアドレス指定することを規定する。命令によっては、特定の汎用レジスタの使用は、命令のRフィールドによって明示的に指示されるのではなく暗黙的であることもある。
制御レジスタは、プログラム・ステータス・ワードの外部での制御情報の保持及び操作を規定する。CPUは、各々が64のビット位置を有する16個の制御レジスタを有する。レジスタ内のビット位置は、プログラム・イベント記録のようなシステム内の特定のファシリティに割り当てられ、ある演算を行うことができることを指定すること、又はそのファシリティが要求する特別な情報を供給することのどちらかのために用いられる。制御レジスタは、番号0−15によって識別され、LOAD CONTROL命令及びSTORE CONTROL命令内の4ビットのRフィールドによって指示される。複数の制御レジスタを、これらの命令によってアドレス指定することが可能である。
制御レジスタ1は、一次アドレス空間制御要素(PASCE)を含む。一実施形態において、制御レジスタ1は、レジスタ内の実空間制御ビット(R)に応じて、以下の2つのフォーマットのうちの1つを有する。
一次領域テーブル又はセグメント・テーブル基点:制御レジスタ1の中の一次領域テーブル又はセグメント・テーブル指示のビット0−51は、右に12個の0が付加されると、一次領域テーブル又はセグメント・テーブルの開始位置を指示する64ビット・アドレスを形成する。このアドレスが実であるか絶対であるかは予測不可能である。このテーブルは、一次アドレス空間における仮想アドレスを変換するために用いられるので、一次領域テーブル又はセグメント・テーブルと呼ばれる。
制御レジスタ7は、二次アドレス空間制御要素(SASCE)を含む。一実施形態において、制御レジスタ7は、レジスタ内の実空間制御ビット(R)に応じて、以下の2つのフォーマットのうちの1つを有する。即ち、
制御レジスタ13は、ホーム・アドレス空間制御要素(HASCE)を含む。一実施形態において、制御レジスタ13は、レジスタ内の実空間制御ビット(R)に応じて、以下の2つのフォーマットのうちの1つを有する。即ち、
CPUは、0−15の番号を与えられた16個のアクセス・レジスタを有する。アクセス・レジスタは、ASCEの間接的な指定を含む32個のビット位置から成る。ASCEは、動的アドレス変換(DAT)機構によって、対応するアドレス空間に対する参照を変換するために用いられるパラメータである。CPUがアクセス・レジスタ・モードと呼ばれるモード(プログラム・ステータス・ワード内のビットによって制御される)にある場合、ストレージ・オペランド参照のための論理アドレスを指定するために用いられる命令Bフィールドがアクセス・レジスタを指示し、そのアクセス・レジスタによって指定されるASCEが、DATによって、行われている参照のために用いられる。命令によっては、Bフィールドの代わりにRフィールドが用いられることもある。アクセス・レジスタの内容をロード及びストアするための命令、並びに1つのアクセス・レジスタの内容を別のアクセス・レジスタに移動するための命令が与えられる。
プログラム・ステータス・ワードは、命令アドレスと、条件コードと、命令の順序付けを制御し、CPUの状態を決定するために用いられる他の情報とを含む。アクティブな又は制御中のプログラム・ステータス・ワードは、カレント・プログラム・ステータス・ワードと呼ばれる。これは、現在実行されているプログラムを支配する。
CPU内のカレント・プログラム・ステータス・ワードは、現在アクティブなプログラムの実行に必要な情報を含む。プログラム・ステータス・ワードは、128ビット長であり、命令アドレス、条件コード、及び他の制御フィールドを含む。一般に、プログラム・ステータス・ワードは、命令の順序付けを制御し、CPUの状態のうちの多くを、現在実行中のプログラムとの関係で保持及び表示するために用いられる。付加的な制御及び状態情報は、制御レジスタ及び永続的に割り当てられたストレージ位置に含まれる。CPUの状態は、新たなプログラム・ステータス・ワード又はプログラム・ステータス・ワードの一部をロードすることによって変更することができる。
主ストレージをアドレス指定するために、絶対、実、及び仮想の3つの基本的なアドレスのタイプが認識される。アドレスは、ストレージ・アクセスの間にアドレスに適用される変形に基づいて区別される。アドレス変換は、仮想アドレスを実アドレスに変換する。プリフィックス付加は、実アドレスを絶対アドレスに変換する。3つの基本的なアドレス・タイプに加えて、命令及びカレント・モードに応じて、3つの基本的なタイプのうちの1つ又は他の1つとして扱われる付加的なタイプが定義される。
絶対アドレスは、主ストレージ位置に割り当てられたアドレスである。絶対アドレスは、いかなる変形も行われることなく、ストレージ・アクセスのために用いられる。構成内のチャネル・サブシステム及び全てのCPUは、同じ絶対アドレスを用いることによっで、共有された主ストレージ位置を参照する。利用可能な主ストレージには、通常、0から始まる連続した絶対アドレスが割り当てられ、このアドレスは整数の境界上の完全な4キロバイトのブロックで割り当てられる。物理位置に割り当てられていないブロック内の絶対アドレスを用いようとする試行が行われた場合、例外が認識される。幾つかのモデルでは、オペレータが絶対アドレスと物理位置との間の対応を変更することを許可する、ストレージ再構成制御が提供されることがある。しかし、どの時点であっても、1つの物理位置に1つより多くの絶対アドレスが割り当てられることはない。その絶対アドレスに従って配列されたバイト位置から成るストレージを、絶対ストレージと呼ぶ。
実アドレスは、実ストレージにおける位置を特定する。主ストレージへのアクセスのために実アドレスが用いられる場合には、実アドレスをプリフィックス付加によって変換して、絶対アドレスが形成される。任意の一瞬において、構成内のCPUごとに、実アドレスから絶対アドレスへのマッピングが1つ存在する。実アドレスが、CPUによって主ストレージにアクセスするために用いられる場合には、実アドレスをプリフィックス付加によって絶対アドレスに変換することができる。具体的な変形は、そのCPUのためのプリフィックス・レジスタ内の値によって定められる。その実アドレスに従って配列されたバイト位置から成るストレージを、実ストレージと呼ぶ。
仮想アドレスは、仮想ストレージにおける位置を特定する。主ストレージへのアクセスのために仮想アドレスが用いられる場合には、仮想アドレスは、動的アドレス変換によって、プリフィックス付加を行うと絶対アドレスを形成することができる実アドレスに変換されるか、又は直接、絶対アドレスに変換されるかのいずれかである。
一次仮想アドレスは、一次アドレス空間制御要素(PASCE)によって変換されるべき仮想アドレスである。論理アドレスは、一次空間モードにある場合に一次仮想アドレスとして扱われる。命令アドレスは、一次空間モード、二次空間モード、又はアクセス・レジスタ・モードにある場合に一次仮想アドレスとして扱われる。MOVE TO PRIMARYの第1オペランド・アドレス、及びMOVE TO SECONDARYの第2オペランド・アドレスは、一次仮想アドレスとして扱われる。
二次仮想アドレスは、二次アドレス空間制御要素(SASCE)によって変換されるべき仮想アドレスである。論理アドレスは、二次空間モードにある場合に二次仮想アドレスとして扱われる。MOVE TO PRIMARYの第2オペランド・アドレス、及びMOVE TO SECONDARYの第1オペランド・アドレスは、二次仮想アドレスとして扱われる。
AR指定仮想アドレスは、アクセス・レジスタ指定アドレス空間制御要素によって変換されるべき仮想アドレスである。論理アドレスは、アクセス・レジスタ・モードにある場合にAR指定仮想アドレスとして扱われる。
ホーム指定仮想アドレスは、ホーム・アドレス空間制御要素(HASCE)によって変換されるべき仮想アドレスである。論理アドレス及び命令アドレスは、ホーム空間モードにある場合にホーム仮想アドレスとして扱われる。
ストレージから命令をフェッチするために用いられるアドレスは、命令アドレスと呼ばれる。命令アドレスは、実モードにあるときには実アドレスとして扱われ、一次空間モード、二次空間モード、又はアクセス・レジスタ・モードにあるときには一次仮想アドレスとして扱われ、ホーム空間モードにあるときにはホーム仮想アドレスとして扱われる。カレント・プログラム・ステータス・ワード内の命令アドレス、及びEXECUTEのターゲット・アドレスは、命令アドレスである。
ある状況においては、「実効アドレス」という用語を用いることが便利である。実効アドレスは、動的アドレス変換又はプリフィックス付加によるいずれかの変形が行われる前に存在するアドレスである。実効アドレスは、レジスタ内において直接指定されることもあり、又はアドレス算術演算の結果であることもある。アドレス算術演算は、ベースと変位との加算、又はベースとインデックスと変位との加算である。
プリフィックス付加は、実アドレスの0−8191の範囲を、CPUごとに絶対ストレージ内の異なるブロックに割り当て、それにより、特に割り込みの処理の際に、主ストレージを共有する1つより多くのCPUが最小限の干渉で同時に動作することを可能にする能力を提供する。プリフィックス付加により、0−8191の範囲の実アドレスを、そのCPUのためのプリフィックス・レジスタのビット位置0−50における値によって識別される8Kバイトの絶対アドレス・ブロック(プリフィックス領域)に1対1で対応させ、且つ、プリフィックス・レジスタ内のその値によって識別される実アドレス・ブロックを、絶対アドレス0−8191に1対1で対応させる。残りの実アドレスは、対応する絶対アドレスと同一である。この変形により、各CPUは、最初の8Kバイトと、他のCPUのプリフィックス・レジスタによって指示される位置とを含む、主ストレージの全てにアクセスするこが可能になる。
アドレスのビット0−50は、全てが0であれば、プリフィックスのビット0−50で置き換えられる。
アドレスのビット0−50は、プリフィックスのビット0−50と等しければ、0で置き換えられる。
アドレスのビット0−50は、0でないものがあり、且つプリフィックスのビット0−50と等しくなければ、変更されないままである。
動的アドレス変換は、仮想アドレスを(例えば、ストレージ参照中に)対応するメイン・メモリ・アドレス(本実施形態においては実アドレス又は絶対アドレス)に変換するプロセスである。仮想アドレスは、一次仮想アドレス、二次仮想アドレス、アクセス・レジスタ指定仮想アドレス、又はホーム仮想アドレスとすることができる。これらのアドレスは、それぞれ、PASCE、SASCE、AR指定ASCE、又はHASCEによって変換される。適切なASCEを選択した後の変換プロセスは、4つのタイプの仮想アドレスの全てについて同一である。
実効アドレスは、動的アドレス変換又はプリフィックス付加によるいずれかの変形が行われる前に存在するアドレス(仮想アドレス)である。動的アドレス変換を制御するプログラム・ステータス・ワード内の3つのビットは、DATモード・ビットであるビット5と、アドレス空間制御ビットであるビット16及び17である。DATモード・ビットが0である場合、DATはオフであり、CPUは実モードにある。DATモード・ビットが1の場合、DATはオンであり、CPUはアドレス空間制御ビットによって指示される変換モードにある。即ち、二進数字00は一次空間モードを指示し、二進数字01はアクセス・レジスタ・モードを指示し、二進数字10は二次空間モードを指示し、二進数字11はホーム空間モードを指示する。種々のモードを、各モードにおけるアドレスの取り扱いと共に以下に示す。
ここで、プログラム・ステータス・ワードを用いて仮想アドレスの動的アドレス変換のための実効アドレス空間制御要素(ASCE)を決定する方法の一実施形態を示す、図3を参照する。ASCEは、例えば、2ギガバイト(ギガ=230)のアドレス空間を指定することができる。又は、ASCEは、例えば、4テラバイト(テラ=240)、8ペタバイト(ペタ=250)、又は16エクサバイト(エクサ=260)のアドレス空間を指定することができる。又は、ASCEは、実空間指示を指定することができる。実空間指示は、仮想アドレスを、1つ又は複数のアドレス変換テーブルを参照することなく、ストレージ内で実アドレスとして扱うようにさせる。
仮想アドレスの変換は、実アドレス又は絶対アドレスを取得するために、変換テーブル階層構造の複数の変換テーブルを参照することを伴うことができる。実アドレスに対してさらにプリフィックス付加を行って、絶対アドレスを形成することができる。仮想アドレスは、変換テーブル階層構造の変換テーブル内のエントリに対するインデックスを含む。仮想アドレスは、従って、4つの主要フィールドに分割される。ビット0−32は領域インデックス(RX)と呼ばれ、ビット33−43はセグメント・インデックス(SX)と呼ばれ、ビット44−51はページ・インデックスと呼ばれ、ビット52−63はバイト・インデックス(BX)と呼ばれる。一実施形態において、仮想アドレスは以下のフォーマットを有する。
ここで、図3において決定された実効ASCEを用いて、仮想アドレスの変換に用いられる変換テーブル階層構造内の最初の変換テーブルを決定する一実施形態を示す、図4を参照する。
変換に用いられる変換テーブル階層構造における種々の変換テーブル・エントリの実施形態は以下の通りである。
「領域テーブル・エントリ」という用語は、領域第1テーブル・エントリ、領域第2テーブル・エントリ、又は領域第3テーブル・エントリを意味する。領域第1テーブル、領域第2テーブル、及び領域第3テーブルからフェッチされたエントリは、以下のフォーマットを有する。あるエントリを含むテーブルのレベル(第1、第2、又は第3)は、エントリ内のテーブル・タイプ(TT)ビットによって識別される。
強化型DATが適用されない場合、又は強化型DATは適用されるが、STEフォーマット制御、即ちセグメント・テーブル・エントリのビット53が0である場合には、セグメント・テーブルからフェッチされるエントリは、一実施形態において、以下のフォーマットを有する。
ページ・テーブル基点:強化型DATが適用されない場合、又は強化型DATは適用されるが、STEフォーマット制御、即ちセグメント・テーブル・エントリのビット53が0である場合には、ビット0−52は、右に11個の0を付加すると、ページ・テーブルの開始を示す64ビットのアドレスを形成する。アドレスが実であるか絶対であるかは予測不可能である。
ページ・フレーム実アドレス(PFRA):ビット0−51は、実ストレージのアドレスの最左端のビットを与える。これらのビットの右に仮想アドレスの12ビット・バイトのインデックス・フィールドを連結すると、64ビットの実アドレスが得られる。
変換に用いられるセグメント・テーブル・エントリ内のDAT保護ビットが0である。
強化型DATが適用される場合には、変換に用いられる全ての領域テーブル・エントリ内のDAT保護ビットが0である。
ビットが1である場合、ストアは許可されない。より優先順位の高い例外条件が存在しない場合には、DAT保護ビットが1であるときにストアしようとする試行は、保護例外の認識を発生させる。セグメント・テーブル・エントリ内のDAT保護ビットは、そのページに対してDAT保護が適用されるかどうかを判定するときに、ビット54と論理和演算されたものとして扱われる。強化型DATが適用される場合、変換に用いられるいずれの領域テーブル・エントリ内のDAT保護ビットもまた、DAT保護が適用されるかどうかを判定するときに、ビット54と論理和演算されたものとして扱われる。
このセクションは、仮想アドレスを用いて主ストレージにアクセスする前に暗黙的に実施されるときの変換プロセスを説明する。
実効ASCEのDT制御であるビット60−61は、ASCEのテーブル指示タイプ、及び、指示されたテーブルによって変換される仮想アドレスの部分の両方を以下のように指定する。
実効ASCEが領域テーブル指示である場合には、前掲のセクションにおいて説明されたように領域テーブル・エントリが選択される。次いで、選択されたエントリの内容と、仮想アドレスの次のインデックス部分とを用いて、次に下位レベルのテーブルにおけるエントリが選択され、このテーブルは、別の領域テーブルの場合もあり、セグメント・テーブルの場合もある。ASCEによって選択されたテーブル・エントリが領域第1テーブル・エントリである場合には、仮想アドレスの領域第2インデックス部分を領域第1テーブル・エントリに含まれる領域第2テーブル基点と組み合わせて用いて、領域第2テーブルからエントリを選択する。実ストレージ又は絶対ストレージの中の領域第2テーブル・エントリの64ビット・アドレスは、領域第1テーブル・エントリのビット0−51の右側に12個の0を付加すること、及び、最右端に3つ、最左端に50個の0が付加された領域第2インデックスを加算することによって得られる。
強化型DATが適用されない場合、又は強化型DATは適用されるがSTEフォーマット制御が0である場合には、仮想アドレスのページ・インデックス部分を、セグメント・テーブル・エントリに含まれるページ・テーブル基点と組み合わせて用いて、ページ・テーブルからエントリを選択する。
実効ASCEが実空間指示である場合には、仮想アドレスのビット0−63は直接、実ストレージ・アドレスとして用いられる。実アドレスに対してさらにプリフィックス付加を行って、絶対アドレスを形成することができる。実効ASCEが実空間指示ではなく、変換プロセスにおいて例外が発生しない場合には、以下の条件が適用される。
無効アドレス及び無効フォーマットは、変換プロセス中に認識される例外を発生することがある。テーブル・エントリに含まれる情報が変換のために用いられ、それが正しくない正しくないことが見いだされた場合に、例外が認識される。
ここで、STEフォーマット制御が0である場合の図8のノード614からの流れ図の続きを示す、図9を参照する。
ここで、図8のノード616からの流れ図の続きを示す、図10を参照する。
本明細書で説明されるように、仮想アドレスが強化型DATファシリティを用いて変換されると、変換された仮想アドレスによってアドレス指定される主ストレージ又はメモリ内の所望のデータ・ブロックに対して、付加的な保護機構を適用することができる。
DAT保護機能は、仮想ストレージへのアクセスを、各ページ・テーブル・エントリ及びセグメント・テーブル・エントリ内のDAT保護ビット、及び、強化型DATファシリティがインストールされている場合には各領域テーブル・エントリ内のDAT保護ビットを用いることによって、制御する。これは不正なストアに対する保護を与える。
キー制御保護がストレージ・アクセスに適用される場合、ストアは、ストレージ・キーがストレージ・アクセス要求に関連付けられたアクセス・キーと一致する場合にのみ許可され、フェッチは、キーが一致する場合、又はストレージ・キーのフェッチ保護ビットが0である場合に許可される。ストレージ・キーの4つのアクセス制御ビットがアクセス・キーに等しい場合、又はアクセス・キーが0である場合に、キーが一致したと言う。保護アクションは、以下のように要約される。
ストレージ・キーは、構成内で利用可能なストレージの各々の4キロバイト・ブロックに関連付けられる。ストレージ・キーはアドレス指定可能なストレージの一部ではない。一実施形態において、ストレージ・キーは以下のフォーマットを有する。
アクセス制御ビット(ACC):参照がキー制御保護を受けているならば、情報がストアされる場合、及びフェッチに対して保護されている位置から情報がフェッチされる場合に、4つのアクセス制御ビットが、4ビットのアクセス・キーと照合される。
ストレージ・キーへの参照は、以下のように取り扱われる。
ストレージ・キーは、SET STORAGE KEY EXTENDED(SSKE)命令によって設定することができる。一実施形態において、SSKE命令は、以下のフォーマットを有する。
M3フィールドのビットは、以下のように定められる。
強化型DATファシリティがインストールされていない場合、又はファシリティはインストールされているが複数ブロック制御が0である場合には、上述のように、単一の4Kバイト・ブロックのためのストレージ・キーが設定される。強化型DATファシリティがインストールされており、且つ複数ブロック制御が1である場合には、1メガバイト・ブロック内の複数4Kバイト・ブロックのためのストレージ・キーを、第2オペランド・アドレスによって指定されるブロックから開始して、右方向に各々の逐次的なブロックに続き、次の1メガバイト境界まで設定することができる。この場合、SET STORAGE KEY EXTENDEDは割り込み可能であり、処理は以下の通りである。
条件付きSSKEファシリティがインストールされていない場合、又はM3フィールドのMRビット及びMCビットの両方が0である場合には、条件コードは変更されないままである。条件付きSSKEがインストールされており、且つMRビット及びMCビットの一方又は両方が1である場合には、条件コードは以下のように設定される。
0−ストレージ・キーは設定されない
1−ストレージ・キー全体が設定される
2−ストレージ・キーの一部が設定される
3−ストレージ・キー全体が設定され、汎用レジスタR1のビット48−55は予測不可能である。
アドレス指定(汎用レジスタR2によって指定されるアドレス)
特権操作
変更記録は、主ストレージにおいてページが置換されるときにどのページを補助ストレージ内に保存しなければならないかについての情報を提供する。変更記録は、ストレージ・キーの変更ビット(ビット6)を用いる。変更ビットは、ストア・アクセスが対応するストレージ・ブロックの内容を変更させ、且つ(a)強化型DATが適用されない場合、又は(b)強化型DATが適用される場合のどちらかであって、且つ以下のうちのどちらかが真であるときに、その都度、1に設定される。即ち、
DATによって用いられるセグメント・テーブル・エントリ内のSTEフォーマット制御が0であり、且つDATによって用いられるページ・テーブル・エントリ内の変更記録オーバーライド(CO)が0である。
DATによって用いられるセグメント・テーブル・エントリ内のSTEフォーマット制御が1であり、且つDATによって用いられるセグメント・テーブル・エントリ内の変更記録オーバーライド(CO)が0である。
CPUについて、ストア・アクセスは、そのアクセスに対してアクセス例外が存在する場合には常に、又はそのアクセスに対するアクセス例外の優先順位より高い優先順位を有する例外が存在する場合には常に、禁止される。
チャネル・サブシステムについて、ストア・アクセスは、そのアクセスに対してキー制御保護違反が存在する場合には常に、禁止される。
RESET REFERENCE BIT EXTENDED
SET STORAGE KEY EXTENDED(変更ビットは指定された値に設定される)
ストレージ・キーの変更ビットは、ストア・アクセスが対応するストレージ・ブロックの内容を変更させる都度、1に設定される。ストレージの内容を変更しないストア・アクセスは、変更ビットを1に設定する場合も、しない場合もある。アクセスが禁止されている場合にストアする試行については、変更ビットは1に設定されない。変更記録オーバーライドは、ストレージ・キーの変更ビットの設定をバイパスすることを可能にする。
汎用レジスタR1のビット位置44−47は、以下のようなフレーム管理機能表示(FMFI)を含む。
以下の条件については、指定例外が認識され、動作が抑制される。即ち、
汎用レジスタR1のビット32−45、52、55、又は63が0ではない。
フレーム・サイズ・コードが、未使用の値を指定する。
ここで、関連付けられたストレージ・キーが命令に従って設定される実施フレーム管理機能の流れ図の一実施形態を示す、図11を参照する。
ここで、示されたフレームがクリアされる実施フレーム管理機能の一実施形態の流れ図を示す、図10を参照する。
本明細書においてはIBM(登録商標)によるz/Arhitectureについて述べているが、本発明の1つ又は複数の態様は、ページング可能なエンティティ又は同様の構成を使用する他のマシン・アーキテクチャ及び/又はコンピュータ環境に対しても同等に適用可能である。
本明細書において説明された種々の実施形態は、単なる例である。これらの実施形態には、本発明の精神から逸脱することなく、多数の変形が存在し得る。
Claims (8)
- 仮想アドレスを、前記仮想アドレスの変換のために用いられる変換テーブル階層構造を有するマシン・アーキテクチャのコンピュータ・システムにおける主ストレージ内のデータ・ブロックの変換アドレスに変換することが可能なプロセッサにおける、フレーム管理機能を実施するための方法であって、前記フレーム管理機能は、前記マシン・アーキテクチャのために定義されており、前記方法が、
セット・ストレージ・キー及びクリア命令のためのオペコードを含むマシン命令を取得するステップと、
前記マシン命令を実行するステップと
を含み、前記マシン命令を実行するステップが、
複数のアクセス保護ビットとブロックサイズ・インジケータ・フィールドとを含むキー・フィールドを備えたフレーム管理フィールドを取得するステップと、
前記マシン命令がその上で実施されるべきストレージ・フレームのオペランド・アドレスを取得するステップであって、前記オペランド・アドレスが、大データ・ブロックに対するアドレス及び小データ・ブロックに対するアドレスのうちの1つである、ステップと、
セット・ストレージ・キー機能がイネーブルであることに応答して、決定された前記データ・ブロックに関連付けられた各ストレージ・キーのストレージ・アクセス保護ビットを、前記キー・フィールドの前記アクセス保護ビットの値に設定するステップと、
クリア機能がイネーブルであることに応答して、前記オペランド・アドレスによってアドレス指定された各データ・ブロックを、各データ・ブロックの全てのバイトを0に設定することによってクリアするステップと
を含む、方法。 - 前記取得されたマシン命令が、第1汎用レジスタを識別する第1フィールドと第2汎用レジスタを識別する第2フィールドとをさらに含み、前記複数のアクセス保護ビットとブロックサイズ・インジケータ・フィールドとを含むキー・フィールドを備えたフレーム管理フィールドが、前記第1汎用レジスタから取得され、前記マシン命令がその上で実施されるべきストレージ・フレームのオペランド・アドレスが、前記第2汎用アドレスから取得され、前記オペランド・アドレスが、大データ・ブロックに対する絶対アドレス、又は小データ・ブロックに対する実アドレスのうちの1つであり、前記実アドレスに対してプリフィックス付加が行われる、請求項1に記載の方法。
- 前記ストレージ・キーが、ストレージ保護ビット、ストレージ参照ビット、及びストレージ変更ビットをさらに含み。前記キー・フィールドが、フェッチ保護ビット、参照ビット、及び変更ビットさらに含み、前記大データ・ブロックが前記小データ・ブロックより大きく、前記小データ・ブロックのために、
前記第2汎用レジスタから前記小データ・ブロックのオペランド・アドレスを取得するステップであって、前記小データ・ブロックが複数のストレージ・アクセス保護ビットを含むストレージ・キーを有するステップと、
前記キー・フィールドの前記アクセス保護ビットを、前記ストレージ・キーの前記ストレージ・アクセス保護ビットの中に設定するステップと
をさらに含む、請求項2に記載の方法。 - 前記大データ・ブロックのために、次のデータ・ブロックのアドレスを前記第2汎用レジスタ内に保存し、前記次のデータ・ブロックが、前記大データ・ブロックの後に続くデータ・ブロックである、請求項3に記載の方法。
- 前記フレーム管理フィールドが、セット・ストレージ・キー・インジケータ及びクリア・ストレージ・インジケータをさらに含み、前記決定するステップが、前記セット・ストレージ・キー・インジケータがイネーブルであれば、前記セット・ストレージ・キー機能がイネーブルであり、前記セット・ストレージ・キー・インジケータがイネーブルでなければ、前記セット・ストレージ・キー機能がイネーブルでなく、前記クリア・ストレージ・インジケータがイネーブルであれば、前記クリア機能がイネーブルであり、前記クリア・ストレージ・インジケータがイネーブルでなければ、クリア機能がイネーブルでないことをさらに含む、請求項1に記載の方法。
- 前記マシン命令が、前記プロセッサの前記マシン命令のアーキテクチャに対してネイティブではなく、
前記マシン命令を、前記マシン命令の動作をエミュレートするための所定のソフトウェア・ルーチンを識別するために翻訳するステップであって、前記所定のソフトウェア・ルーチンが複数の命令を含む、ステップと、
前記所定のソフトウェア・ルーチンを実行するステップと
をさらに含む、請求項1に記載の方法。 - 方法に係る請求項1から請求項6のいずれか1項に記載の方法の全てのステップを実行するように適合された手段を備える、システム。
- コンピュータ・プログラムであって、前記コンピュータ・プログラムがコンピュータ・システム上で実行されるときに、請求項1から請求項6のいずれか1項に記載の方法の全てのステップをコンピュータに実行させる、コンピュータ・プログラム。
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US8176280B2 (en) | 2008-02-25 | 2012-05-08 | International Business Machines Corporation | Use of test protection instruction in computing environments that support pageable guests |
US8086811B2 (en) * | 2008-02-25 | 2011-12-27 | International Business Machines Corporation | Optimizations of a perform frame management function issued by pageable guests |
US8095773B2 (en) | 2008-02-26 | 2012-01-10 | International Business Machines Corporation | Dynamic address translation with translation exception qualifier |
US8806179B2 (en) | 2009-12-15 | 2014-08-12 | International Business Machines Corporation | Non-quiescing key setting facility |
JP4915756B2 (ja) * | 2009-12-16 | 2012-04-11 | インターナショナル・ビジネス・マシーンズ・コーポレーション | アドレス変換を高速化する方法及びシステム |
US8782434B1 (en) | 2010-07-15 | 2014-07-15 | The Research Foundation For The State University Of New York | System and method for validating program execution at run-time |
US9063721B2 (en) | 2012-09-14 | 2015-06-23 | The Research Foundation For The State University Of New York | Continuous run-time validation of program execution: a practical approach |
US9069782B2 (en) | 2012-10-01 | 2015-06-30 | The Research Foundation For The State University Of New York | System and method for security and privacy aware virtual machine checkpointing |
GB2514618B (en) * | 2013-05-31 | 2020-11-11 | Advanced Risc Mach Ltd | Data processing systems |
DE102013216885A1 (de) | 2013-08-26 | 2015-02-26 | Volkswagen Aktiengesellschaft | Fahrzeugsitz mit einer Massageeinrichtung und mindestens einer Heizeinrichtung zur Umsetzung einer "Hot-Stone"-Massagefunktion" |
US9996349B2 (en) * | 2015-01-27 | 2018-06-12 | International Business Machines Corporation | Clearing specified blocks of main storage |
EP3497624A1 (en) * | 2016-08-13 | 2019-06-19 | Intel Corporation | Apparatuses, methods, and systems for neural networks |
US11500665B2 (en) * | 2018-08-30 | 2022-11-15 | Micron Technology, Inc. | Dynamic configuration of a computer processor based on the presence of a hypervisor |
CN110837372B (zh) * | 2019-11-04 | 2021-01-26 | 贵阳动视云科技有限公司 | 汇编代码清除混淆的方法、装置、介质及设备 |
CN112965724B (zh) * | 2021-03-22 | 2024-06-07 | 中国信息安全测评中心 | 一种固件的装载基址范围的确定方法及系统 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03137747A (ja) * | 1989-10-20 | 1991-06-12 | Internatl Business Mach Corp <Ibm> | プロセツサおよび命令実行方法 |
JPH0573417A (ja) * | 1992-02-14 | 1993-03-26 | Hitachi Ltd | データ処理装置 |
US20060036824A1 (en) * | 2003-05-12 | 2006-02-16 | International Business Machines Corporation | Managing the updating of storage keys |
Family Cites Families (42)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4972338A (en) * | 1985-06-13 | 1990-11-20 | Intel Corporation | Memory management for microprocessor system |
JP2635058B2 (ja) * | 1987-11-11 | 1997-07-30 | 株式会社日立製作所 | アドレス変換方式 |
US5058003A (en) * | 1988-12-15 | 1991-10-15 | International Business Machines Corporation | Virtual storage dynamic address translation mechanism for multiple-sized pages |
US5617554A (en) * | 1992-02-10 | 1997-04-01 | Intel Corporation | Physical address size selection and page size selection in an address translator |
JP3137747B2 (ja) | 1992-07-09 | 2001-02-26 | 株式会社リコー | 昇華型熱転写用受像シート |
AU6629894A (en) * | 1993-05-07 | 1994-12-12 | Apple Computer, Inc. | Method for decoding guest instructions for a host computer |
US5551013A (en) * | 1994-06-03 | 1996-08-27 | International Business Machines Corporation | Multiprocessor for hardware emulation |
US5845331A (en) * | 1994-09-28 | 1998-12-01 | Massachusetts Institute Of Technology | Memory system including guarded pointers |
US5790825A (en) * | 1995-11-08 | 1998-08-04 | Apple Computer, Inc. | Method for emulating guest instructions on a host computer through dynamic recompilation of host instructions |
GB2325061B (en) * | 1997-04-30 | 2001-06-06 | Advanced Risc Mach Ltd | Memory access protection |
US6009261A (en) * | 1997-12-16 | 1999-12-28 | International Business Machines Corporation | Preprocessing of stored target routines for emulating incompatible instructions on a target processor |
US6308255B1 (en) * | 1998-05-26 | 2001-10-23 | Advanced Micro Devices, Inc. | Symmetrical multiprocessing bus and chipset used for coprocessor support allowing non-native code to run in a system |
US6463582B1 (en) * | 1998-10-21 | 2002-10-08 | Fujitsu Limited | Dynamic optimizing object code translator for architecture emulation and dynamic optimizing object code translation method |
DE10002120B4 (de) * | 1999-02-13 | 2006-04-20 | International Business Machines Corp. | Adressumsetzpufferanordnung und Verfahren für den Betrieb einer Adressumsetzpufferanordnung |
US7069412B2 (en) * | 1999-02-17 | 2006-06-27 | Elbrus International | Method of using a plurality of virtual memory spaces for providing efficient binary compatibility between a plurality of source architectures and a single target architecture |
FR2814557B1 (fr) * | 2000-09-27 | 2002-12-27 | Gemplus Card Int | Protection contre l'exploitation abusive d'une instruction dans une memoire |
US6574706B2 (en) * | 2001-02-28 | 2003-06-03 | International Business Machines Corporation | Managing unvirtualized data pages in real storage |
US6985951B2 (en) * | 2001-03-08 | 2006-01-10 | International Business Machines Corporation | Inter-partition message passing method, system and program product for managing workload in a partitioned processing environment |
US7299243B2 (en) * | 2001-09-19 | 2007-11-20 | Bmc Software, Inc. | System and method for controlling free space distribution by key range within a database |
US7120746B2 (en) * | 2002-09-09 | 2006-10-10 | International Business Machines Corporation | Technique for data transfer |
US7703097B2 (en) * | 2002-11-15 | 2010-04-20 | International Business Machines Corporation | Auto-commit processing in an IMS batch application |
US7530067B2 (en) * | 2003-05-12 | 2009-05-05 | International Business Machines Corporation | Filtering processor requests based on identifiers |
US7020761B2 (en) * | 2003-05-12 | 2006-03-28 | International Business Machines Corporation | Blocking processing restrictions based on page indices |
US6996698B2 (en) * | 2003-05-12 | 2006-02-07 | International Business Machines Corporation | Blocking processing restrictions based on addresses |
US7234037B2 (en) * | 2003-11-25 | 2007-06-19 | International Business Machines Corporation | Memory mapped Input/Output operations |
US7941799B2 (en) * | 2004-05-27 | 2011-05-10 | International Business Machines Corporation | Interpreting I/O operation requests from pageable guests without host intervention |
US8214622B2 (en) * | 2004-05-27 | 2012-07-03 | International Business Machines Corporation | Facilitating management of storage of a pageable mode virtual environment absent intervention of a host of the environment |
US8387049B2 (en) * | 2005-07-15 | 2013-02-26 | International Business Machines Corporation | Facilitating processing within computing environments supporting pageable guests |
US7464249B2 (en) * | 2005-07-26 | 2008-12-09 | International Business Machines Corporation | System and method for alias mapping of address space |
JP4469783B2 (ja) * | 2005-11-28 | 2010-05-26 | 株式会社東芝 | メモリ保護装置、メモリ保護システムおよびメモリ保護方法 |
JP5073417B2 (ja) | 2007-08-27 | 2012-11-14 | 株式会社ディスコ | チャックテーブル |
US8041923B2 (en) * | 2008-01-11 | 2011-10-18 | International Business Machines Corporation | Load page table entry address instruction execution based on an address translation format control field |
US8151083B2 (en) * | 2008-01-11 | 2012-04-03 | International Business Machines Corporation | Dynamic address translation with frame management |
US8103851B2 (en) * | 2008-01-11 | 2012-01-24 | International Business Machines Corporation | Dynamic address translation with translation table entry format control for indentifying format of the translation table entry |
US8019964B2 (en) * | 2008-01-11 | 2011-09-13 | International Buisness Machines Corporation | Dynamic address translation with DAT protection |
US8335906B2 (en) * | 2008-01-11 | 2012-12-18 | International Business Machines Corporation | Perform frame management function instruction for clearing blocks of main storage |
US8041922B2 (en) * | 2008-01-11 | 2011-10-18 | International Business Machines Corporation | Enhanced dynamic address translation with load real address function |
US8677098B2 (en) * | 2008-01-11 | 2014-03-18 | International Business Machines Corporation | Dynamic address translation with fetch protection |
US8082405B2 (en) * | 2008-01-11 | 2011-12-20 | International Business Machines Corporation | Dynamic address translation with fetch protection |
US8037278B2 (en) * | 2008-01-11 | 2011-10-11 | International Business Machines Corporation | Dynamic address translation with format control |
US8117417B2 (en) * | 2008-01-11 | 2012-02-14 | International Business Machines Corporation | Dynamic address translation with change record override |
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03137747A (ja) * | 1989-10-20 | 1991-06-12 | Internatl Business Mach Corp <Ibm> | プロセツサおよび命令実行方法 |
JPH0573417A (ja) * | 1992-02-14 | 1993-03-26 | Hitachi Ltd | データ処理装置 |
US20060036824A1 (en) * | 2003-05-12 | 2006-02-16 | International Business Machines Corporation | Managing the updating of storage keys |
JP2006526203A (ja) * | 2003-05-12 | 2006-11-16 | インターナショナル・ビジネス・マシーンズ・コーポレーション | ストレージの無効化、バッファ・エントリの消去 |
Also Published As
Publication number | Publication date |
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