JPH0573417A - データ処理装置 - Google Patents

Abstract

(57)【要約】 【目的】本発明の目的は、アドレス変換装置をインスト
ラクションキャッシュデータを参照した後にアクセスす
ることで、良好なデータ処理装置を提供することにあ
る。 【構成】本発明は、Ｉユニットに接続され、命令アクセ
スのための仮想アドレスに対応するデータの存在をチェ
ックし、存在すればそのデータをＩユニットに送出する
命令キャッシュメモリと、Ｅユニットに接続され、オペ
ランドアクセスのための仮想アドレスに対応するデータ
の存在をチェックし、存在すればそのデータをＥユニッ
トに送出するオペランドキャッシュメモリと、上記仮想
アドレスに対応するデータが無い場合に仮想アドレスを
実アドレスに変換するアドレス変換装置とを有する。 【効果】キャッシュ参照後、ミスしたアドレスのみアド
レス変換をすることができるので、アドレス変換装置の
使用頻度を小さくし、高速に処理することが可能とな
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は仮想記憶方式のデータ処
理装置に関し、特に、アドレス変換装置を命令解読用の
データが入るインストラクションキャッシュメモリと、
実行用データの入るデータキャッシュで共用するデータ
処理装置に関する。

【０００２】

【従来の技術】従来この種のデータ処理装置では、アド
レス変換したあとキャッシュメモリをアクセスするよう
にしていたため、アドレス変換用のハードウェアがイン
ストラクションキャッシュ用とデータキャッシュ用の２
種必要であった。

【０００３】

【発明が解決しようとする課題】本発明の目的は、この
アドレス変換装置をインストラクションキャッシュデー
タキャッシュ参照の後アクセスするようにすることで、
良好なデータ処理装置を提供することにある。

【０００４】

【課題を解決するための手段】本発明は、命令読出しを
行うためのＩユニットと、命令読出しと並行してオペラ
ンド読出しを行うためのＥユニットを有するパイプライ
ン処理型のプロセッサと、命令及びオペランドを記憶す
るための主記憶装置から成るデータ処理装置において、
該Ｉユニットに接続され、該Ｉユニットから命令アクセ
スのために出力する仮想アドレスを受取り、該仮想アド
レスに対応するデータが存在するか否かチェックし、存
在すればそのデータを該Ｉユニットに送出する命令キャ
ッシュメモリと、該Ｅユニットに接続され、該Ｅユニッ
トからオペランドアクセスのために出力する仮想アドレ
スを受取り、該仮想アドレスに対応するデータが存在す
るか否かチェックし、存在すればそのデータを該Ｅユニ
ットに送出するオペランドキャッシュメモリと、該命令
キャッシュメモリと該オペランドキャッシュメモリ及び
主記憶装置に接続され、該命令キャッシュメモリまたは
該オペランドキャッシュメモリに該仮想アドレスに対応
するデータが無い場合に、該仮想アドレスを実アドレス
に変換して、該主記憶装置に送出するためのアドレス変
換装置を有することを特徴とする。

【０００５】

【作用】本発明は、キャッシュを論理アドレスで参照で
きるようにすることで、キャッシュ参照後、ミスしたア
ドレスのみアドレス変換が必要なようにすることで、ア
ドレス変換装置の使用頻度をおとし、かつインストラク
ション用キャッシュとデータ用キャッシュで共通にアク
セスできるアドレス変換回路を設けたことにある。

【０００６】

【実施例】以下、本発明の一実施例を図面を参照して詳
細に説明する。

【０００７】図１は本発明が適用されるデータ処理装置
の全体構成の一例を示す図である。図１において、１０
はプログラムおよびデータを格納する主メモリで、メモ
リバス１１，メモリコントローラ（ＭＣＵ）１２を介し
て共通バス５０に接続されている。

【０００８】２０は、主メモリ１０に格納されるベきプ
ログラムおよびデータを格納する外部メモリで、外部メ
モリバス２１，ファィルプロセッサ（ＦＣＰ）２２を介
して共通バス５０に接続されている。３０は入出力プロ
セッサ（ＩＯＰ）であり、図示しない各種入出力装置と
のデータ転送の制御を行う。

【０００９】４０はジョブプロセッサ（ＪＯＢＰ）であ
り、ここでは１つだけを示しているが、プログラム（命
令）の実行を行う。

【００１０】ジョブプロセッサ４０は、命令キャッシュ
４１，データキャッシュ４２，Ｉユニット４３およびＥ
ユニットにより構成され、命令キャッシュ４１とＩユニ
ット４３はバス４５で接続され、データキャッシュ４２
とＥユニット４４はバス４６で接続され、Ｉユニット４
３とＥユニット４４はバス４７で接続されている。

【００１１】このように、ファィルプロセッサ２２，入
出力プロセッサ３０およびジョブプロセッサ４０は、い
ずれも共通バス５０に接続され、メモリコントローラ１
２を介して主メモリ１０をアクセス可能になっている。

【００１２】ジョブプロセッサ４は、Ｉユニット４３と
Ｅユニット４４でパイプライン処理をするもので、前述
の如くそれぞれのユニットに対して命令キャッシュ４１
とデータキャッシュ４４を有する。

【００１３】尚プログラム（命令）が扱うデータはオペ
ランドとも呼ばれ、このデータキャッシュのことをオペ
ランドキャッシュと呼ぶ場合がある。

【００１４】次に実行すべき命令語をＩユニット４３が
アクセスする場合、まず、命令キャッシュ４１上にその
命令語が存在するか否かチェックされ、存在する場合に
は、そのデータが命令語としてバス４５を介してＩユニ
ット４３へ送られる。存在しない場合は、命令語の仮想
アドレスを共通バス５０を介してメモリコントローラ１
２へ送出する。

【００１５】メモリコントローラ１２では、仮想アドレ
スを物理アドレスに変換してメモリバス１１を介して主
メモリ１０をアクセスする。得られたデータ（命令）
は、共通バス５０を介して、命令キャッシュ４１へ送ら
れ、さらにバス４５を介してＩユニット４３へ送られ、
Ｉユニット４３で処理されると同時に、命令キャッシュ
４１へ貯わえられる。

【００１６】Ｉユニット４３では、この得られた命令を
解読し、Ｅユニット４４に対して「何を為すべきか」を
指示する。Ｅユニット４４は、この指令に基づき、必要
なデータを内部のレジスタやデータキャッシュ４２から
（データキャッシュ４２上にない場合は、命令キャッシ
ュと同様に主メモリ１０から）集め、演算処理し、その
結果を内部のレジスタか主メモリ１０に格納する。後者
の主メモリ１０に結果を格納する際には、該当する位置
のデータが既にデータキャッシュ４２内に取込まれてい
るならば、そのデータも更新する。

【００１７】次に共通バス５０の構成例について説明す
る。共通バス５０は図２に示す様に、実際に情報を転送
するのに使用される起動バス５５，データバス５６，応
答バス５７と、これらのバス５５〜５７をそれぞれどの
プロセッサあるいはメモリコントローラが使用するかを
決めるのに必要な起動バス占有要求線５１，データバス
占有要求線５２，応答バス占有要求線５３とインタロッ
ク信号線５４を含んでおり、時分割で使用される。

【００１８】各バス５５〜５７の情報の中味は次の通り
である。

【００１９】(1）起動バス (a）アドレス (b）アクセスの種類（例えばリードアクセスであるか／
ライトアクセスであるか、または何バイトアクセスする
か等） (c）アクセスキー（ＭＣＵ１２で行うプロテクションチ
ェックに使用する。） (2）データバス５６ (a）ライトデータ (b）リードデータ (3）応答バス５７ (a）終了信号 (b）リターンコード（アクセス中に、発生したエラー及
びページフォールトの情報） などである。

【００２０】これらのバス５５〜５７が、どの様に使用
されるかを図３で示す。

【００２１】この図で示される様に、 (ｉ） ａのリード要求とｂのリード応答 (ii) ａのリード要求とｄのライト応答 (iii) ｃのライト要求とｄのライト応答 の３つの組み合わせの転送が、同一のタイムスロットで
同時に可能となる。

【００２２】次にバス５５〜５７の使用の様子を図４で
示す。この図では、タイムスロット０でJOBP40がＭＣＵ
１２にメモリリード起動をかけ、それに対するリードデ
ータがタイムスロットＮとＮ＋１で返されて来ており、
またタイムスロット１でＩＯＰ３０がＭＣＵ１２にメモ
リライト起動をかけ、それに対する応答がタイムスロッ
トＮ＋２で返されている。この様に共通バス５０では、
起動と応答を分離した、いわゆるスプリット転送を行
う。また、主メモリ１０は複数のメモリアクセスを処理
出来る構成となっている。

【００２３】以上、述べてきたバス５５〜５７の転送を
行うに当って、その前に占有制御を行う必要がある。こ
れは転送を希望するプロセッサやメモリコントローラ
が、転送の１タイムスロット前に、転送に使用するバス
に対する占有要求５１〜５３を出し、これに対して優先
順位を付けて転送を許可することによって行う。この優
先順位の付け方は、色々な方法が考えられるが、ここで
はその詳細については省略する。ただし、応答による占
有要求は、起動による占有要求より優先レベルを上げ
る。というのは、起動による占有要求によって応答が返
せない事態になると、メモリコントローラ上で起動の処
理が詰まってしまい、デッドロック状態となるからであ
る。例えば、本実施例の場合、図３に示すｂのデータリ
ード応答と、ｃのデータライト起動による占有要求が競
合した場合には前者が優先される。

【００２４】以上の占有制御の様子を簡略化して図５に
示している。タイムスロット０ではJOBP40とＩＯＰ３０
がリード起動をしようとして、各々が起動バス占有要求
５１を出している。この内、JOBP40の方がＩＯＰ３０よ
り、優先レベルが高いものとすると、タイムスロット１
でJOBP40は起動バス５５を使用してリードの起動を行
い、同時に占有要求を止める。一方、ＩＯＰ３０は占有
が許可されなかったので、タイムスロット１でも起動バ
ス占有要求５１を出したままとする。このスロット１で
は、JOBP40から占有要求がなくなるので、タイムスロッ
ト２でＩＯＰ３０はリード起動が可能となる。

【００２５】この様なシステムにおいて各プロセッサ
が、他のプロセッサからのアクセスを排除して、すなわ
ちインタロックして主メモリ１０をアクセスする場合に
は、起動バス５５を他のプロセッサに使用させない様に
する。というのは、起動バス５５を占有することで、他
のプロセッサから今後発生する起動を排除し、また既に
主メモリ１０内で処理中のメモリ起動に対しては、デー
タバス５６，応答バス５７を使用して応答を返すことを
可能にするためである。もし、これらの応答が返せない
と、メモリコントローラ１２上で起動の処理が詰まって
しまい、デッドロック状態になってしまうからである。

【００２６】次に、この起動バス５５の占有方法の一例
を説明する。メモリコントローラ１２をインタロックし
てフクセスしようとするプロセッサは、図６に示す様に
起動バス占有要求５１が受付けられ、起動バス５５に情
報を転送するタイムスロットで、起動バス５５を占有し
ていることを示すインタロック信号５４を出す。そし
て、この信号により他のプロセッサからの起動バス占有
要求５１が受付けられない様に制御する。これは例えば
図７の回路によって実現される。この図では、各占有要
求５１〜５３の優先判定回路６１は各プロセッサごとに
分散して持ち、インタロック信号線５４はオープン・コ
レクタの信号線としている。まず、インタロックの信号
５４が出てない場合は、各占有要求５１〜５３を優先判
定回路６１でチェックし、自分の出した起動バス占有要
求５１の優先度が一番高い場合には、アンドゲート６
２，オアゲート６３を通して起動バス５５の占有許可信
号６４が出る。従って、このプロセッサは次のタイムス
ロットで、起動バス５５に対して情報の転送が可能であ
る。また、この際プロセッサからインタロック要求信号
６５が出されていると、アンドゲート６８を介してＪ−
Ｋフリップフロップ６６がセットされ、インタロック信
号５４が出力される。このインタロック信号５４は、イ
ンタロック解除信号６７が出されるまで、出力されてお
り、この間このプロセッサは起動バス５５を占有したま
まとなる。次に、他のプロセッサからインタロック信号
５４が出されている場合には、アンドゲート６２で優先
判定回路６１の出力が禁止されるので、起動バス占有許
可信号６４が出ないため、起動バス５５が使用できず、
従ってメモリ起動も出来ない。

【００２７】次にＭＣＵ１２について説明する。

【００２８】ＭＣＵ１２は、通常のメモリアクセスの処
理の他、仮想アドレスから物理アドレスへのアドレス変
換や、プロテクションのチェックを行う。

【００２９】また、各プロセッサ間で共通に使用され、
高いスループットが要求されるため、リード処理とライ
ト処理は、図８（Ａ)，(Ｂ）に示すように、いくつかの
ステージ〜又は′〜′に分かれており、複数個
のアクセスを図８（Ｃ）に示すようにオーバラップさせ
て処理出来るようになっている。

【００３０】図９は、ＭＣＵ１２の構成の一例を示した
ものであるが、図８（Ａ)，(Ｂ）に示した各処理ステー
ジでは次のような動作を行う。

【００３１】(Ａ)：リード処理ステージの動作 共通バス５０からリード起動受信 起動バス５５上の仮想アドレス（ＶＡ），アクセスの種
類（ＦＵＮ），アクセスキー（ＡＫＥＹ）を共通バス受
信用レジスタ７１に取込む。

【００３２】 アドレス変換とプロテクションチェッ
ク アドレス変換装置７５により、仮想アドレス（ＶＡ）で
示されるページが、主メモリ１０にあるか否かに判定を
行い、ある場合には物理アドレス（ＰＡ）に変換する。
ない場合は、いわゆるページフォールトとなる。

【００３３】また、この時プロテクションチェック回路
７６で、そのアクセスが許可されているものか否かの判
定を行う。

【００３４】このアドレス変換装置７５とプロテクショ
ンチェック回路７６については、後で詳細に述べる。

【００３５】これらのプロテクションチェックの結果
と、ページフォールト情報は、他のエラー情報と共にリ
ターンコード（ＲＣ）として、アクセスの種類（ＦＵＮ
Ｃ）や物理アドレス（ＰＡ）と共にアクセスレジスタ７
２にセットされる。

【００３６】 メモリー起動 アクセスレジスタ７２にあるアクセスにエラーやページ
フォールドが発生していない場合には、メモリコントロ
ーラ７７が、アクセスレジスタ７２上の物理アドレス
（ＰＡ）で、主メモリ１０にメモリ起動１５１をかけ、
主メモリ１０がその起動を受取ったら、アクセスの種類
（ＦＵＮＣ）とリターンコード（ＲＣ）を一時記憶レジ
スタ７３へ移す。

【００３７】また、アクセスレジスタ７２にあるアクセ
スが、既にエラーやページフォールトの発生を示してい
る場合には、メモリ起動をせず、前記の情報を一時記憶
レジスタ７３へ移す。

【００３８】 リードデータ受信とデータ，応答バス
占有要求 主メモリ１０からメモリバス１１を介してリードデータ
１５４を受取ると共に、アクセスの種類（ＦＵＮＣ）と
リターンコード（ＲＣ）を共通バス送出用レジスタ７４
へ移す。

【００３９】一方、共通バス５０に対してはデータバス
占有要求５２と応答バス占有要求５３を出力する。

【００４０】 リードデータ，応答バス転送 の占有要求５２，５３が受付けられたら、リードデー
タ（１５４）をバス１５５を介してデータバス５６に転
送し、また、終了信号とリターンコード（ＲＣ）をバス
１５６を介して応答バス５７に転送し、それぞれアクセ
ス元のプロセッサに返す。

【００４１】(Ｂ)：ライト処理ステージの動作 ′ 共通バス５０からライト起動受信 起動バス５５上の仮想アドレス（ＶＡ），アクセスの種
類（ＦＵＮＣ），アクセスキー（ＡＫＥＹ）及びデータ
バス５６上のライトデータ（ＷＤ）を共通バス受信用レ
ジスタ７１に取込む。

【００４２】′ アドレス変換とプロテクションチェ
ック ライトデータ（ＷＤ）をアクセスレジスタ７２にセット
することを除いて、リード処理ステージ（Ａ）のと同
じ動作をする。

【００４３】′ メモリライト起動 ライトデータ（ＷＤ）１５３を主メモリ１０に転送する
ことを除いて、リード処理ステージ（Ａ）のと同じで
ある。

【００４４】′ 応答バス占有要求 アクセスの種類（ＦＵＮＣ）とリターンコード（ＲＣ）
を共通バス送出用レジスタ７４へ移す。一方、共通バス
５０に対しては、応答バス占有要求５３を出力する。

【００４５】′ 応答バス転送 ′の占有要求５３が受付けられたら、終了信号とリタ
ーンコード（ＲＣ）をバス１５６を介して応答バス５７
に転送し、アクセス元のプロセッサに返す。

【００４６】以上の様に、リードとライトの処理は各ス
テージに分けられており、異なるアクセスの処理の異な
る番号のステージは、図８（Ｃ）に示す様に並行して処
理可能である。この図では、共通バス５０から（イ）４
Byteリード起動、（ロ）４Byteライト起動、（ハ）１６
Byteリード起動を、それぞれタイムスロット０，１，２
で受取って処理している。そしてタイムスロット２の場
合を見ると、（イ）のメモリリード起動と、（ロ）の
アドレス変換とプロテクションのチェック′と、
（ハ）の共通バスからのリード起動受信を並行して行
っている。ここで、（ハ）の１６Byteリードは（イ）の
４Byteリードに比べて、〜のステージを４回繰り返
しているが、これは４Byteを単位としたメモリインタリ
ープを行っているためである。以下、これについて説明
する。

【００４７】図１０は主メモリ１０の構成の一例を示し
た図であり、メモリポード（ＭＢ）１４（１４ａ〜１４
ｄ）は４Byteのデータ幅で構成され、各メモリポード１
４ａ，１４ｂ，１４ｃ，１４ｄは４Byte単位に付加され
たアドレスの下位２bit が００，０１，１０，１１であ
るデータを持っている。そして１６Byteのデータは、４
Byteずつのデータがメモリポード１４ａ，１４ｂ，１４
ｃ，１４ｄ上にあるため、１６Byteリードではメモリポ
ード１４で競合をおこすこと無く、図８(Ｃ)の様に連続
してメモリポードを起動し、リードデータを読み出して
来ることが可能となる。この様な１６Byteリードは、主
にキャッシュミス時にキャッシュメモリへデータを送る
ブロック転送に使用される。

【００４８】Ｉユニット４３やＥユニット４４が命令キ
ャッシュ４１やデータキャッシュ４２をアクセスする場
合は、１６Byteよりもっと小さな単位（この例では４By
teとする。)で行うので、この１６Byteリード時にはＩ
ユニット４３やＥユニット４４が必要とした４Byteのデ
ータが残りのデータより早く渡される様に制御し、アク
セス時間を短縮する。そしてこのためには、図１０
（Ｂ）のごとくアドレスに応じて、ＭＣＵ１２から起動
をかけるメモリポード１４の順番を変更すれば良い。

【００４９】次に、アドレス変換とプロテクションチェ
ックについて詳細に説明する。

【００５０】図１１は、図９のアドレス変換装置７５を
中心として更に詳細に示した構成図であり、図１２は、
アドレス変換の動作フローを示したものである。

【００５１】仮想アドレスから物理アドレスへの変換テ
ーブル１３０は、そのメモリ容量が大きいので、主メモ
リ１０の一部に置かれている。しかし、メモリアクセス
が発生するたびに、仮想アドレスを物理アドレス変換す
るために、主メモリ１０をアクセスしていてはオーバー
ヘッドが大きくなるため、最近アクセスしたアドレス変
換情報を格納しておくTLB110がＭＣＵ１２に設けられて
いる。

【００５２】ＴＬＢ１１０には、アドレス変換テーブル
１３０の内、最近使用されたページの内容が格納されて
おり、高速にアドレス変換が行なえるようになってい
る。TLB110における各ページの内容は、有効ビット(Ｖ)
１１１，コネクタ(Ｃ)ビット１１２，仮想アドレスの一
部(ＶＰＡ)１１３，物理アドレスの一部(PPA)114，実行
プロテクションビット（ＥＰ）１１５およびストレージ
キー(ＳＫＥＹ)１１６からなっている。Ｖビット１１１
とＣビット１１２は、該当ページの現在の状態を示し、
Ｖビット１１１が「０」の場合は、TLB110の該当ページ
の内容が有効なデータでない（無効）ことを示す。

【００５３】Ｖビット１１１とＣビット１１２が共に
「１」の場合は、該当ページが、現在主メモリ１０と外
部メモリ２０との間で転送されていること、すなわち、
ページング中であることを示し、Ｖビット１１１が
「１」で、Ｃビット１１２が「０」の場合は、該当ペー
ジが主メモリ１０にあり、メモリアクセス可能なことを
示している。

【００５４】このように、ページング中である状態を付
加しているのは、ページングを行っているエリアをＦＣ
Ｐ２２からのページングアクセス以外のアクセスができ
ないようにするためである。

【００５５】本システムでは、仮想アドレスから物理ア
ドレスへのアドレス変換を、MCU12で、各プロセッサに
共通に行わせているので、ＦＣＰ２２によりページング
を行っているアクセスであっても、同じアドレス変換装
置７５を経由することになり、そのページング中のエリ
アを他のプロセッサがアクセスすることを許可すると、
データの破壊や喪失につながる。従って、上記した如
く、Ｖビット１１１とＣビット１１２が共に「１」を示
している場合には、ＦＣＰ２２からのページングアクセ
スのみ許可することにより、上記の不都合を解決してい
るのである。

【００５６】次に仮想アドレスの一部(ＶＰＡ)１１３
は、TLB110でアドレス変換を行う際に、該当する仮想ア
ドレス（ＶＡ）の変換対がTLB110に登録されているか否
かをチェックするためのものであり、また、物理アドレ
スの一部(ＰＰＡ)１１４はTLB110に変換対があった時
に、物理アドレス（ＰＡ）を作成するためのものであ
る。

【００５７】仮想アドレス（ＶＡ）は、セグメントアド
レス(ＳＡ)１２１，ページアドレス(ＰＡ)１２２，ペー
ジ内アドレス(ＤＩＳＰ)１２３からなり、上記の物理ア
ドレスの一部(ＰＰＡ)１１４は、ページ内アドレス(Ｄ
ＩＳＰ)１２３と連なって物理アドレス（ＰＡ）を作
る。

【００５８】実行プロテクションビット１１５(ＥＰ)
は、データに対し誤まって命令読出し、実行することを
防ぐためのものであり、プロテクションチェック回路７
６でこのビットが「１」のエリアに対して命令読出しす
ると実行プロテクションエラーとなる。従って本構成例
の様に、JOBP40で命令キャッシュ４１とデータキャッシ
ュ４２が分かれている場合には、命令キャッシュ４１か
らのこのエリアに対するアクセスは、全て実行プロテク
トエラーとなる。

【００５９】ストレージキー(ＳＫＥＹ)１１６は、ライ
トプロテクションを行うためのもので、要求元プロセッ
サから伝送されてきたアクセスキー（ＡＫＥＹ）と共に
プロテクションチェック回路７６により、ライトアクセ
スが許可されるか、禁止されるかを調べられ、後者の場
合はライトプロテクトエラーとなる。

【００６０】アクセスキー（ＡＫＥＹ）は、この様にSK
EY116 との比較によるライトプロテクトエラーのチェッ
クに使う他、ＥＣＰ２２からのページングアクセスか否
かの情報や、命令読出してあるか否かの情報を含んでお
り、これらのプロテクトチェックにも使用する。

【００６１】次に、変換過程を、図１２のフローチャー
トを参照して順次説明する。

【００６２】メモリアクセスの種類は大きく次の２つに
分けられる。すなわち、 (1）一般のプロセッサによるメモリアクセス (2）ＦＣＰ２２によるページング時のメモリアクセス の２つである。この(1），(2）のアクセスの区別は、ア
クセスキーＡＫＥＹ上にあり、信号線１４０を経由して
アドレス変換コントローラ１２５に伝えられる。まず、
一般的な(1）の場合のメモリアクセスのアドレス変換や
アクセス許可の判定について説明する。

【００６３】あるプロセッサ（JOBP40又はＩＯＰ３０）
から出力された仮想アドレスは、共通バス５０を経由し
てＭＣＵ１２内の共通バス受信用レジスタ７１内の仮想
アドレスレジスタ１２０にセットされる。この仮想アド
レスレジスタ１２０にセットされた仮想アドレスは、セ
グメントアドレス(ＳＡ)１２１及びページアドレス(Ｐ
Ａ)１２２の一部分１２０−２をアドレスとしてまずTLB
110をアクセスする。これにより読み出されたTLB110の
エントリのＶビット１１１およびＣビット112は、アド
レス変換コントローラ１２５に伝えられ、そのパターン
により、その後の処理が次の〜のように３つに分か
れる。

【００６４】これは、図１２のフローのステップ（Ｆ０
５）に相当している。

【００６５】 Ｖビット１１１＝０，Ｃビット１１２
＝０の時 これは、図１２で、「０，０」と表示したところであ
り、前述した如く、TLB110の該当ページ（エントリ）は
無効であり、主メモリ１０上の変換テーブル１３０を読
み出す（Ｆ１０）。

【００６６】この時、すなわち、ＴＬＢミス時の詳細な
動作は後述する。

【００６７】 Ｖビット１１１＝１，Ｃビット１１２
＝１の時 図１２で「１，１」の時であるが、この時、仮想アドレ
スの一部分１２０−１とTLB110の仮想アドレスの一部分
VPA113をコンパレータ１２４で比較した結果、一致し、
ＴＬＢヒット信号１４１が出力されていれば（Ｆ２０
５）、該当ページは現在ページング中であることを示し
ているので、そのメモリアクセスを禁止し、アドレス変
換コントローラ１２５よりミッシングページフォールト
信号１４２を出力する（Ｆ４５）。

【００６８】ＴＬＢヒット信号１４１が出力されていな
い時は、ＴＬＢミスであるのでと同様に、主メモリ１
０上の変換テーブル１３０を読み出す（Ｆ１０）。

【００６９】 Ｖビット１１１＝１，Ｃビット１１２
＝０の時 図１２で、「１，０」の時であるが、まず、ＴＬＢヒッ
ト信号１４１がチェックされ（Ｆ３０）、出力されてい
ない時は、プロテクションチェック回路７６からのプロ
テクトエラー信号１４３をチェックし、エラーが発生し
ていなければ、仮想アドレスレジスタ１２０のページ内
アドレス部１２３とTLB110上の物理アドレスの一部１１
４を連結して物理アドレスをセレクタ１２８を介しアク
セスレジスタ７２上に作成し、その物理アドレスをメモ
リアドレスバス１５２に送り、主メモリ１０をアクセス
するためメモリコントローラ７７よりメモリ起動信号15
1を出力する（Ｆ４０）。

【００７０】次に(2）のＦＣＰ２２によるページング時
のメモリアクセスについて説明する。

【００７１】ＦＣＰ２２より出力された仮想アドレス
は、共通バス５０を経由してMCU12 内の仮想アドレスレ
ジスタ１２０にセットされる。

【００７２】この場合も、まずTLB110をアクセスし、ア
クセスしたTLB110のエントリのＶビット１１１及びＣビ
ット１１２のパターンにより、先程と同様にその後の処
理が３つに分かれる。

【００７３】 Ｖビット１１１＝０，Ｃビット１１２
＝０の時 主メモリ１０の変換テーブル１３０の読み出しを行う
（Ｆ１０）。

【００７４】 Ｖビット１１１＝１，Ｃビット１１２
＝１の時 この時、ＴＬＢヒット信号１４１がチェックされる（Ｆ
３０）。ＴＬＢヒットを示していれば、アクセスレジス
タ７２上に作成された物理アドレスで主メモリ１０をア
クセスする（Ｆ４０）。

【００７５】ＴＬＢヒット信号が出ていない場合は、メ
モリ１０の変換テーブル１３０を読み出す（Ｆ１０）。

【００７６】 Ｖビット＝１，Ｃビット１１２＝０の
時 ＴＬＢヒット信号１４１がチェックされる（Ｆ２１
５）。

【００７７】ＴＬＢヒット信号１４１が出ている時は、
禁止区域をアクセスしていることになるので、ＦＣＰ２
２にエラーを知らせる（Ｆ２２０）。

【００７８】次に、ＴＬＢミスの場合の、主メモリ１０
上の変換テーブル１３０を読み出す時の処理を説明す
る。

【００７９】変換テーブル１３０は、テーブルに必要な
メモリ容量を減らすため、アドレス変換に必要な情報を
有するページテーブル１３２と、そのページテーブル１
３２の先頭アドレスを保持するセグメントテーブル１３
１から成る。ＴＬＢミス時には、まずセグメントテーブ
ルの先頭アドレスを保持するレジスタ126(STOR）の内容
と、仮想アドレスレジスタ１２０のセグメントアドレス
(ＳＡ)１２１をアダー１２７で加算して物理アドレスを
作り、それでセグメントテーブル１３１の該当する位置
の内容をリードデータバス１５５上に読み出して来る。
このデータには、ページテーブル１３２の先頭のアドレ
スが保持されており、この値と、仮想アドレスレジスタ
１２０のページアドレス(ＰＡ)１２２をアダー１２７で
加算してアドレスを作り、ページテーブル１３２から変
換に必要な情報を読み出す(Ｆ10)。

【００８０】このページテーブル１３２には、Ｍビット
の他、TLB110内の、Ｖビット１１１と仮想アドレスの一
部１１３(ＶＰＡ)を除く情報を含んでおり、このＭビッ
トとＣビットがリードデータバス１５５の一部１５５−
１を介してアドレス変換コントローラ１２５に入力さ
れ、これらのビットパターンにより次の様な処理を取
る。

【００８１】(a）Ｍビット＝０，Ｃビット＝０の時 該当ページは主メモリ１０上に無く、外部メモリ２０上
にあることを示しており、このページのアクセス要求に
対してはミッシングページフォールト信号142を出し
て、該当プロセッサにページフォールトを知らせる（Ｆ
４５）。

【００８２】(b）Ｍビット＝０，Ｃビット＝１の時 該当ビットは現在ページング中であることを示している
ので、ＦＣＰ２２以外のメモリアクセスに対してはその
メモリアクセスを禁止し、ミッシングページフォールト
信号１４２を出す（Ｆ４５）。ＦＣＰ２２からのメモリ
アクセスの場合は、TLB110に登録してアクセスを行う
（Ｆ２０）。

【００８３】(c）Ｍビット＝１，Ｃビット＝０の時 読み出されたリードデータの一部１５５−２と仮想アド
レスの一部１２０−１、及びＶビット「１」がTLB110に
登録され（Ｆ２０）、Ｖ，Ｃビットのチェックルーチン
に戻る。

【００８４】以上述べたように、アドレス変換装置７５
は、各プロセッサからの仮想アドレスによるメモリアク
セスに対し、仮想アドレスから物理アドレスへのアドレ
ス変換を集中して実施することが可能でアドレス変換の
制御が単純となる。

【００８５】また、ＦＣＰ２２からのアクセスと、他の
プロセッサからのアクセスとの制御方式を変更すること
により、ページング中のページに対する他のプロセッサ
からのアクセスを禁止することが可能で、データの保全
が可能となる。

【００８６】次に、ミッシングページフォールト時の動
作について説明する。

【００８７】ページフォールト信号を要求元プロセッサ
が受取った時には、その時に実行していたタスクを中断
し、要求したアドレスを含むページを主メモリ１０にロ
ードするために、ＦＣＰ２２に起動をかける。ＦＣＰ２
２はこの起動を受けて、該当ページを読み出し、これが
完了すると終了割込みを発生する。この時には必要なペ
ージは主メモリ１０上にロールインされているために、
前記中断されたタスクを再開する。このタスクが中断さ
りている間、当該プロセッサは他のタスクを実行する。

【００８８】次に命令キャッシュ４１とデータキャッシ
ュ４２について説明する。図１３は命令キャッシュ４１
の構成例を示した図である。主メモリ１０からコピーし
て来たデータがキャッシュデータ部８１−Ｉ上にあり、
そのデータのアドレスがディレクトリィ８２−Ｉと無効
化ディレクトリィ８３−Ｉにあり、またこれらが有効か
否かを示す情報が有効ビットレジスタ８４−Ｉにある。
ディレクトリィ８２−Ｉと無効化ディレクトリィ８３−
Ｉの内容は同じであり、性能を高めるため分けてある。
前者はＩユニット４３がアクセスしたデータがキャッシ
ュデータ部８１−Ｉにあるか否かのチェックに使用し、
後者は他のプロセッサが主メモリ１０に書込んだデータ
がキャッシュデータ部８１−Ｉに取込まれている場合
に、既にそのデータは古くなっているので無効化しなけ
ればならない（これを無効化処理と呼ぶ）が、そのため
のチェックに使用する。

【００８９】次に、この命令キャッシュ４１の動作につ
いて説明する。なお、命令キャッシュ４１はデータキャ
ッシュ４２とは異なり、ライトアクセスは処理しない。

【００９０】図１４はリードアクセスのキャッシュミス
時のフロー、図１５は無効化処理のフローを示してい
る。

【００９１】(1）リードアクセス（図１４参照） Ｉユニット４３から起動信号９１−Ｉが来たら、仮
想アドレス９２−Ｉの一部、ここではビット（１８−２
７）でディレクトリィ８２−Ｉと有効ビットレジスタ８
４−Ｉの内容を読み出し、ディレクトリィ８２−Ｉの内
容と仮想アドレス９２−Ｉのビット（０−１７）をコン
パレータ１６０−Ｉで一致チェックを行い、またその内
容をパリティチェッカー１６１−Ｉでチェックする。そ
してコンパレータ１６０−Ｉが一致を示し、パリティエ
ラーが発生してなく、かつ有効ビットレジスタ８４−Ｉ
が有効であることを示しているならば、ゲート１６９−
Ｉを介してキャッシュヒット信号１７０−Ｉが命令キャ
ッシュコントローラ１６２−Ｉに出され、命令キャッシ
ュコントローラ１６２−Ｉは、仮想アドレスのビット
（１８−２９）でアクセスされたキャッシュデータ部８
１−Ｉの内容を、リードデータバス９４−Ｉに乗せると
共に、Ｉユニット４３に対して終了信号９３−Ｉを返
す。

【００９２】 キャッシュミスの場合は、命令キャッ
シュコントローラ１６２−Ｉは、起動バス占有要求５１
を出す。

【００９３】 占有要求５１が許可されたら、ゲート
８５−Ｉを開き、起動バス５５に仮想アドレス（Ｖ
Ａ），アクセスの種類（ＦＵＮＣ），アクセスキー（Ａ
ＫＥＹ）を転送する。なお、このアクセスキー（ＡＫＥ
Ｙ）には命令読み出しであることを付加する。

【００９４】 セット信号１７２−Ｉにより、仮想ア
ドレスのビット（０−１７）をディレクトリィ８２−
Ｉ，無効化ディレクトリィ８３−Ｉへ書き込み、有効ビ
ットレジスタ８４−Ｉをセットする。本処理をこの時点
で行う理由は後で述べる。

【００９５】 ＭＣＵ１２からデータバス５６を介し
て、リードデータ（ＲＤ）が、また応答バス５７を介し
て終了信号とリターンコード（アクセス中に発生したエ
ラー及びページフォールトの情報)(ＲＣ）が送られてき
たらレジスタ８６−２にラッチする。ＭＣＵ１２の説明
でも述べたように、最初に送られて来たデータは、Ｉユ
ニット４３がアクセスしたデータであるので、リターン
コード（ＲＣ）が次の(1）〜(3）の状態を示している時
（図１４（Ｂ）に示す条件（イ）成立時、）は、Ｉユニ
ット４３に終了信号９３−Ｉとリードデータ９４−Ｉと
リターンコード９５−Ｉを返す。

【００９６】(1）No Error（エラーが発生していない
時、） (2）Page Fault（ページフォールトが発生した時、） (3）Soft Error（ソフトによるエラー、例えばプロテク
ションエラーが発生した時、） また、Hard Error（ハードが原因のエラー）の場合は、
再度主メモリ１０をアクセスすることによって、救える
場合が多いので、リトライを行う。この為、上記の信号
を返さないが、リトライ回数が規定回数を越えた場合、
すなわち、リトライオーバーの場合には、エラー報告を
行うためには、上記の信号を返す。そして、主メモリ１
０から読み出して来たリードデータをキャッシュデータ
部８１−Ｉに書き込む。

【００９７】，， ＭＣＰ１２から送られてくる
残りのリードデータをキャッシュデータ部８１−Ｉに書
込む。のステージで既にＩユニット４３に対しては終
了信号９３−Ｉを戻してあるので、この間、Ｉユニット
４３は別な動作が可能である。の段階ではこれに加え
て、〜のステージでエラーやページフォールトが発
生したかをチェックし、発生してない場合には命令キャ
ッシュ４１の動作を止める。

【００９８】 エラーやページフォールトが発生して
いる場合には、のステージセットした有効ビットレジ
スタ８４−Ｉに対し、命令キャッシュコントローラ１６
２−Ｉより有効ビットクリア信号１７１−Ｉを出して、
クリアしキャッシュデータ部８１−Ｉの該当データを使
用出来ない様にする。また、のステージでHardError
を起こし且つリトライオーバしてない場合には（図１４
（Ｂ）に示す条件（ア）成立）、リトライを行うため
のステージに飛ぶ。

【００９９】以上がリードアクセスの処理手順である
が、先程述べた様にキャッシュ（命令，データキャッシ
ュ共）では、いわゆる無効化処理が必要となる。以下、
その手順を説明する。

【０１００】(2）無効化処理（図１５参照） 起動バス５５転送中の仮想アドレス（ＶＡ）とアク
セスの種類（ＦＵＮＣ）を毎回レジスタ８７に取込む。

【０１０１】 上記仮想アドレスのビット（１８−２
７）で、無効化ディレクトリィ８３−Ｉの内容を読出
し、無効化する必要があるか否かを無効化判定回路１６
５−Ｉでチェックすると共に、そのアドレスのビット
（１８−２７）をレジスタ８８−Ｉにセットする。

【０１０２】 そして無効化が必要な場合は、レジス
タ８８−Ｉのアドレスで該当の有効ビット８４−Ｉをク
リアする。このため無効化判定回路１６５−Ｉから有効
ビットクリア信号１７１−Ｉを出す。

【０１０３】次に無効化が必要な場合を詳細に説明す
る。また、無効化は、起動バス５５から取込んだアクセ
スの種類（ＦＵＮＣ）がライトアクセスを示し、それが
他からのものである時行う。そして、次に示す条件のい
ずれかを満たした時に無効化を行う。

【０１０４】(a）レジスタ８７−Ｉのアドレスのビット
（１８−２７）で無効化ディレクトリィ８３−Ｉを読出
し、その内容とアドレスのビット（０−１７）をコンパ
レータ１６３−Ｉで比較し、一致した時。

【０１０５】(b）無効化ディレクトリィ８３−Ｉを読出
した際に、パリティチェッカ１６４−Ｉでパリティエラ
ーが検出された時。

【０１０６】(c）無効化ディレクトリィ８３−ＩをＪＯ
ＢＰ４内で使用している時（にチェックが出来ないた
め）。

【０１０７】以上無効化処理について述べたが、次に
(1）のリードアクセスのステージでディレクトリィ８
２−Ｉ，無効化ディレクトリィ８３−Ｉへアドレスを書
込み、有効ビットレジスタ８４−Ｉをセットしなければ
ならない理由を明らかにする。図１６はリードアクセス
がキャッシュミスになり、主メモリ１０をリードに行く
場合と、主メモリ１０に対して他からライトアクセスが
行われた場合のキャッシュの無効化処理が競合した時
に、各部分がどの様に使用されるかをタイムチャートで
示している。無効化処理については斜線で示してあり、
それぞれタイムスロット１と３で起動バス５５，データ
バス５６を転送中のライトアクセスに対して、タイムス
ロット２と４で無効化ディレクトリィ８３−Ｉのチェッ
クを行い、タイムスロット３と５の前半で有効ビットレ
ジスタ８４−Ｉをクリアし無効化している。一方、キャ
ッシュミスとなったリードアクセスは、タイムスロット
２で起動バス５５にアドレスを転送しているので、主メ
モリ１０へのアクセスの順番としては、タイムスロット
１で起動バス５５を転送中のライトアクセスより後で、
タイムスロット３で起動バス５５を転送中のライトアク
セスより前となる。従って、キャッシュと主メモリ１０
のデータの一致を保つためには、ライトアクセスが無効
化ディレクトリィ８３−Ｉをチェックするタイムスロッ
ト２と４の間で、キャッシュを起こしたリードアクセス
のアドレスを無効化ディレクトリィ８３−Ｉに書込まな
ければならないし、またチェックの結果、有効ビットレ
ジスタ８４−Ｉを無効化するタイムスロット３と５の間
で、有効ビットレジスタ８４−Ｉをセットする必要があ
る。これらの制御が必要な理由は、主メモリ１０で複数
のメモリアクセスを同時に処理しているからである。

【０１０８】なお本構成例では、アドレス情報を２ケ
所、すなわちディレクトリィ８２−Ｉと無効化ディレク
トリィ８３−Ｉに持っているため、無効化ディレクトリ
ィ８３−Ｉのほうしか上記の制約を受けないが、ディレ
クトリィを１ケ所に持つ場合は、当然上記の制約を受け
る。

【０１０９】次にデータキャッシュ４２について説明す
る。図１７はデータキャッシュ４２の構成例を示した図
であり、無効化処理の回路１８０−Ｄは命令キャッシュ
４１と同じであるため省略してある。

【０１１０】尚図１３と図１７で、サフィックスが違う
だけのものは相当物である。図１３の命令キャッシュで
はサフィックスにＩ、図１７のデータキャッシュではサ
フィックスにＤを使用している。命令キャッシュ４１と
の大きな違いは、ライトアクセスをサポートしなければ
ならない点であり、このライトアクセス時間を短縮する
ために共通バス送出用のバッファ８９−Ｄを設け、ライ
ト時には仮想アドレス９２−Ｄ，ライトデータ９５−
Ｄ，制御情報９６−Ｄをこのバッファ８９−Ｄにセット
しただけで、終了信号９３−ＤをＥユニット４４に返
し、Ｅユニット４４が次の処理を出来る様に制御してい
る。

【０１１１】次に、このデータキャッシュ４２の動作に
ついて説明する。但し、リードアクセスの処理は命令キ
ャッシュ４１と同じであるので省略する。

【０１１２】(3）ライトアクセス（図１８参照）。

【０１１３】 Ｅユニット４４から起動信号９１−Ｄ
が来たら、仮想アドレス９２−Ｄ，ライトデータ９５−
Ｄ，制御情報９６−Ｄ（アクセスの種類，アクセスキー
等）を共通バス送出用バッファ８９−Ｄにセットし、Ｅ
ユニット４４に対して終了信号９３−Ｄを返す。この
際、ディレクトリィ８２−Ｄと有効ビットレジスタ８４
−Ｄをチェックしキャッシュヒット（信号１７０−Ｄが
出てる）ならば、キャッシュデータ部８１の仮想アドレ
スのビット（１８−２７）で示される位置にデータを書
込む。

【０１１４】 データキャッシュコントローラ１６２
−Ｄより起動バス占有要求５１，データバス占有要求５
２を出す。

【０１１５】 両方の占有要求が許可されたら、ゲー
ト８５−Ｄを開き起動バス５５に仮想アドレス（Ｖ
Ａ），アクセスの種類（ＦＵＮＣ），アクセスキー（Ａ
ＫＥＹ）を転送し、データバス５６にはライトデータを
転送する。

【０１１６】 ＭＣＵ１２から応答バス５７を通して
終了信号とリターンコードが送られてきたらレジスタ８
６−Ｄにラッチする。そしてリターンコードをチェック
し、エラーやページフォールトを起こしてない時には共
通バス送出用バッファ８９−Ｄからそのアクセスを取り
除き、処理を終了する。一方、図１４（Ｂ）に示した
（ア）の条件、すなわちHard Errorが発生しかつリトラ
イオーバしてない時には、リトライを行うためのステ
ージに飛ぶ。

【０１１７】 上記以外の場合には、共通バス送出用
バッファ８９−Ｄのアドレスで有効ビットレジスタ２４
−Ｄをクリアすると共に、Ｅユニット４４に対してエラ
ー，ページフォールトの発生を報告する。有効ビットレ
ジスタ８４−Ｄをクリアする理由は、例えばプロテクシ
ョンエラーの場合は、書込んではならないキャッシュデ
ータ部８１−Ｄのデータに対して、既にのステージで
書込みを行っているためである。

【０１１８】尚データキャッシュ４２から主メモリ１０
にライト起動したアドレスも起動バス５５からデータキ
ャッシュのレジスタ８７−Ｄ（有効化処理の回路１８０
−Ｄに含まれている）にセットされるが、それに対して
は、自分自身が出したものであるからデータキャッシュ
コントローラ１６２−Ｄより無効化処理の回路１８０−
Ｄに対して信号１７３−Ｄを送り無効化を行わない様に
制御する。命令キャッシュ４１はライトアクセスは行わ
ないので、この信号１７３−Ｄに相当するものはない。

【０１１９】

【発明の効果】以上詳細に説明したように、本発明によ
れば、高スループットのアドレス変換装置を有するメモ
リコントローラを提供でき、これによりアドレス変換装
置を共有するマルチプロセッサ構成のボルトネットを解
消したデータ処理装置が提供できる。

【図面の簡単な説明】

【図１】本発明が適用されるデータ処理装置の全体構成
を示した図。

【図２】図１の共通バスの構成例を示した図。

【図３】アクセスごとに共通バスのどの部分を使用する
かを示した図。

【図４】共通バスの使用例を示す図。

【図５】共通バスの占有制御の様子を示した図。

【図６】インタロック信号が出ている時の共通バスの占
有制御の様子を示した図。

【図７】占有制御回路の構成例を示した図。

【図８】（Ａ）〜（Ｃ）はＭＣＵでの処理フローの例及
びＭＣＵで複数のアクセスをオーバラップさせて処理し
ていることを示した図。

【図９】ＭＣＵの構成例を示した図。

【図１０】（Ａ)，(Ｂ）はメモリポードの構成例及び１
６Byteリード時のデータ返送の順番を示した図。

【図１１】ＴＬＢによるアドレス変換装置を示した図。

【図１２】アドレス変換のフローを示した図。

【図１３】命令キャシュへの構成例を示した図。

【図１４】キャッシュへのリードアクセス時の処理フロ
ーの説明図。

【図１５】キャッシュ無効化の処理フローの説明図。

【図１６】キャッシュ各部分の使用タイミングの例を示
した図。

【図１７】データキャッシュの構成例を示した図。

【図１８】ライトアクセスの処理フローの説明図。

【符号の説明】

１０…主記憶装置、１２…メモリアクセスコントロー
ラ、５０…共通バス、７５…アドレス変換装置。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 平岡 良成 茨城県日立市幸町３丁目１番１号 株式会 社日立製作所日立研究所内 (72)発明者 松本 秀和 茨城県日立市幸町３丁目１番１号 株式会 社日立製作所日立研究所内 (72)発明者 河上 哲也 茨城県日立市幸町３丁目２番１号 日立エ ンジニアリング株式会社内 (72)発明者 加藤 猛 茨城県日立市大みか町５丁目２番１号 株 式会社日立製作所大みか工場内 (72)発明者 井手 寿之 茨城県日立市大みか町５丁目２番１号 株 式会社日立製作所大みか工場内

Claims (1)

【特許請求の範囲】
1. 【請求項１】命令読出しを行うためのＩユニットと、命
   令読出しと並行してオペランド読出しを行うためのＥユ
   ニットを有するパイプライン処理型のプロセッサと、命
   令及びオペランドを記憶するための主記憶装置から成る
   データ処理装置において、該Ｉユニットに接続され、該
   Ｉユニットから命令アクセスのために出力する仮想アド
   レスを受取り、該仮想アドレスに対応するデータが存在
   するか否かチェックし、存在すればそのデータを該Ｉユ
   ニットに送出する命令キャッシュメモリと、該Ｅユニッ
   トに接続され、該Ｅユニットからオペランドアクセスの
   ために出力する仮想アドレスを受取り、該仮想アドレス
   に対応するデータが存在するか否かチェックし、存在す
   ればそのデータを該Ｅユニットに送出するオペランドキ
   ャッシュメモリと、該命令キャッシュメモリと該オペラ
   ンドキャッシュメモリ及び主記憶装置に接続され、該命
   令キャッシュメモリまたは該オペランドキャッシュメモ
   リに該仮想アドレスに対応するデータが無い場合に、該
   仮想アドレスを実アドレスに変換して、該主記憶装置に
   送出するためのアドレス変換装置を有することを特徴と
   したデータ処理装置。