JPS5864689A - デ−タ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は仮想記憶方式のデータ処理装置に関し、特に、
複数のプロセッサに共通に使用されるアドレス変換装置
を、主記憶装置（以下主メモリと略称する）に接続され
たメモリコントローラに設けたデータ処理装置に関する
。

従来のこの種データ処理装置では、アドレス変換装置が
共通に使用されるために、多数のプロセッサが付加され
た場合に、アドレス変換装置がスループットのネックに
なっていた。

本発明の目的は、このアドレス変換装置を含むメモリア
クセスコントローラを高速に動作させることが可能なこ
の種データ処理装置を提供するにある。

本発明の特徴は、アドレス変換装置を有するメモリコン
トローラにおいて、プロセッサから送出された仮想アド
レスをラッチする第１のレジスタと、アドレス変換され
た物理アドレスを保持し、主メモリに起動を行う際のア
ドレスとして使用される第２のレジスタを有し、プロセ
ッサから送出された仮想アドレス金策１のレジスタにセ
ットすることと、第１のレジスタの内容をアドレス変換
して第２のレジスタにセットすることと、第２のレジス
タの内容をアドレスとして主メモリに起動をかけること
とを順次、並行して行うようにしていることである。

以下、本発明の一実施例を図面を参照して詳細に説明す
る。

第１図は本発明が適用されるデータ処理装置の全体構成
の一例を示す図である。

第１図において、１０はプログラムおよびデータを格納
する主メモリで、メモリバス１１．メモリコントローラ
（ＭＣＵ）１２を介して共通バス５０に接続されている
。

２０は、主メモリ１０に格納されるべきプログラムおよ
びデータを格納する外部メモリで、外部メモリバス２１
．ファイルプロセッサ（Ｆ　ＣＩ）　）２２を介して共
通バス５０に接続されている。

３０は入出カプロセッサ（ＩＯＰ）であり、図示しない
各種入出力装置とのデータ転送の制御を行う。

４０はジョブプロセッサ（ＪＯＢＰ　）であり、ここで
は１つだけを示しているが、プログラム（命令）の実行
を行う。

ジョブプロセッサ４０は、命令キャッシュ４１゜データ
キャッシュ４２．Ｉユニット４３およヒＥユニットによ
り構成され、命令キャッシュ４１と１ユニツト４３はバ
ス４５で接続され、データキャッシュ４２とＥユニット
４４はバス４６で接続され、■ユニット４３とＥユニッ
ト４４はバス４７で接続されている。

このように、ファイルプロセッサ２２．入出カプロセッ
サ３０およびジョブプロセッサ４０は、いずれも共通バ
ス５０に接続され、メモリコントローラ１２を介して主
メモリ１０をアクセス可能になっている。

ジョブプロセッサ４ｆｄ、Ｉユニッ）４３．！：Ｅユニ
ット４４でパイプライン処理をするもので、前述の如く
それぞれのユニットに対して命令キャソ／ユ４１とデー
タキャッシュ４４を有する。

尚プログラム（命令）が扱うデータはオペランドとも呼
ばれ、このデータキャッシュのことをオペランドキャッ
シュと呼ぶ場合がある。

次に実行すべき命令語をＩユニット４３がアクセスする
場合、まず、命令キャッシュ４１上にその命令語が存在
するが否がチェックされ、存在する場合には、そのデー
タが命令語としてバス４５を介して■ユニット４３へ送
られる。存在しない場合は、命令語の仮想アドレスを共
通バス５ｏを介してメモリコントローラ１２へ送出する
。

メモリコントローラ１２では、仮想アドレスを物理アド
レスに変換してメモリバスｌｌ’に介して主メモリ１０
をアクセスする。得られたデータ（命令）は、共通バス
５０を介して、命令キャッシュ４１へ送られ、さらにバ
ス４５を介して■ユニット４３へ送られ、■ユニット４
３で処理されると同時に、命令キャッシュ４１へ貯わえ
られる。

■ユニット４３では、この得られた命令を解読し、Ｅユ
ニット４４に対して「何を為すべきが」を指示する。Ｅ
ユニット４４は、この指令に基づき、必要なデータを内
部のレジスタやデータキャッシュ４２から（データキャ
ッシュ４２上にない場合は、命令キャッシュと同様に主
メモリ１０から）集め、・演算処理し、その結果を内部
のレジスタか主メモリ１０に格納する。後者の主メモリ
１０に結果を格納する際には、該当する位置のデータが
既にデータキャッシュ４２内に取込まれているならば、
そのデータも更新する。

次に共通バス５０の構成例について説明する。

共通バス５０は第２図に示す様に、実際に情報を転送す
るのに使用される起動バス５５．データバス５６．応答
バス５７と、これらのバス５５〜５７をそれぞれどのプ
ロセッサあるいはメモリコントローラが使用するかを決
めるのに必要な起動バス占有要求線５１．データバス占
有要求線５２゜応答バス占有要求線５３とインタロック
信号線５４を含んでおり、時分割で使用される。

各バス５５〜５７の情報の中味は次の通りである。

（１）　　起動バス５５ （ａ）　　アドレス （１））アクセスの種類（例えばリードアクセスである
か／ライトアクセスであるか、またｆ＝１バイトアクセ
スするか等） （Ｃ）　　アクセスキー（ＭＣＵ１２で行うプロテクシ
ョンチェックに使用する。） （２）データバス５６ （ａ）　　ライトデータ （ｂ）　　リードデータ （３）応答バス５７ （ａ）　　終了信号 Φ）　リターンコート責アクセス中に、発生したエラー
及びページフォールトの情報） などである。

これらのバス５５〜５７が、どの様に使用されるかを第
３図で示す。

この図で示される様に、 （１）ａのリード要求とｂのリード応答（ｉｉ）　　ａ
のリード要求とｄのライト応答ＧｉＤ　　ｃのライト要
求とｄのライト応答の３つの組み合せの転送が、同一の
タイムスロットで同時に可能と力る。

次にバス５５〜５７の使用の様子を第４図で示す。この
図では、タイムスロット０でＪＯＢＰ４０がＭＣＵ１２
にメモリリード起動をかけ、それに対するリードデータ
がタイムスロットＮとＮ＋１で返されて来ており、また
タイムスロット１でｌ０Ｐ３０がＭＣＵ１２にメモリラ
イト起動をかけ、それに対する応答がタイムスロッ）Ｎ
＋２で返されている。この様に共通バス５０では、起動
と応答を分離した。いわゆるスプリット転送を行う。ま
た、主メモリ１０は複数のメモリアクセスを処理出来る
構成と々っている。

以上、述べてきたバス５５〜５７の転送を行うに当って
、その前に占有制御を行う必要がある。

これは転送を希望するプロセッサやメモリコントローラ
が、転送の１タイムスロツト前に、転送に使用するバス
に対する占有要求５１〜５３を出し、これに対して優先
順位を付けて転送を許可することによって行う。この優
先順位の付は方は、色々な方法が考えられるが、ここで
はその詳細については省略する。ただし、応答による占
有要求は、起動による占有要求より優先レベルを上げる
。というのは、起動による占有要求によって応答が返せ
ない事態になると、メモリコントローラ上で起動の処理
が詰まってしまい、デッドロック状態となるからである
。例えば、本実施例の場合、第３図に示すｂのデータリ
ード応答と、Ｃのデータライト起動による占有要求が競
合した場合には前者が優先される。

以上の占有制御の様子を簡略化して第５図に示している
。タイムスロットＯではＪＯＢＰ４０とｌ０Ｐ３０がリ
ード起動をしようとして、各々が起動バス占有要求５１
を出している。この内。

ＪＯＢＰ４０の方がｌ０Ｐ３０よシ、優先レベノし・が
高いものとすると、タイムスロット１でＪＯＢＩ）４０
は起動バス５５を使用してリードの起動を行い、同時に
占有要求を止める。一方、ｌ０Ｐ３０は占有が許可され
なかったので、タイムスロット】でも起動バス占有要求
５１を出したままとする。

このスロット１では％ＪＯＢＰ４０からの占有要求がな
くなるので、タイムスロット２でｌ０Ｐ３０はリード起
動が可能となる。

この様なシステムにおいて各プロセッサが、他のプロセ
ッサからのアクセスを排除して、すなわちインタロック
して主メモリ１０をアクセスする場合には、起動バス５
５を他のプロセッサに使用させない様にする。というの
は、起動バス５５を占有することで、他のプロセッサか
ら今後発生する起動を排除し、また既に主メモリ１０内
で処理中のメモリ起動に対しては、データバス５６．応
答バス５７を使用して応答を返すことを可能にするため
である。もし、これらの応答が返せないと、メモリコン
トローラ１２上で起動の処理が詰まってしまい、デッド
ロック状態になってしまうからである。

次に、この起動バス５５の占有方法の一例を説明する。

メモリコントローラ１２をインタロツクしてアクセスし
ようとするプロセッサは、第６図に示す様に起動バス占
有要求５１が受付けられ、起動バス５５に情報を転送す
るタイムスロットで、起動バス５５を占有していること
を示すインタロック信号５４を出す。そして、この信号
により他のプロセッサからの起動バス占有要求５１が受
付けられない様に制御する。これは例えば第７図の回路
によって実現される。この図では、各占有要求５１〜５
３の優先判定回路６１は各プロセッサごとに分散して持
ち、インタロック信号線５４はオープン・コレクタの信
号線としている。まず、インタロックの信号５４が出て
ない場合は、各占有要求５１〜５３を優先判定回路６１
でチェックし、自分の出した起動バス占有要求５１の優
先度が一番高い場合には、アンドゲート６２１オアゲ−
）６３ｆｆｉ通して起動バス５５の占有許可信号６４が
出る。従って、このプロセッサは次のタイムスロットで
、起動バス５５に対して情報の転送が可能である。また
、この際プロセッサからインタロック要求信号６５が出
されていると、アンドゲート６８を介してＪ−にフリッ
プフロップ６６がセットされ、インタロック信号５４が
出力される。このインタロック信号５４は、インタロッ
ク解除信号６７が出されるまで、出方されておシ、この
間このプロセッサは起動バス５５を占有し次ままとなる
。次に、他のプロセッサからインタロック信号５４が出
されている場合には、アンドゲート６２で優先判定回路
６１の出力が禁止されるので、起動バス占有許可信号６
４が出ないため、起動バス５５が使用できず、従ってメ
モリ起動も出来ない。

次にＭＣＵ１２について説明する。

ＭＣＵ１２は５通常のメモリアクセスの処理の他、仮想
アドレスから物理アドレスへのアドレス変換や、グロテ
クションのチェックヲ行う。

また、各プロセッサ間で共通に使用され、高いスループ
ットが要求されるため、リード処理とライト処理は、第
８図囚、［Ｆ］）に示すように、いくつかのステージ■
〜■又は■′〜■′に分がれており、複数個のアクセス
を第８図（０に示すようにオーバラップさせて処理出来
るようになっている。

第９図は、ＭＣＵ１２の構成の一例を示したものである
が、第８図■′、■に示した各処理ステージでは次のよ
うな動作を行う。

■：リード処理ステージの動作 ■　共通バス５０からリード起動受信 起動バス５５上の仮想アドレス（ＶＡ）。

アクセスの種類（ＦＵＮ）、アクセスキー（ＡＫＥＹ）
ｋ共通バス受信用レジスタ７１に取込む。

■　アドレス変換とグロテクションチェックアドレス変
換装置７５によシ、仮想アドレス（ＶＡ）で示されるペ
ージが、主メモリ１０にあるか否かの判定を行い、ある
場合には物理アドレス（ＰＡ）に変換する。ない場合は
、いわゆるページフォールトとなる。

また、この時プロテクションチェック回路７６で、゛そ
のアクセスが許可されているものか否かの判定を行う。

このアドレス変換装置７５とプロテクンヨンチェック回
路７６については、後で詳細に述べる。

これらのプロテクションチェックの結果と、ページフォ
ールト情報は、他のエラー情報と共にリターンコード（
Ｒ，Ｃ）として、アクセスの種類（ＦＵＮＣ）や物理ア
ドレス（ＰＡ）と共にアクセスレジスタ７２にセットさ
れる。

■　メモリリード起動 アクセスレジスタ７２にあるアクセスにエラーやページ
フォールドが発生していない場合には、メモリコントロ
ーラ７７が、アクセスレジスタ７２上の物理アドレス（
ＰＡ）で、主メモリ１０にメモリ起動１５１をかけ、主
メモリ１０がその起動を受取ったら、アクセスの種類（
ＦＵＮＣ）とリターンコード（ＲＣ）を一時記憶レジス
タフ３へ移す。

また、アクセスレジスタ７２にあるアクセスが、既にエ
ラーやページフォールトの発生を示している場合には、
メモリ起動をせず、前記の情報を一時記憶レジスタフ３
へ移す。

■　リードデータ受信とデータ、応答バス占有要求 主メモリ１０からメモリバス１１を介してリードデータ
１５４を受取ると共に、アクセスの種類（ＦＵＮＣ）と
リターンコート責Ｒ，Ｃ）を共通バス送出用レジスタ７
４へ移す。

一方、共通バス５０に対してはデータバス占有要求５２
と応答バス占有要求５３を出力する。

■　リードデータ、応答バス転送 ■の占有要求５２．５３が受付けられたら。

リードデータ（１５４）全バス１５５を介してデータバ
ス５６に転送し、また、終了信号とリターンコード（Ｒ
Ｃ）ｔ−バス１５６を介して応答バス５７に転送し、そ
れぞれアクセス元のプロセッサに返す。

■ニライト処理ステージの動作 ■′共通バス５０からライト起動受信 起動バス５５上の仮想アドレス（ＶＡ）。

アクセスの種類（ＦＵＮＣ）、アクセスキー＜ＡＫＥＹ
）及びチークバス５６上のライトデータ（ＷＤ）ｅ共通
バス受信用レジスタ７１に取込む。

■′　アドレス変換とプロテクションチェックライトデ
ータ（ＷＤ）’にアクセスレジスタ７２にモットするこ
とを除いて、リード処理ステージ囚の■と同じ御作をす
る。

■′　メモリライト起動 ライトデータ（ＷＤ）１５３を主メモリ１０に転送する
ことを除いて、リード処理ステージ■の■と同じである
。

■′応答パス占有要求 アクセスの種類（ＦＵＮＣ）とリターンコード（ＲＣ）
ｔ−共通バス送出用レジスタ７４へ移す。一方、共通バ
ス５０に対しては、応答バス占有要求５３を出力する。

■′応答バス転送 ■′の占有要求５３が受付けられたら、終了信号とリタ
ーンコード（ＲＣ）ｔ−バス１５６を介して応答バス５
７に転送し、アクセス元のプロセッサに返す。

以上の様に、リードとライトの処理は各ステージに分け
られており、異なるアクセスの処理の異なる番号のステ
ージは、第８図（Ｏに示す様に並行して処理可能である
。この図では、共通）くス５０から（イ）４Ｂｌｅリー
ド起動、←）４ＢＹｔｅ　ライト起動、（ハ）１６　Ｂ
ｙｔｅ　＋）−ド起動を、それぞれタイムスロツ）０，
１．２で受取って処理している。そしてタイムスロット
２の場合を見ると、（イ）のメモリボ−ド起動■と、（
ロ）のアドレス変換とプロテクションのチェック■′と
、（ハ）の共通バスからのリード起動受信■を並行して
行っている。ここで、（うの１６　Ｂ’／ｌｅリードは
（イ）の４ＢＹｔｅ、リードに比ヘテ、■〜■のステー
ジを４回繰り返シテイルカ、これは４Ｂｙｔｅｔ単位と
したメモリインタリーブを行っているためである。以下
、これについて説明する。

第１０図は主メモリ１０の構成の一例を示した図テアリ
、）モ＋）ボー）”＜ＭＢ）１４　（１４８〜１４ｄ）
は４ＢＹｔｅのデータ幅で構成され、各メモリボード１
４ａ、１４ｂ、１４Ｃ，１４ｄは４Ｂｙｔｅ単位に付加
されたアドレスの下位２ｂｉｔが００．０１，１０．１
１であるデータを持っている。そして１６Ｂｙｔｅのデ
ータは５４Ｂｙｔｅずつのデータがメモリボード１４ａ
、１４ｂ、１４Ｃ。

１４ｄ上にあるためｓ　　１６１３ｙ　ｔｅ　リードで
はメモリボード１４で競合をおこすこと無く、第８図（
０の様に連続してメモリボードを起動し、リードデータ
を読み出して来ることが可能となる。この様な１６　Ｂ
ｙｔｅ　リードは、主にキャッシュミス時にキャッシュ
メモリへデータを送るブロック転送に使用される。

■ユニット４３やＥユニット４４が命令キャッシュ４１
やデータキャッシュ４２をアクセスする場合は％　１６
　ＢＹｔｅよりもつと小さな単位（この例では４　ＢＹ
ｔｅとする。）で行うので、この１６Ｂｙｔｅ　リード
時には■ユニット４３やＥユニット４４が必要とした４
　ＢＹｔｅのデータが残シのデータよシ早く渡される様
に制御し、アクセス時間を短縮する。そしてこのために
は、第１θ図■の巻ごとくアドレスに応じて、ＭＣＵＩ
２から起動をかけるメモリボード１４の順番を変更すれ
ば良い。

次に、アドレス変換とプロテクションチェックについて
詳細に説明する。

第１１図は、第９図のアドレス変換装置７５を中心とし
て更に詳細に示した構成図であり、第１２図は、アドレ
ス変換の動作フローを示したものである。

仮想アドレスから物理アドレスへの変換テーブル１３０
は、そのメモリ容量が大きいので、主メモリ１０の一部
に置かれている。しかし、メモリアクセスが発生するた
びに、仮想アドレスを物理アドレスに変換するために、
主メモリ１０をアクセスしていてはオーバーヘッドが大
きくなるため、最近アクセスしたアドレス変換情報を格
納しておくＴＬＢＩＩＯがＭＣＵＩ２に設けられている
。

ＴＬＢ１’ＩＯには、アドレス変換テーブル１３０の内
、最近使用されたページの内容が格納されており、高速
にアドレス変換が行なえるようになっている。ＴＬＢＩ
　１０における各ページの内容は、有効ビット（Ｖ）１
１１．コネクト（Ｃ）ビット１１２、仮想アドレスの一
部（ＶＰＡ）１１３゜物理−アドレスの一部（ＰＰＡ）
１１４．実行プロテクションビット（ＢＰ）１１５およ
びストレージキー（５ＫＥＹ）１１６からなっている。

Ｖビット１１１とＣビット１１２は、該当ページの現在
の状態を示し、Ｖビット１１１が「０」の場合は、ＴＬ
ＢＩＩＯの該轟ページの内容が有効なデータでない（無
効）ことを示す。

■ビット１１１とＣビット１１２が共に「１」の場合は
、該当ページが、現在主メモリ１０と外部メモリ２０と
の間で転送されていること、すなワチ、ページング中で
あることを示し、Ｖビット１１１が「１」で、Ｃビット
１１２が「０」の場合は、該当ページが主メモリ１０に
あり、メモリアクセス可能なことを示している。

このように、ページング中である状態を付加しているの
は、ページングを行っているエリアをＦＣＰ２２からの
ページングアクセス以外のアクセスができないようにす
るためである。

本システムでは、仮想アドレスから物理アドレスへのア
ドレス変換’に、ＭＣＵＩ　２で、各プロセッサに共通
に行なわせているので、ＦＣＰ２２によりページングを
行なっているアクセスであっても、同じアドレス変換装
置７５を経由することになり、そのページング中のエリ
アを他のプロセッサがアクセスすることを許可すると、
データの破壊や喪失につながる。従って、上記した如く
、Ｖビット１１１とＣビット１１２が共にｒｉＪｉ示し
ている場合には、ＦＣＰ２２からのページングアクセス
のみ許可することにより、上記の不都合を解決している
のである。

次に仮想アドレスの一部（ＶＰＡ）１１３は。

ＴＬＢＩ　１０でアドレス変換を行う際に、該当する仮
想アドレス（ＶＡ）の変換対がＴＬＢＩＩＯに登録され
ているか否かをチェックするだめのものであり、また、
物理アドレスの一部（ＰＰＡ）１１４はＴＬＢＩ　１０
に変換対があった時に、物理アドレス（ＰＡ）’を作成
するためのものである。

仮想アドレス（ＶＡ）は、セグメントアドレス（８Ａ）
１２１．ページアドレス（ＰＡ）１２２゜ページ内アド
レス＜ＤＩＳｐ）１２ａからなり、上記の物理アドレス
の一部（ＰＰＡ）１１４は、ページ内アドレス（ＤＩＳ
Ｐ）１２３と連なって物理アドレス（ＰＡ）ｋ作る。

実行グロテクションビット１１５（ＥＰ）は、データに
対し誤まって命令読出し、実行することを防ぐためのも
のであり、プロテクションチェック回路７６でこのビッ
トが「１」のエリアに対して命令読出しすると実行プロ
テクトエラーとなる。

従って本構成例の様に、ＪＯＢＰ４０で命令キャッシュ
４１とデータキャッシュ４２が分れている場合には、命
令キャッシュ４１からのこのエリアに対するアクセスは
、全て実行プロテクトエラーとなる。

ストレージキー（５ＫＥＹ）１１６は、ライトプロテク
ションを行うためのもので、要求元プロセッサから伝送
されてきたアクセスキー（ＡＫＥＹ　）と共にプロテク
ションチェック回路７６により、ライトアクセスが許可
されるか、禁止されるかを調べられ、後者の場合はライ
トプロテクトエラーとなる。

アクゼスキ−（ＡＫＥＹ）は、この様に５ＫＥＹ１１６
との比較によるライトプロテクトエラーのチェックに使
う他、ＢＣＰ２２からのページンクアクセスか否かの情
報や、命令読出しであるか否かの情報を含んでおり、こ
れらのプロテクトチェックにも使用する。

次に、変換過程を、第１２図のフローチャートを参照し
て順次説明する。

メモリアクセスの種類は大きく次の２つに分けられる。

すなわち、 （１）一般のプロセッサによるメモリアクセス（２１Ｆ
　ＣＰ　２２によるページング時のメモリアクセス の２つであ゛る。このｔｌ）、＋２１のアクセスの区別
は、アクセスキーＡＫＢＹ上にあり、信号線１４０を経
由してアドレス変換コントローラ１２５に伝えられる。

まず、一般的な（１）の場合のメモリアクセスのアドレ
ス変換やアクセスの許可の判定について説明する。

あるプロセッサ（ＪＯＢＰ４０又はｌ０Ｐ３０）から出
力された仮想アドレスは、共通バス５０を経由してＭＣ
Ｕ１２内の共通バス受信用レジスタ７１内の仮想アドレ
スレジスタ１２０にセットされる。この仮想アドレスレ
ジスタ１２０にセットされた仮想アドレスは、セグメン
トアドレス（ＳＡ）１２１及びページアドレス（ＰＡ）
１２２の一部分１２０−２をアドレスとしてまずＴＬＢ
ＩＩＯをアクセスする。これにより読み出されたＴＬＢ
ｌｌｏのエントリのＶビット１１１およびＣビット１１
２は、アドレス変換コントローラ１２５に伝えられ、そ
のパターンにより、その後の処理が次の■〜■のように
３つに分かれる。

これは、第１２図のフローのステップ（ＦＯ５）に相当
している。

■　Ｖビット１１１＝Ｏ，、Ｃピッ）１１２＝Ｏ（７）
時 これは、第１２図で、「０．Ｏ」と表示したところであ
り、前述した如く％ＴＬＢＩＩＯの該当ページ（エンド
リンは無効であり、主メモリｌ。

上の変換テーブル１３０を読み出す（ＦＩＯ）。

この時、すなわち、ＴＬＢミス時の詳細な動作は後述す
る。

■　ｖビット１１１＝１．Ｃビット１１２＝１の時 第１２図で「Ｉ、ＩＪＯ時であるが、この時。

仮想アドレスの一部分１２０−１とＴＬＢＩＩＯの仮想
アドレスの一部分ＶＰＡＩ　１３’！ｒコンパレータ１
２４で比較した結果、一致し、ＴＩ、Ｂヒツト信号１４
１が出力されていれば（Ｆ２０５）、該当ページは現在
ページング中であることを示しているので、そのメモリ
アクセスを禁止し、アドレス変換コントローラ１２５よ
りミツ／フグページフォールト信号１４２を出力する（
Ｆ４５）。

ＴＬＢヒツト信号１４１が出力されていない時は、ＴＬ
Ｂミスであるので■と同様に、主メモリ１０上の変換テ
ーブル１３０を読み出す（ＦＩＯ）。

■　ｖビット１１１＝１．　Ｃピッ）　１１２＝（１）
第１２図で、ｒｌ、ＯＪの時であるが、まず、ＴＬＢヒ
ツト信号１４１がチェックされ、（Ｆ３０）出力されて
いない時は、プロテクションチェック回路７６からのプ
ロテクトエラー信号１４３をチェックし、・エラーが発
生していなければ、仮想アドレスレジスタ１２０のペー
ジ内アドレス部１２３とＴＬＢＩ　１０上の物理アドレ
スの一部１１４を連結して物理アドレスをセレクタ１２
８を介しアクセスレジスタ７２上に作成し、その物理ア
ドレスをメモリアドレスバス１５２に送り、主メモリ１
０をアクセスするためメモリコントローラ７７よりメモ
リ起動信号１５１を出力する（Ｆ’４０）。

次に（２）のＦＣＰ２２によるページング時のメモリア
クセスについて説明する。

ＦＣＰ２２よシ出力された仮想アドレスは、共通バス５
０を経由してＭＣＵ１２内の仮想アドレスレジスタ１２
０にセットされる。

この場合も％まずＴＬＢＩ　１０’にアクセスし、アク
セスしたＴＬＢＩ　１０のエントリのＶビット１１１及
びＣビット１１２のノくターンにより、先程と同様にそ
の後の処理が３つに分かれる。

■　ｖビット１１１＝０．Ｃビット１１２＝０の時 主メモリ１０の変換テーブル１３０の読み出しを行う（
ＦＩＯ）。

■　ｖビット１１１＝１．Ｃビット１１２−１の時 この時、ＴＬＢヒツト信号１４１がチェックされる（Ｆ
３０）。ＴＬＢヒットヲ示していれば、アクセスレジス
タ７２上で作成された物−環アドレスで主メモリ１０を
アクセスする（Ｆ４０）。

ＴＬＢヒツト信号が出ていない場合は、メモリ１０の変
換テーブル１３０を読み出す（ＦＩＯ）。

■　ｖビット−１，Ｃビット１１２＝０の時ＴＬＢヒツ
ト信号１４１がチェックされる（Ｆ２１５）。

ＴＬＢヒツト信号１４１が出ている時は、禁止区域をア
クセスしていることになるので、ＦＣＰ２２にエラーを
知らせる（Ｆ２２０）。

次に、ＴＬＢミスの場合の、主メモリ１０上の変換テー
ブル１３０を読み出す時の処理を説明する。

変換テーブル１３０は、テーブルに必要なメモリ容量を
減らすため、アドレス変換に必要な情報を有するページ
テーブル１３２と、そのページテーブル１３２．の先頭
アドレスを保持するセグメントテーブル１３１から成る
。ＴＬＢミス時には、まずセグメントテーブルの先頭ア
ドレスを保持するレジスタ１２６　（ＳＴＯＲ）の内容
と、仮想アドレスレジスタ１２０のセグメントアドレス
（ＳＡ）１２１をアダー１２７で加算して物理アドレス
を作り、それでセグメントテーブル１３１の該当する位
置の内容’ｔ　ＩＪ−ドデータバス１５５上に読み出し
て来る。このデータには、ページテーブル１３２の先頭
アドレスが保持されており、この値と、仮想アドレスレ
ジスタ１２０のページアドレス（ＰＡ）１２２をアダー
１２７で加算してアドレスを作シ１ページテーブル１３
２から変換に必要な情報を読み出す（ＦＩＯ）。

このページテーブル１３２には、Ｍビットの他、ＴＬＢ
Ｉ　１０内の、Ｖビット１１１と仮想アドレスの一部１
１３（ＶＰＡ）を除く情報を含んでおシ、このＭビット
とＣビットがリードデータバス１５５の一部１５５−１
を介してアドレス変換コントローラ１２５に入力され、
これらのビットパターンにより次の様な処理を取る。

■　Ｍビット−Ｏ，Ｃビット＝０の時 該当ページは主メモリ１０上に無く、外部メモリ２０上
にあることを示しており、このページのアクセス要求に
対してはミッシングページフォールト信号１４２を出し
て、該当プロセッサにページフォールトを知らせる（Ｆ
４５）。

■　Ｍビット−Ｏ，Ｃビット＝１の時 該当ビットは現在ページング中であることを示している
ので％ＦＣＰ２２以外のメモリアクセスに対してはその
メモリアクセスを禁止し、ミッシングページフォールト
信号１４２を出す（Ｆ４５）。

ＦＣＰ２２からのメモリアクセスの場合は、Ｔ’ＬＢ１
１０に登録してアクセスを行う（Ｆ２０）。

■　Ｍビット−ｉ、Ｃビット−０の時 読み出されたリードデータの一部１５５−２と仮想アド
レスの一部１２０−１．及びＶビット「１」がＴＬＢＩ
ＩＯに登録され（Ｆ２０）、Ｖ。

Ｃビットのチェックルーチンに戻る。

以上述べたように、アドレス変換装置７５は、各プロセ
ッサからの仮想アドレスによるメモリアクセスに対し、
仮想アドレスから物理アドレスへのアドレス変換を集中
して実施することが可能でアドレス変換の制御が単純と
なる。

また、ＦＣＰ２２からのアクセスと、他のプロセッサか
らのアクセスとの制御方式を変更することにより、ペー
ジング中のページに対する他のプロセッサからのアクセ
スを禁止することが可能で、説明する。

ページフォールト信号ｅ！求元プロセッサが受取った時
には、その時に実行していたタスクを中断し、要求した
アドレスを含むページを主メモリ　　゛１０にロードす
るために、ＦＣＰ２２に起動をかける。ＰＣＰ２２はこ
の起動を受けて、該当ページを読み出し、これが完了す
ると終了割込みを発生する。この時には必要なページは
主メモリ１０上にロールインされているために、前記中
断さｔまたタスクを再開する。このタスクが中断されて
いる間、当該プロセッサは他のタスクを実行する。

次に命令キャッシュ４１とデータキャッシュ４２につい
て説明する。第１３図は命令キャッシュ４１の構成例を
示した図である。主メモリ１０からコピーして来たデー
タがキャッシュデータ部８１−Ｉ上にあり、そのデータ
のアドレスがディレクトリイ８２−Ｉと無効化ディレク
トリイ８３−Ｉにあシ、またこれらが有効か否かを示す
情報が有効ビットレジスタ８４−■にある。ディレクト
リイ８２−■と無効化ディレクトリイ８３−Ｉの内容は
同じであり、性能を高めるだめ分けである。前者はＩユ
ニット４３がアクセスしたデータがキャッシュデータ部
８１−■にあるか否かのチェックに使用し、後者は他の
プロセッサが主メモリ１０に書込んだデータがキャッシ
ュデータ部８１−Ｉに取込まれている場合に、既にその
データは古くなっているので無効化しなければならない
（これを無効化処理と呼ぶ）が、そのためのチェックに
使用する。

次に、この命令キャッシュ４１の動作について説明する
。なお、命令キャッシュ４１はデータキャッシュ４２と
は異なり、ライトアクセスは処理しない。

第１４図はリードアクセスのキャッシュミス時のフロー
、第１５図は無効化処理のフローを示している。

（１）　　リードアクセス（第１４図参照）■　エユニ
ット４３から起動信号９１−Ｉが来たら、仮想アドレス
９２−Ｈの一部、ここではビット（１８−２７）でディ
レクトリイ８２−■と有効ピットレジスタ８４−’Ｉの
内容を読み出し、ディレクトリイ８２−Ｈの内容と仮想
アドレス９２−■のビット（０−１７＞をコンパレータ
１６〇−■で一致チェックを行い、またその内容ヲハリ
テイチェツカー１６１−Ｉでチェックする。そしてコン
パレータ１６０−Ｉが一致を示し、パリティエラーが発
生してなく、かつ有効ピットレジスタ８４−■が有効で
あることを示しているならば、ゲート１６９−Ｉ’！ｒ
介してキャツシュヒツト信号１７０−　Ｉ　カ命令キャ
ッシュコントローラ１６２−Ｉに出され、命令キャッシ
ュコントローラ１６２−■は、仮想アドレスのビット（
１８−２９）でアクセスされたキャッシュデータ部８１
−Ｉの内容を、リードデータバス９４−■に乗せると共
に、■ユニット４３に対して終了信号９３−Ｉ’に返す
。

■　キャッ／ユミスの場合は、命令キャッシュコントロ
ーラ１６２−Ｉは、°起動ノ（ス占有要求５１を出す。

■　占有要求５１が許可されたら、ゲート８５−１５−
開き、起動バス５５に仮想アドレス（ＶＡ）。

アクセスの種類（ＦＵＮＣ）、アクセスキー＜ＡＫＥＹ
）を転送する。なお、このアクセスキー（ＡＫＥＹ）に
は命令読み出しであることを付加する。

■　セット信号１７２−工により、仮　アドレスのとッ
ト（Ｏ〜１７）をディレクトリイ８２−Ｉ。

無効化ディレクトリイ８３−Ｉへ書き込み、有効ピット
レジスタ８４−Ｉｅ上セツトる。本処理をこの時点で行
う理由は後で述べる。

■　ＭＣＵ１２からデータバス５６を介して、リードデ
ータ・（ＲＤ）が、また応答バス５７を介して終了信号
とリターンコード（アクセス中に発生したエラー及びペ
ージフォールトの情報）（ＲＣ）が送られてきたらレジ
スタ８６−２にラッチする。

ＭＣＵ１２の説明でも述べたように、最初に送られて来
たデータは、■ユニット４３がアクセスしたデータであ
るので、リターンコード（ＲＣ）が次の（１）〜（３）
の状態を示している時（第１４図（５）に示す条件（イ
）成立時、）は、■ユニット４３に終了信号９３−Ｉと
リードデータ９４−■とリターンコード９５−Ｉを返す
。

（１）　　Ｎｏ　Ｅｒｒｏｒ　（エラーが発生してない
時）（２１Ｐａｇｅ　Ｆａｕｌ寥（ページフォールトが
発生した時、） （３１Ｓｏｆ　ｔ　Ｅｒｒｏｒ　（ソフトによるエラー
、例えばプロテクションエラーが発生した時、）また、
）（ａｒｄ　Ｂｒｒｏｒ　（ハードが原因のエラー）の
場合は、再度主メモリ１０をアクセスすることによって
、救える場合が多いので、−リトライを行う。

この為、上記の信号を返さないが、リトライ回数が規定
回数を越えた場合、すなわち、ＩＪ　）ライオ−バーの
場合には、エラー報告を行うために、上記の信号を返す
。そして、主メモリ１０から読み出して来たり−ドデー
タをキャッシュデータ部５ｌ−ｒに書き込む。

■、■、■　ＭＣＵ１２から送られてくる残りのリード
データをキャッシュデータ部８１−■に１込む。■のス
テージで既にエユニット４３に対しては終了信号９３−
■を戻しであるので、この間。

■ユニット４３は別な動作が可能である。■の段階では
これに加えて、■〜■のステージでエラーやページフォ
ールトが発生したかをチェックし、発生してない場合に
は命令キャッシュ４１の動作を止める。

■　エラーやページフォールトが発生している場合には
、■のステージでセットした有効ビットレジスタ８４−
■に対し、命令キャッシュコントローラ１６２−Ｉより
有効ビットクリア信号１７１−Ｉｋ出して、クリアしキ
ャッンユデータ部８１−■の該当データを使用出来ない
様にする。また。

■のステージでＨａｒｄ　ＥｒｒＯｒ’ｒ起こし且つリ
トライオーバしてない場合には（第１４図■に示す条件
（７）成立）、リトライを行うため■のステージに飛ぶ
。

以上がリードアクセスの処理手順であるが、先程述べた
様にキャッシュ（命令、データキャッシュ共）では、い
わゆる無効化処理が必要となる。

以下、その手順を説明する。

（２）無効化処理（第１５図参照） ■　起動バス５５転送中の仮想アドレス（ＶＡ）とアク
セスの種類（ＦＵＮＣ）ｉ毎回レジスタ８７に取込む。

■　上記仮想アドレスのピッ）（１８−２７）で、無効
化ディレクトリイ８３−Ｉ、の内容を読出し、無効化す
る必要があるか否か全無効化判定回路１６５−Ｉでチェ
ックすると共に、そのアドレスのビット（１８−２７）
をレジスタ８８−Ｈにセットする。

■　そして無効化が必要な場合は、レジスタ８８−■の
アドレスで該当の有効ピッ）８４−Ｉ’ｔクリアする。

このため無効化判定回路１．６５−　’Ｉから有効ビッ
トクリア信号１７１−１出す。

次に無効化が必要な場合を詳細に説明する。まず、無効
化は、起動バス５５から取込んだアクセスの種類（ＦＵ
ＮＣ）がライトアクセスを示し、それが他からのもので
ある時行う。そして、次に示す条件のいずれかを満たし
た時に無効化を行う。

（ａ）　　レジスタ８７−Ｉのアドレスのピッ）（１８
−２７）で無効果ディレクトソイ８３−１読出し、その
内容とアドレスのビット（０−１７）ｉコンパレータ１
６３−Ｉで比較し、一致した時。

（ｂ）　　無効化ディレクトリイ８３−Ｉ’を読出した
際に、パリティチェッカ１６４−Ｉでパリティエラーが
検出された時。

（Ｃ）　　無効化ディレクトリイ８３−ＩをＪＯＢＰＪ
内で使用している時（■にチェックが出来ないため）。

以上無効化処理について述べたが１次に（１）のリード
アクセスの■ステージでディレクトソイ８２−Ｉ、無効
化ディレクトリイ８３−Ｉヘアドレスを書込み、有効ピ
ットレジスタ８４−Ｉ全セットしなければならない理由
を明らかにする。

第１６図はリードアクセスがキャップユミスになり、主
メモリ１０をリードに行く場合と、主メモリ１０に対し
て他からライトアクセスが行われた場合のキャッシュの
無効化処理が競合した時に、各部分がどの様に使用され
るかをタイムチャートで示している。無効化処理につい
ては斜線で示してあり、それぞれタイムスロット１と３
で起動バス５５．データバス５６を転送中のライトアク
セスに対して、タイムスロット２と４で無効化ディレク
トリイ８３−■のチェックを行い、タイムスロット３と
５の前半で有効ピットレジスタ８４−Ｉをクリアし無効
化している。一方、キャッシュミスとなったリードアク
セスは、タイムスロット２で起動バス５５にアドレスを
転送しているので。

主メモリ１０へのアクセスの順番としては、タイムスロ
ット１で起動バス５５を転送中のライトアクセスより後
で、タイムスロット３で起動バス５５を転送中のライト
アクセスより前となる。従って、キャッシュと主７モリ
１０のデータの一致を保つためには、ライトアクセスが
無効化ディレクトソイ８３−Ｉｅチエツクするタイムス
ロット２と４の間で、キャッシュミスを起こしたリード
アクセスのアドレスを無効化ディレクトリイ８３−Ｉに
書込まなければならないし、またチェックの結果、有効
ピットレジスタ８４−Ｉ’ｉ無効化するタイムスロット
３と５の間で、有効ピットレジスタ８４−ｉセットする
必要がある。これらの制御が必要な理由は、主メモリ１
０で複数のメモリアクセスを同時に処理しているからで
ある。

なお本構成例では、アドレス情報を２ケ所、すなわちデ
ィレクトリイ８２−Ｉと無効化ディレクトリイ８３−Ｉ
に持っているため、無効化ブイレフ）　ＩＪイ８３−Ｈ
の方しか上記の制約を受けないが、ディレクトリイを１
ケ所に持つ場合は、当然上記の制約を受ける。

次にデータキャッシュ４２について説明する。

第１７図はデータキャッシュ４２の構成例を示した図で
あり、無効化処理の回路１８０−Ｄは命令キャッシュ４
１と同じであるため省略しである。

尚第１３図と第１７図で、サフィックスが違うだけのも
のは相当物である。第１３図の命令キャッシュではサフ
ィックスに■、第１７図のデータキャッシュではサフィ
ックスにＤｋ使用している。

命令キャッシュ４１との大きな違いは、ライトアクセス
をサポートしなければならない点であり、このライトア
クセス時間を短縮するために共通バス送出用のバッファ
８９−Ｄ’ｅ設け、ライト時には仮想アドレス９２−Ｄ
、ライトデータ９５−Ｄ。

制御情報９６−Ｄをこのバッファ８９−Ｄにセットした
だけで、終了信号９３−ＤｅＥユニット４４に返し、Ｅ
ユニット４４が次の処理を出来る様に制御している。

次に、このデータキャッシュ４２の動作について説明す
る。但し、リードアクセスの処理は命令キャッシュ４１
と同じであるので省略する。

（３）　　ライトアクセス（第１８図参照）■　Ｅユニ
ット４４から起動信号９１−Ｄが来たら、仮想アドレス
９２−Ｄ、ライトデータ９５−り、制御情報９６−Ｄ（
アクセスの種類、アクセスキー等）を共通バス送出用バ
ッファ８９−Ｄにセットし、Ｅユニット４４に対して終
了信号９３−Ｄ’（ｒ返す。この際、ディレクトリイ８
２−Ｄと有効ピットレジスタ８４−Ｄｅチェックしキャ
ツシュヒツト（信号１７０−Ｄが出てる）ならば。

キャラツユデータ部８１の仮想アドレスのビット（１８
−２７）で示される位置にデータを書込む。

■　データキャッシュコントローラ１６２−Ｄより起動
バス占有要求５１．データノ（ス占有要求５２を出す。

■　両方の占有要求が許可されたら、ゲート８５−Ｄｔ
−開き起動バス５５に仮想アドレス（ＶＡ）。

アクセスの種類（ＦＵＮＣ）、アクセスキー（ＡＫＥＹ
）を転送し、データバス５６にはライトデータを転送す
る。

■　ＭＣＵ１２から応答バス５７を通して終了信号とリ
ターンコードが送られてきたらレジスタ８６−Ｄにラッ
チする。そしてリターンコードをチェックし、エラーや
ページフォールトを起こしてない時には共通バス送出用
バッファ８９−Ｄからそのアク、セスを取り除き、処理
を終了する。一方、第１４図（５）に示したに）の条件
、すなわち１（ａｒｄ　Ｅｒｒｏｒが発生しかつリトラ
イオーバしてない時には、リトライを行うため■のステ
ージに飛ぶ。

■　上記以外の場合には、共通バス送出用バッファ８９
−Ｄのアドレスで有効ピットレジスタ２４−Ｄｅクリア
すると共に、Ｅユニット４４に対してエラー、ページフ
ォールトの発生を報告する。

有効ピットレジスタ８４−Ｉｌｌクリアする理由は。

例えばプロテクションエラーの場合は１．書込んではな
らないキャッシュデータ部８１−Ｄのデータに対して、
既に■のステージで書込みを行っているためである。

尚データキャッシュ４２から主メモリ１０にうイト起動
したアドレスも起動バス５５からデータキャッシュのレ
ジスタ８７−ＤＣ無効化処理の回路１８０−Ｄに含まれ
ている）にセットされるが、それに対しては、自分自身
が出したものであるからデータキャッシュコントローラ
１６２−Ｄより無効化処理の回路１８０−Ｄに対して信
号１７３−、Ｄを送り無効化を行なわない様に制御する
。命令キャッシュ４１はライトアクセスは行なわないの
で、この信号１７３−Ｄに相当するものはない。

以上詳細に説明したように、本発明によれば、高スルー
プツトのアドレス変換装置を有するメモリコントローラ
を提供でき、これによりアドレス変換装置を共有するマ
ルチプロセッサ構成のボトルネックを解消したデータ処
理装置が提供できる。

【図面の簡単な説明】 第１図は本発明が適用されるデータ処理装置の全体構成
を示した図、第２図は第１図の共通バスの構成例を示し
た図、第３図はアクセスごとに共通バスのどの部分を使
用するかを示した図、第４図は共通バスの使用例を示す
図、第５図は共通バスの占有制御の様子を示した図、第
６図はインタロック信号が出ている時の共通バスの占有
制御の様子を示した図、第７図は占有制御回路の構成例
を示した図、第８図（イ）〜（０はＭＣＵでの処理フロ
ーの例及びＭＣＵで複数のアクセスをオーバラップさせ
て処理していることを示した図、第９図はＭＣＵの構成
例全示した図、第１０図囚、（Ｂ）はメモリボードの構
成例及び１６　ＢＹｔｅ　＋）−ド時のデータ返送の順
番を示した図、第１１図はＴ　Ｌ　Ｂによるアドレス変
換装置全示した図、第１２図はアドレス変換のフローを
示した図、第１３図は命令キャッシュの構成例を示した
図、第１４図はキャッシュ−のリードアクセス時の処理
フローの説明図、第１５図はキャッシュ無効化の処理フ
ローの説明図、第１６図はキャッシュ各部分の使用タイ
ミングの例を示した図、第１７図はデータキャッシュの
構成例を示した図、第１８図はライトアクセスの処理フ
ローの説明図である。 １０・・・主記憶装置、１２・・・メモリアクセスコン
トローラ、５０・・・共通バス、７５・・・アドレス変
換装置。 ′＄＋　　１２］ ギ　２　図 ネ　３　図 茶　５　図 タイムスロ・／Ｆ ４Ｃ乙　　　図 り４′ムスロ・ント ￥　７　図 竿　　δ　図 （ｃ） （イ）４１１ｙｔｔｚソーＦ”　　（Ｚ）　　　　　　
　　　　　　＠］二ζΣ］（ロ）４ＥｙυフィＩ−［３
Σ］コ医［Ｊコシ了ｎ万＝［（Σ］第　９　図 竿　／θ　Ｕ （Ａ） Ｌ　　　　　　　　Ｊ 千　／θ　ｍ （８） 均テζ　ノ／　ｔ？７ 第　　７２　　図 竿　／３　図 リートアク七ス（キャソラエ３ズフ 竿　１５　　／Ｄ 多　／ろ　図 タイムスロ・／ト チ′二ｑノぐＺ　（３こ６）　　　　　上ピン−３２】
つ　　　　　　　　【≦ご≦１＝】＝コ’、ｌ、　　ｔ
’ｙ　　図 一一走７）ワー°拳本７−リｉツー１−丁一−ジイト　
　　　穀アト“Ｌス、　　　　　　　　　　　イ参夛　
　イ畠！　コート　　テ゛−タ　　　　　　テーク　　
、１ンｑ２−Ｄ　　　　　　　　　　　　　　　　’？
／−Ｄ　　　　　　　　　　　　　　　　ｆ４−ρ　　
　　　　　ヲ５−ｊり♂Ｉ− １−Ｄ イｌ　　　　　　　　Ｖ　ｕ　　　　　　　　　　　　
′デ°゛ １−　（ １し− １１、− １」 一４゛１　　　　　　　　　、−↓］ニー・″悌り−７
ゝ１°− ・ψも ／りρ−Ｄ −”　、Ｒｔ） ｔ【パ入　　　　　　　　　　　　　　　　　　　−デ
′−タバ又　　　　　　　　　　　−−−−−−−−王
−ニー応答バ・ス　：　　　　　　　　　　　　　　　
　　　’　”””　−’−Ｆｌ−’：　　　　　’−ｙ
ｏｒｙｙｅ。 第１頁の続き ０発　明　者　井手寿之 日立重大みか町５丁目２番１号 株式会社日立製作所犬みか工場 内 ■出　願　人　日立エンジニアリング株式会社日立市幸
町３丁目２番１号

Claims (1)

1. 【特許請求の範囲】 １、複数のプロセッサに共通に使用されるアドレス変換
   装置を、主記憶装置に接続されたメモリコン、上ローラ
   に設けた仮想記憶方式のデータ処理装置において、該メ
   モリコントローラは、各プロセッサから転送された仮想
   アドレスをラッチする第１のレジスタと、アドレス変換
   された物理アドレスをセットする第２のレジスタを有し
   、該第１のレジスタに仮想アドレスをラッチすることと
   、第１のレジスタの内容をアドレス変換して第２のレジ
   スタにセットすることと、第２のレジスタの内容をアド
   レスとして主記憶装置に起動をかけることを順次並行し
   て行うようにしたことを特徴とするデータ処理装置。 ２、複数のプロセッサとメモリコントローラは共通パス
   で接続され、各プロセッサは、主記憶装置に対してメモ
   リアクセスを行う場合、仮想アドレスを転送するサイク
   ルと、読み出したデータを受取るサイクルのみ該共通パ
   スを使用するようにした特許請求の範囲第１項記載のデ
   ータ処理装置。