JPH02214937A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、主記憶装置へのアクセスの必要性により、遅
延をもたらす命令を、キャッシュ内で実行するための論
理回路を含む、キャッシュ記憶装置をもつ計算システム
に関する。

詳しくは、本発明は、データを記憶装置からシステムの
実行装置へ移動したり、記憶装置へ戻したりすることな
く、キャッシュ自体の内部にある専用論理回路が、キャ
ッシュ記憶装置内の独立したＡＬＵでＩＢＭシステム／
３７０記憶装置即時命令及び記憶装置間命令を実行する
働きをする、専用キャッシュ記憶システムに関する。

Ｂ、従来の技術 パイプライン式のプロセッサ編成は、従来システムより
優れたはっきりした利点をもっことが認められている。

同様に、高速キャッシュ記憶システムを使用してプロセ
ッサの速度とメモリ・サイクル回数をよりよく適合させ
ることは、計算システムの性能を向上させるために有効
であった。その後の発展で、パイプライン式プロセッサ
・システムにキャッシュ記憶装置が組み込まれ、−層性
能が向上した。従来のキャッシュ記憶システムでは、デ
ータを記憶装置から実行装置へ移動したり、記憶装置へ
戻したりしなければならないために、あるタイプのＩＢ
Ｍシステム／３７０　３７０−ＸＡ命令を実行するとき
、しばしばより多くのサイクルを要する。このような動
作は、その後のキャッシュを用いる動作量で共通のデー
タまたはデータ・パスあるいはその両方を使用する場合
、干渉を受けることがある。たとえば、従来システムで
は、記憶装置即時命令の場合には、データをキャッシュ
から取り出さなければならず、動作を実行するのに取出
し動作を待つ必要がある。動作が実行され、結果がキャ
ッシュに記憶される。

キャッシュ内でデータの取出し及び記憶を行なうために
１本の共通双方向データ・パスを使用する場合、遅延が
さらに大きくなることがある。実行装置における従来の
実行及び本発明によるキャッシュ内実行のサイクル・ダ
イヤグラムは以下の表のようになる。

表１．従来の実行 表２．キャッシュ内の実行 従来の実行法で記憶装置即時命令に対してリストされた
動作は、記憶装置間命令でも必要である。

そのような動作の実行は、パイプライン化されていると
きでも、多数のサイクルに拡張できることがわかる。と
いうのは、各種の動作を実行するために各種のハードウ
ェア装置間でデータを移動しなければならないからであ
る。取出しの際は、キャッユ・データ・アレイ及びアド
レス・アレイ（ディレクトリ）を同じサイクルで使用す
る必要があり、一方、記憶の際は、キャッシュ・データ
・アレイ内に結果を記憶する前回のサイクルでキャッシ
ュ・アドレス・アレイにアクセスする必要があるため、
キャッシュ資源の争奪が行なわれる。

米国特許第４４３７１４９号は、データ用及び命令用に
分離したキャッシュ・メモリを利用した７’−夕処理シ
ステムを示している。このシステムは、主メモリから命
令キャッシュへのパス上にある命令復号手段を含み、こ
の命令復号手段は、命令を少なくとも部分的に復号し、
復号の結果を命令キャッシュ内に記憶する。このシステ
ムは、キャッシュ内にあるデータに対して命令を実行す
る機能はない。

米国特許第４４７１４３２号に開示されたパイプライン
式プロセッサでは、命令は実行前に調べられ、実行のた
めに適当なプロセッサへ送られる。

その中で命令が実行されるというキャッシュは開示され
ていない。

米国特許第４５１６２０３号は、特殊コードを使用して
キャッシュ化可能なデータ項目を指定するキャッシュ・
システムを記載している。その中で命令が実行されると
いうキャッシュは開示されていない。

米国特許第４７３４８５２号に所載のシステムは、レジ
スタ・ファイルを組み込んでおり、プロセッサ・アクセ
ス及び記憶装置アクセスがオーバーラツプしていて、命
令実行と並行して記憶装置へのデータ参照が可能である
。レジスタ・ファイルに対するロード及び記憶は、プロ
グラムがまだロードされていないデータの使用を必要と
する場合は、部分的に実行されるか、または中断される
。このステムは、キャッシュ内での命令の実行を開示し
ていない。

米国特許第４７４７０４４号は、主記憶装置に含まれて
いるマイクロコードによって高水準命令が直接実行され
るシステムを記載している。その中で命令が実行される
というキャッシュ・システムは開示されていない。

米国特許第４７５０１１２号のパイプライン式計算シス
テムは、マイクロコード制御の命令実行装置と共に使用
される命令パイプライン及び実行パイプラインをもつパ
イプライン式プロセッサに関する。その中で命令が実行
できるキャッシュ・システムは開示されていない。

米国特許第４７７５９３（３号では、命令実行の進行を
妨げずに、書込み要求を待ち行列に入れることができる
、２サイクル・メモリが開示されている。プロセッサは
、書込み待ち行列から取出しを行なうことができる。キ
ャッシュ記憶装置内での命令実行は開示されていない。

ＩＢＭ　テクニカル・デイクスクロージャ・プルテン、
Ｖｏｌ、２Ｂ、Ｎｏ、９　（１９８４年２月）、１）１
）、４８８７〜４６６８所載のＪ、１１．ポメレーン（
Ｐｏｍｅｒｅｎｅ）、Ｔ、Ｒ，プザク（Ｐｕｚａｋ）　
、ＲｌＥ、レヒトシャ’／フェン（Ｒｅｃｈｔｓｃｈａ
ｆｆｅｎ　）及びＦ。

Ｊ、スバラチオ（Ｓｐａｒａｃｉｏ）の論文「マルチサ
イクル命令の１プロセツサ・サイクルでの効率的実行（
Ｅｆｆｅｃｔｉｖｅ　Ｅｘｅｃｕｔｉｏｎ　ｏｆ　Ｍｕ
ｌｔｉｃｙｃｌｅＩｎｓｔｒｕｃｔｉｏｎ　ｉｎ　Ｏｎ
ｅ　Ｐｒｏｃｅｓｓｏｒ　Ｃｙｃｌｅ）　Ｊは１キヤツ
シユ内の汎用レジスタのコピーを妥当性検査するために
使用される、複数記憶命令を１プロセツサ・サイクルに
減らすキャッシュ・システムを記載している。このシス
テムは、キャッシュ装置内での命令の実行を開示してい
ない。

従来技術で知られているどのシステムも、ＩＢＭシステ
ム／３７０記憶装置即時命令タイプ及び記憶装置間命令
タイプの命令に不可欠な、論理演算を実行するために、
キャッシュに含まれるデータを実行装置ヘパスすること
が不要なものはない。

データを実行装置へ転送するのに時間を要するため、命
令を完了するための実行時間が延びる。また、システム
のパイプライン膜内で干渉が起こるため、別の問題がし
ばしば発生する。これらの問題は、パイプライン式プロ
セッサ編成内でのキャッシュ記憶システムの完全な利用
を妨げてきた。

Ｃ０発明の概要 本発明の目的は、パイプライン式プロセッサ編成をもつ
データ処理システム内で使用するための、改良されたキ
ャッシュ・システムを提供することである。

本発明のもう１つの目的は、あるタイプの記憶装置関連
命令を実行する除に、データを実行装置へ送る必要のな
いキャッシュ・システムを提供することである。

本発明の別の目的は、あるタイプの記憶装置関連命令を
キャッシュ内で実行するための論理を含む、キャッシュ
記憶装置システムを提供することである。

本発明の別の目的は、パイプライン式プロセッサの諸膜
内で干渉の起こる可能性を最小限にする、キャッシュ記
憶システムを提供することである。

本発明の別の目的は、あるタイプの記憶装置関連命令を
実行する際に、パイプライン式プロセ、ツサの実行装置
を使用する必要のない、キヤ・ソシュ記憶システムを提
供することである。

本発明の上記及びその他の目的は、データをシステムの
実行装置へ転送する必要がなく、限定された命令セット
を実行できるのに十分な論理を含む、キャッシュ記憶シ
ステムを使用することによって達成される。このキャッ
シュ論理は、キャッシュから実行装置へのデータの移動
を伴うＩＢＭシステム／３７０記憶装置間命令及び記憶
装置即時命令の実行を可能にし、それによって、システ
ムのパイプライン膜内で干渉が起こる可能性をなくし、
命令の実行に必要な時間を短縮する。所期の利点は、キ
ャッシュ・システム内のデータ・パスの性質から生ずる
。典型的なキャッシュ・システムでは、そのデータ・パ
スはシステムの残りの部分のデータ・パスよりも幅が広
い。これはもちろん、速度の点でシステムの性能を向上
させるためである。キャッシュ・システム内で全ての記
憶装置間命令及び記憶装置即時命令を完全に実行するこ
とにより、キャッシュ・システムのより幅広いデータ・
バスを利用して命令の完了に必要なサイクル数をさらに
削減することが可能になる。その結果、通常サイクル時
間の速さだけから期待される以上に、性能が向上する。

それらの命令は、命令取出し装置または実行装置のいず
れかで新しい命令コード（これは処理装置内で復号され
る）によって処理される。命令コードに基づいて、命令
（マイクロ命令）を制御するハードウェアのシステム（
シーケンス）が実行される。各記憶装置間命令及び記憶
装置即時命令ごとに、異なるマイクロ命令ストリームが
実行される。論理装置がこれらの命令を解釈して、その
演算を制御し、通常の取出し／記憶動作とは違って行動
作を実行するようキャッシュに知らせる。

Ｄ、実施例 ＩＢＭシステム／３７０記憶装置間命令は、２つのオペ
ランド（両方とも実記憶装置内に常駐する）に作用する
。本発明によるキャッシュ・バッファ記憶装置内で実行
される記憶装置間（ＳＳ）命令は、２つのカテゴリーに
分かれる。

すなわち、記憶フィールドをある場所から別の場所ヘコ
ピーするＳＳ命令を含むｍｏｖｅ“と、２つのオペラン
ドを取り出し、２つのオペランドを用いて論理演算を実
行し、そして結果を記憶装置に戻すことを要求する命令
であるである“ｌ。

ｇｉｃａｌ”である。オペランド１は、すべてのＳＳ命
令によって記憶される場所を示す宛先オペランド（ＤＳ
Ｔ）である。オペランド１は、論理命令を求めて取り出
されることもあり得る。オペランド２は、常に記憶装置
から取り出されるソース・オペランド（ＳＲＣ）である
。

好ましい実施例で使用されるキャッシュ・システムの編
成を、第２図及び第３図に示す。キャッシュは、６４バ
イト行をもつ８ウエイ・セット連想キャッシュであり、
キャッシュ行はインタリーブ式にアレイにロードされて
いる。第３図を参照すると、通常取出しは、すべての選
択されたキャッシュ・セットから同時に８バイトを読み
取るためにキャッシュ３０にアクセスし、所望のデータ
は、キャッシュ・ディレクトリ探索から識別されたキャ
ッシュ・セットに基づいて選択される。第３図に示すよ
うに、キャッシュ・データ・アレイとキャッシュ・ディ
レクトリは同じサイクルで探索されるので、取出し動作
は速い。線３１ｂ上のキャッシュ・ディレクトリ・ヒツ
トは、出力データ・バス３２ｂ上にデータを置くために
、取出しサイクルで希望するダブルワードを選択する。

記憶動作の場合には、キャッシュ・セットが、キャッシ
ュへの書込み（入力データ・バス３２ａ上で、幅１〜８
バイト幅）前に、線３１ａ上で識別されなければならな
い。書き込もうとするデータは、プロセッサの他のソー
スからデータ入力バス３２へ供給され、そこからキャッ
シュ３０へ書き込まれる。

キャッシュのインタリーブ式編成を、第４図に示す。こ
の編成は、ＳＳ命令の性能を向上させる行取山しコマン
ド及び行書込みコマンドをもたらす。この取出しコマン
ドは、ダブルワード・オペランド・アドレスを使って８
つのキャッシュ・セットすべてに並行にアクセスするの
で、最大６４バイトの情報に同時にアクセスすることが
でき、取出しバス４２ｂ上でキャッシュ内部レジスタが
それを使用できるようになる。６４バイト・キヤ・ソシ
ュ行のインタリーブ式編成により、キャッシュ・データ
・アレイにアクセスする前に、キャッシュ・セットがわ
かっている場合には、希望するキャッシュ行からの６４
バイトの情報が、各キャッシュ・セットを参照するキャ
ッシュ・アドレス・ビット２６〜２８の操作によって、
１回のキャッシュ・データ・アレイへのアクセスで取り
出すことができる。

通常、ダブルワードを選択するアドレス・ビット２６：
２８は、読取り時にキャッシュへ直接ゲートされる。キ
ャッシュ行は、１サイクルで６４バイトの書込み及び読
取りができるようにインタリーブされているので、行の
読取りによって、各キャッシュ・セット内の各行からの
ダブルワードを１つずつ含むすべてのキャッシュ・セッ
トが生成される。

表３ ＤＷｘ１′１　　ただし、 Ｘ＝キャッシュ行内のダブルワード 番号、 ｎ＝インタリーブされたキャッシュ・ セット番号） ８バイトのセット連想取出しでは、ＡＡ２Ｅ３：２８は
すべてのセットについて共通の値に等しい。

これは、各キャッシュ・セット内の各キャッシュ行内の
８バイト・データのダブルワード・アドレスである。真
のビットとして選択されたキャッシュ・セットは、ＡＡ
２６　：　２８に基づくインタリーブされたキャッシュ
・セットに対するアレイ位置をシフトすることを必要と
することがある。

各キャッシュ・セット内のインタリーブされた入力項目
のキャッシュ行（６４バイト）をすべて読み取るには、
下に示したダブルワード・アドレスを各キャッシュ・セ
ット・アレイへ送ることが必要である。

表４のキャッシュ・セット・アレイ欄は、表３で水平に
リストしたセットに対応する。それは、サブシステム内
でアドレスされる物理アレイを表す。次の表の水平方向
のスケールは、行アクセスに対するインタリーブされた
キャッシュ・セットを表す。

表４ キャッシュ セット　　　０　　　　　　１２３４５８？アレイ２６
：２８　２６：２８　２６：２８　２６：２８２６：２
８　２６：２８　２６：２８　２６：２８５　　　１０
１　　　Ｚｏｏ　　０１１　　０１０　００１　　００
０　　１１１　　１１０プロセッサ行へのＤＷＯデータ
は、そのデータを多重化する方法が、内部レジスタへの
６４バイト取出しとは異なる。前者の場合には、欲しい
データはダブルワードだけであり、すべてのキャッシュ
・セットは、同じＡＡ２８：２８から読み取られ、最終
選択はキャッシュ読取り後に行なわれる。行アクセスで
は、キャッシュ・セットは既知であり、各キャッシュ・
セットへのＡＡ２Ｅ３：２８は、キャッシュ行全体がイ
ンタリーブされたキャッシュ・セットから読み取れるよ
うに変更される。

同様に、キャッシュ内部レジスタとキャッシュ３０の書
込み入力をつなぐ記憶バス４２ａを使って、バイト記憶
フラグの制御下で、１回のキャッシュ・データ・アレイ
・アクセスの間に１〜６４バイトを１つのキャッシュ行
に記憶することができる。

第３図及び第４図は主として機能的なものであり、ｚ（
Ｘ３２ａ１３２ｂ１４２ａ１４２ｂで表した線は、第１
図のハードウェアの記述がら明らがなように、実際には
キャッシュ書込みバッファ及びキャッシュ読取りバッフ
ァの一部として実施されることを認識されたい。

本発明の好ましい実施例を実施するためのハードウェア
は、前記の機能特性をもつ８ウエイ・セット連想キャッ
シュ３０を含む。ソース・オペランド・アドレス・レジ
スタ（ＳＲＣＡＤＤＲ）１０１及び宛先オペランド・ア
ドレス・レジスタ（ＤＳＴ　ＡＤＤＲ）１２１はそれぞ
れ、ソース・オペランド及び宛先オペランドの記憶位置
のアト＝　１８− レス値を保持する。ソース・オペランド・フィールド長
レジスタ（ＳＲＣＦＬ）１０２及び宛先オペランド・フ
ィールド長レジスタ（ＤＳＴＦＬ）１２２はそれぞれ、
ソース・オペランド及び宛先オペランドに対するフィー
ルド長の値を含んでいる。初期行境界位置合せ値（ＳＲ
ＣＡＬ）及び（ＤＳＴＡＬ）は、当該のアドレス・レジ
スタ５ＲＣＡＤＤＲまたはＤＳＴ　ＡＤＤＲのアドレス
・ビット２８：３１の２の補数をとることによって生成
される。これらは、そのオペランドに対する初期アクセ
スの一部としてのみ使用され、それらを維持するための
ラッチは必要としない。キャッシュ記憶装置内にある減
算回路１３１は、キャッシュ行（６４バイト）境界内の
ソース・オペランドと宛先オペランドの開始アドレスの
位置合せの差、すなわちモジューロ６４の差を計算する
ために使用される。この差は、ＢＳＡレジスタ１３２に
ラッチされ、出力線１３２ａを経て６４バイト・シフタ
１３４へ供給される。シフタ１３４は次に、すべてのソ
ース・オペランド・行取出しに際して、ソース・データ
を宛先アドレスと位置合せさせる。

減算回路１３１によって生成される開始アドレス差はま
た、ソース・オペランド・バッファ・ロード・フラグ論
理回路（ＳＢＬＦ）１３５によって、命令の全実行中に
使用する命令の開始点でのソース・オペランド・バッフ
ァ・ロード・フラグを生成するために使用される。

ソース・オペランド・バッファＡ１３６及びソース・オ
ペランド・バッファＢ１３７はともに、６４バイト長で
あり、したがって６４バイト・シフタ１３４からのソー
ス・データのフィールド全体を収容できる。ソース・オ
ペランド・バッファＢ１３７はシフタ１３４の出力から
だけロードされるが、ソース・オペランド・バッファＡ
１３６は、シフタ１３４の出力、またはバッファ１３７
のいずれかからもロードされる。バッファ１３６ヘロー
ドされるデータのソースは、論理回路１３５で生成され
、記憶されたバッファ・ロード・フラグに従って制御さ
れる。

ＢＳＡレジスタ１３２に記憶された開始アドレス差はま
た、キャッシュ行内のソース・オペランドと宛先オペラ
ンドの開始アドレスの相対的位置合せを識別する。この
情報は、取出し要求の適切な順序付けを行なうのに使用
される。たとえば、宛先オペランドがソース・オペラン
ドより、モジューロ６４だけ左から始まる場合、第１の
宛先行記憶要求を満たすのに十分なデータにアクセスす
るのに、２回のソース・オペランド取出しが必要である
。宛先オペランドがソース・オペランドの右から始まる
場合は、その要求を満たすのに十分なデータを供給する
のに、１回のソース・オペランド取出しが、最初に必要
となるだけである。

宛先オペランドのアドレス及びその関連フィールド長は
、バイト記憶フラグ論理回路１４０が宛先バイト記憶フ
ラグ（ＤＳＴＳＴＢＦ）を生成するために使用する。宛
先バイト記憶フラグは、各宛先オペランド行記憶コマン
ド上に実際に記憶されたデータ・バイトを制御するため
に使用される。

バイト記憶フラグ論理回路１４０からの線１４０ａ上の
出力信号は、キャッシュ書込みバッファ１５０とキャッ
シュ３０との間のゲーティング回路１５１に沿って進む
。バイト記憶フラグはまた、状態を設定する条件コード
をプロセッサに戻すために、どのバイトが検査されてい
るかを判定する。

宛先バイト記憶フラグは、数通りの方式で生成される。

最初の記憶動作では、記憶されるバイトは、ＤＳＴＦＬ
がはじめにＤＳＴＡＬより大きい場合は、開始ＤＳＴア
ドレス、すなわちＤＳＴ　ＡＤＤＲないしＤＳＴ　ＡＤ
ＤＲプラスＤＳＴＡＬのＡＡ２８：３１によって識別さ
れるバイトから、またＤＳＴＦＬがＤＳＴＡＬ以下の場
合は、ＤＳＴ　ＡＤＤＲないしＤＳＴ　ＡＤＤＲプラス
ＤＳＴＦＬからのものである。その後の記憶では、ＤＳ
ＴＦＬが６４より大きい限り、６４個のバイト記憶フラ
グがすべて活動化される。ＤＳＴＦＬが６４より小さい
ときは、活動化されるＤＳＴバイト記憶フラグは、ＤＳ
Ｔ　ＡＤＤＲ２Ｅ３：３１ないしＤＳＴ　ＡＤＤＲ２８
：　３１プラスＤＳＴＦＬからのものである。基本的に
は、バイト０からフィールドの最後までである。バイト
・フラグならびにデータは、実際のキャッシュ行書込み
の直前にキャッシュ・セットに従って位置合せされなけ
ればならない。

デイジット制御フラグ（ＤＣＦ）は、デイジット制御レ
ジスタ１７０に記憶されるが、記憶装置間論理装置１８
０に至るバス１７０ａ上の信号を用いて、ソース・オペ
ランド及び宛先オペランドから１バイト内の左端のデイ
ジットと右端のデイジットを併合するのに役立つ。この
デイジット制御フラグは、システム／３７０命令の命令
コードに基づいている。ＭＯＶＥ　　ＮＵＭＥＲＩＣＳ
。

ＭＯＶＥ　　ＺＯＮＢＳなどの命令は、各バイトの左半
分または右半分のみを移動することを要求する。ＤＣＦ
ラッチは、どのデイジットを更新するかを制御するため
、各ＳＳ演算の開始時に設定される。

０〇−無効 ０１−右のデイジット １〇−左のデイジット １１−両方のデイジットすなわちバイト全体特定のＩＢ
Ｍシステム／３７０ＸＡ命令または演算装置内に記憶さ
れるデータの全長は、最大２５６バイトである。各行ア
クセスは最大６４バイトを処理するので、マイクロコー
ド・ループを介しての数回の反復が必要になることがあ
る。マイクロコード・ループは、毎回の反復によって処
理されるデータの量に従って、各反復ごとにアドレス・
レジスタ及びフィールド長レジスタを更新し、これによ
って希望するデータ・フィールド全体を収容するための
手段を含んでいる。

好ましい実施例におけるその他のハードウェア要素には
、ソース・オペランド・アドレス増分論理回路１０１ａ
がある。これはソース・オペランド・アドレス・レジス
タ１０１内のソース・オペランド・アドレスの値を増分
する働きをする。宛先オペランド・アドレス・レジスタ
１２１内の宛先オペランド・アドレスの値を増分するた
めの対応する増分論理回路１２１ａがある。増分論理回
路１０１ａ及び１２１ａの動作は、ハードウェアまたは
マイクロ命令復号のいずれかによって生成される信号の
制御下にある。ハードウェアで制御されている場合、各
オペランドを求める第１回目またはそれ以降の行アクセ
スを示すラッチが維持されなければならない。一方、マ
イクロコード制御下にある場合は、単に増分制御フィー
ルドの復号により、適切な増分値が識別される。どちら
の場合でも、両方のオペランドに対する第１回の増分で
は、第１回漕分値として行境界位置合せ長を常に使用す
る。それ以降は、増分値は、６４と適当なフィールド長
レジスタ値のどちらか小さい方になる。

減分論理回路１０２ａはソース・オペランド・フィール
ド長レジスタ１０２に接続され、処理がそのフィールド
中を進む時、登録されたフィールド長内の値を減分する
。

同様な減分論理回路１２２ａが宛先オペランド・フィー
ルド長レジスタ１２２と連結され、処理が進行中してい
るとき、このレジスタ内の値を減分する。

キャッシュ・マルチプレクサ１θＯの目的は、そのキャ
ッシュ・セットのバイトＯ〜６３がキヤ・ソシュ読取り
バッファの対応するバイト位置に入るように、インタリ
ーブされたキャッシュ・セ・ソトから読み取った６４バ
イトのデータを位置合せして６４バイト・キャッシュ読
取りバッファに入れることである。バイトＯは各キャッ
シュ・セ・ソトごとに異なるアレイ内で始まるので、デ
ータは、６４バイト・シフタに入る前に読み取られたイ
ンタリーブされたキャッシュ・セットに従って位置合せ
されなければならない。これはダブルワード・シフタと
考えることもできる。キャッシュ・セ・ソトから読み取
られたダブルワードは、ディレクトリ・アクセスからヒ
ツトされたキャッシュ・セ・ソトに基づいて適当な位置
ヘシフトされる。キヤ・ツシュ・セット０はダブルワー
ドをそのままゲートさせる。キャッシュ・セット１はダ
ブルワードを１位置左ヘシフトする。キャッシュ・セッ
ト２はダブルワードを２位置左ヘシフトし、以下同様で
ある。

前記の記憶装置即時命令ハードウェアのタイミング図を
第２図に示す。各種ハードウェア要素は、左端の欄に記
されている。３つの主要サイクルが、その右の３つの欄
に示されている。通常記憶動作は、希望するデータがキ
ャッシュ３０内にあるかどうか判定するためのキャッシ
ュ・ディレクトリ探索サイクルより後にあることを了解
されたい。

この探索によって、記憶のために適当なキャッシュを選
択することが、可能になる。キャッシュ・データ・アレ
イは、キャッシュ・ディレクトリ探索サイクルの間、遊
休状態である。これによって、第１オペランドの取出し
が、要求されたアドレスの探索と同じサイクルで行なわ
れることになる。右端の欄に示された通常のデータ記憶
サイクルである、第２のキャッシュ・サイクルでは、１
バイトのデータに対して希望する論理演算が実行され、
結果が選択されたキャッシュ・セットに記憶される。こ
の演算中に、条件コード情報もプログラム状態ワードに
戻される。この条件コードは、プログラム状態ワード（
ＰＳＷ）の一部であり、いくつかの入力条件に基づいて
設定できる。条件の一部は、ＳＳ論理装置１８０から生
成されるものである。マイクロ命令は、命令の終了時に
条件コードを生成するためにどの条件を使うかを指定す
ることができる。ＳＳ論理装置に対しては、下記の条件
が条件コード生成ハードウェアに供給される：結果フィ
ールド　　ゼロまたは非ゼロ 選択ビット　　　　すべて１ この情報は、記憶装置の宛先フィールドがキャッシュに
記憶されるときに、蓄積され、命令の終りに条件コード
・ハードウェアを設定するために使用される。信号が、
ＳＳ論理装置１８０から条件コード・ハードウェアに供
給される。

第５ａ図ないし第５Ｃ図は、ＳＳ命令Ｍｏｖｅの例を示
している。例：ＳＲＣＳＦＡはＤＳＴＳＦＡ以下である
。このタイプの命令では、ソース・オペランドだけが取
り出され、宛先位置へ記憶される。ソース・オペランド
の開始アドレスが宛先アドレスの左またはそれに等しい
（モジューロ６４）場合は、最初に１回だけソース行取
出しが発行され、そうでない場合は、２回発行しなけれ
ばならない。データにアクセスするには、まずキャッシ
ュ・セットを識別するためにキャッシュ・ディレクトリ
を探索し、続いてこの情報を使って要求された６４バイ
ト行をキャッシュ読取リバッファに取り出す。データは
、ソース・アドレスと宛先開始アドレスとの差だけシフ
トされ、バッファ・ロード・フラグ論理回路１３５に含
まれるソース−オペランド・バッファーバイト・ロード
・フラグに従って、適切に位置合せしてソース・オペラ
ンド・バッファ１３６及び１３７にロードされる。

宛先データがソース・オペランド・バッファ１３６の右
境界をオーバーフローしてソース・オペランド・バッフ
ァ１３７に入るとき、ＤＳＴ　ＡＤＤＲ１２１に含まれ
る宛先アドレスを使って、行記憶コマンドが発行される
。この記憶を行なうには、まずキャッシュ・ディレクト
リを探索し、続いてキャッシュ３０への行書込みの準備
としてキャッシュＳＳ論理装置１８０を介してデータを
位置合せする。この記憶は、宛先オペランド・バク９− イト記憶フラグ論理回路１４０を介して宛先オペランド
・バイト記憶フラグの制御下で行なわれる。

各行アクセスの後、適当なアドレス・レジスタ及びフィ
ールド長レジスタが、そのアクセス中に処理されたデー
タの量に従って更新される。マイクロ命令の制御下で、
ハードウェアの各部分、ＳＲＣアドレスとＤＳＴアドレ
ス及び対応するフィールド長は、その更新及び各記憶装
置アクセスの部分を実行する方法を知らされる。あるア
ドレスに対する最初の増分及び対応するフィールド長に
対する減分では、必ず適切な行境界位置合せ長く・使用
する。その後は、あるアドレスに対する増分値及び対応
するフィールド長に対する減分値は、６４と適切なフィ
ールド長レジスタ値のどちらか小さい方になる。

行取出しコマンド及び行記憶コマンドは、両方の記憶フ
ィールドがなくなるまで、記憶装置間ＭＯＶＥ動作の実
行中、発行され続ける。このループは、各ＩＢＭシステ
ム／３７０命令で／％−ドウエアを制御するのに使用さ
れる、独立した従来型のマイクロ命令制御記憶装置に記
憶されているマイクロ命令から構成される。そのような
各ＩＢＭシステム／３７０命令は、その制御記憶装置内
の固有の位置から開始し、それによって、各ループは、
ハードウェアを制御し同じＩＢＭシステム／３７０命令
内で異なる状況に適応するために、固有な１組のマイク
ロ命令を含むことができるようになる。マイクロ命令の
復号は、マイクロ命令要求に応答するプロセッサ及びキ
ャッシュのすべての領域内で行なわれる。基本ループは
、次のようなものである： サイクル１ ＳＲＣ行取出しコマンドが、第１図 に示したキャッシュ制御機構へ送ら れる。命令がシステムの命令レジス タ中に現われ、通常の方式でマイク ロ命令制御記憶装置内の適当な位置 をアドレスするために使用される。

２つの記憶オペランドのアドレスが、 マイクロ命令制御（またはハードウェ ア制御）下で生成され、すべての機 能が記憶装置間命令コードの処理 （ＳＲＣＡＤＤＲ，５ＲＣＦＬ１ ＤＳＴ　ＡＤＤＲ，ＤＳＴＦＬ、５ ＲＣＡＬ１ＤＳＴＡＬ１ＢＳＡ、Ｄ ＣＦ）のための準備としてロードさ れる。ＳＲＣオペランドの第１部分 を取り出すための第１マイクロ命令 がキャッシュへ送られる。サイクル ２の開始時に、キャッシュ・コマン ド・レジスタが、ＳＲＣオペランド・ バッファのために行読取り要求をラッ チする。

サイクル２　通常のキャッシュ動作及び第３図の第３１
行で戻される信号に従って、 ＳＲＣアドレスを求めてキャッシュ・ ディレクトリを探索する。

サイクル３　キャッシュ・セットを使って、キャッシュ
３０から８１０行を読み取る サイクル４　キャッシュ読取りバッファ１３８内にＳＲ
Ｃデータをラッチする。

サイクル５ ＳＲＣデータを位置合せする。

ＤＳＴ行記憶コマンドをキャッシュ 制御機構に発行する。

ＳＲＣオペランドのために取り出さ れたデータが位置合せされ、６４バ イト・シフタ１３４を中に左循環シ フトされ、５ＢＬＦ論理回路１３５ の出力の制御下で、ＳＲＣオペラン ド・バッファ１３６及び１３７ヘロー ドされる。

ＤＳＴ行記憶コマンドが、制御記憶 装置から読み取られ、キャッシュ制 御機構に転送される。

記憶バッファ・ロード・フラグ論理 回路１３５内の記憶バッファ・ロー ド・フラグの制御下で、ＳＲＣデー タをソース・オペランド・バッファ １３６及び１３フヘロードする。

ＤＳ前記憶要求が、キャッシュ・コ マンド・レジスタ内でラッチされる。

宛先記憶アドレスを求めてキャラ シュ・ディレクトリを探索する。

サイクル６　探索されたキャッシュ・ディレクトリの出
力が、キャッシュ・ヒツト・ レジスタ内にラッチされ、希望する データを含むインタリーブされた キャッシュ・セットを識別する。ラッ チされない値を使って、ソース・オ ペランド・バッファ１３６内のデー タが位置合せしてキャッシュ書込み バッファ１５０に入れられ、ＤＳＴ バイト記憶フラグ及びバイト記憶フ ラグ論理回路１４０の出力に従って、 そのデータがキャッシュに書き込ま れる。

ＳＳ論理演算の基本構造は、宛先オペランドも取り出さ
なければならない意思外は、前述のＳＳｍｏｖｅ動作と
同じである。宛先オペランドの取出しは、宛先オペラン
ド記憶の直前に行なわれる。ソース・オペランドの開始
アドレスが、宛先アドレスより左またはそれに等しい場
合は（モジューロ６４）、１回だけのソース行取出しが
最初に発行され、そうでない場合は２回発行しなければ
ならない。データをアクセスするには、まずキャッシュ
・ディレクトリを探索して、通常のキャッシュ・アクセ
ス法に従ってキャッシュ・セットを識別する。次にディ
レクトリ情報を使って、キャッシュ３０からキャッシュ
読取りバッファ１３８に、要求された６４バイト行が取
り出される。

データは、ソース開始アドレスと宛先開始アドレスの差
だけシフトされ、記憶バッファ・ロード・フラグ論理回
路１３５内のバイト・ロード・フラグに従って、適切に
位置合せされてソース・データ・λ−ベランド・バッフ
ァ１３６及び１３７にロードされる。宛先データがソー
ス・オペランド・バッファ１３６の右側境界をオーバフ
ローしてソース・オペランド・バッファ１３７へ入ると
、宛先アドレスを使って行取出しコマンドが発行される
。

ＩＢＭシステム／３７０命令の実行のためのマイクロ命
令プログラムの開始時におけるマイクロ命令ブランチは
、２つのオペランド（ＳＲＣＡＤＤＲ２６：　３１とＤ
ＳＴ　ＡＤＤＲ２６：　３１）の開始アドレスの相対位
置合せを見て、最初に１回ＳＲＣオペランド取出しが要
求されるかそれとも２回要求されるかを判定する。正し
い回数のＳＲＣオペランド取出しを行なった後、マイク
ロプログラムは、論理演算のみの場合、ＤＳＴＳペラン
ド取出しを１回発行し、次いでＤＳＴＳペランドの同じ
アドレスを記憶する。ループは、ＳＲＣ取出し、論理演
算のみの場合はＤＳＴＳ出し、次にＤＳ前前記へと進む
。

キャッシュ読取リバッファ１３８からのデータ（この場
合は宛先オペランド）、及びソース・オペランド・バッ
ファ１３６からのデータ（この場合は、ソース・オペラ
ンド）が、バス１３８ａ及び１３６ａを介してのＳＳ論
理装置１８０への入力として使用される。記憶を行なう
には、まず通常のキャッシュ方式でキャッシュ・ディレ
クトリを探索し、続いてキャッシュ３０への以後の行書
込みのための準備として、キャッシュＳＳ論理装置１８
０を介してデータを位置合せする。論理演算はキャッシ
ュ装置内で完全に実行されるので、データをデータ処理
システムの実行装置へ転送する必要がないことに留意さ
れたい。キャッシュ３０への記憶とプロセッサへ戻され
る状況は、両方とも論理回路１４０に含まれる宛先オペ
ランド記憶バイト・フラグの制御下で行なわれる。キャ
ッシュへ再記憶すべき・寸イトを識別する際には、論理
装置１４０は、結果フィールドに対する状況決定に関与
しなければならないバイトをも識別する。

記憶されたバイトだけが、ゼロ／非ゼロ状況を知るため
に検査され、各記憶要求に対する累積状況が、条件コー
ド論理回路へ転送される。各ソース・オペランド取出し
及び宛先オペランド行記憶アクセスの後、適当なアドレ
ス・レジスタ及びフィールド長レジスタが、そのアクセ
スで処理されるデータの量に従って更新される。

記憶装置間論理演算の実行の際には、行取出しコマンド
及び行記憶コマンドが、両方の記憶フィールドがなくな
るまで発行され続ける。基本ループは次のようになる： サイクルＩ　　ＳＲＣ行取出しコマンドが、キャッシュ
３０の制御機構に発行される。

サイクル２　キャッシュ・ディレクトリが、ＳＲＣアＹ
レスを求めて探索される。０ ８７行取出しコマンドが、キャッシュ 制御機構に発行される。

サイクル３　キャッシュ・セットを使って、キャッシュ
３０からＳＲＣ行を読み取る。

キャッシュ・ディレクトリが、ＤＳ ＴＳドレスを求めて探索される。

サイクル４　　ＳＲＣデータが、キャッシュ読取りバッ
ファ１３８にラッチされる。

ＳＲＣデータが、シフタ１３４内で 位置合せされる。

キャッシュ・セットを使って、ＤＳ Ｔ行をキャシッユ３０から読み取る。

ＤＳＴ行記憶コマンドが、キャッシュ ３０の制御機構に発行される。

サイクル５　　ＳＲＣデータが、論理回路１３５内のソ
ース・バッファ・ロード・フラ グの制御下で、ソース・オペランド・ バッファ１３６及び１３７にロード される。

ＤＳＴデータが、キャッシュ読取り バッファ１３８中にラッチされる。

キャッシュ・ディレクトリが、ＤＳ Ｔアドレスを求めて探索される。

指定された論理演算が、ＳＳ論理装 置１８０内のＳＲＣデータ及びＤＳ Ｔデータに対して実行される。

サイクル６　キャッシュ・セットを使って、ＳＳ論理装
置１８０の出力データを位置 合せしてキャッシュ書込みバッファ １５０に入れる。

宛先記憶バイト・フラグ論理回路１ ４０内のＤＳＴバイト記憶フラグに 従って、キャッシュ３０に書き込む。

本発明の実施例は、図面に示していない多数の通常の構
成要素を含むことを理解されたい。大体において、その
ような構成要素の特定設計は、通常の慣行に従い、シス
テムの他の構成要素に依存することになる。詳細設計及
び機能的特性は、同じ問題に対する従来技術の手法に従
う。たとえば、ＳＳ論理装置１８０の設計は、論理演算
ＡＮＤ。

ＯＲ１排他的ＯＲ，及びＭＯＶＥを実行できるようなも
のである。はじめの３つの演算は論理演算を含み、両方
のオペランド（ＳＲＣバッファ及びキャッユ読取りバッ
ファ）をＳＳ論理装置１８０ヘゲートする。最後の動作
はＳＲＣバッファのみを使用する。このような動作は、
それらを実行するためのハードウェアと同様に周知であ
る。

Ｅ１発明の効果 上述の如く、本発明によればキャッシニ手膜内での命令
実行を可能としたのでデータ処理を迅速に行なうことが
可能となった。

【図面の簡単な説明】

第１図は、命令行処理ハードウェアを含むキャッシュ・
システムの構成図である。 第２図は、本発明によって実行される記憶装置即時命令
のタイミング図である。 第３図は、キャッシュ記憶装置への８バイト・アクセス
に対するキャッシュ・バッファ編成の説明図である。 第４図は、キャッシュ記憶装置への行アクセスに対する
キャッシュ・バッファ編成の説明図である。 第５ａ図ないし第５ｃ図は、記憶装置間命令移動の動作
を示す図である。 第６ａ図ないし第６ｃ図は、別の記憶装置間命令の動作
を示す図である。 ３０、、、、キャッシュ記憶装置、１０１．、、、ソー
ス・オペランド・アドレス・レジスタ（ＳＲＣＡＤＤＲ
）　、１０２．、、、ソース・オペランド・フィールド
長レジスタ（ＳＲＣＦＬ）、１２１．。 ０．宛先オペランド・アドレス・レジスタ（ＤＳＴ　　
ＡＤＤＲ）、１２２０．、、宛先オペランド・フィール
ド長レジスタ　（ＤＳＴＦＬ）、１３１．。 １．減算回路、１３２．、、、ＢＳＡレジスタ、１３４
、、、．６４バイト・シフタ、１３５．、、、ソース・
オペランド・バッファ・ロード・フラグ論理回路（ＳＢ
ＬＦ）、１３８．１３７．、、、ソース・オペランド・
バッファ、１４０．、。、バイト記憶フラグ論理回路（
ＳＢＬＦ）、１５０．、、、キャッシュ書込みバッファ
、ｔｅａ、、、、キャッシュ・マルチプレクサ、１８０
．、、、記憶装置間（８８）論理装置。 出願人　　インターナショナル・ビジネス・マシーンズ
ｅコーボレーシロン 代理人　　弁理士　　頓　　宮　　孝　　−（外１名）

Claims (1)

1. 【特許請求の範囲】 プロセッサ、主記憶装置、及びキャッシュ内に記憶され
   たデータの主記憶アドレスを含むキャッシュ・ディレク
   トリを含むキャッシュ・バッファ記憶装置を有する、デ
   ータ処理装置において、ａ、コマンド、アドレス、及び
   第１オペランドを前記キャッシュに転送するための手段
   、 ｂ、前記アドレスを求めるキャッシュ・ディレクトリ探
   索の結果を示すための手段、 ｃ、前記アドレスから、第２オペランドを読み取るため
   の手段、 ｄ、前記キャッシュ手段内で、前記第１コマンドによっ
   て定義された論理演算を実行するための手段、及び ｅ、前記キャッシュに前記論理演算の結果を記憶するた
   めの手段を含み、 前記論理演算を、論理処理のために中央処理システムの
   実行装置へ、データを転送することなく実行する命令実
   施手段を有することを特徴とするデータ処理装置。