JPH06139149A

JPH06139149A - 多重仮想空間制御装置

Info

Publication number: JPH06139149A
Application number: JP4291281A
Authority: JP
Inventors: Katsumi Nakamura; 克巳中村
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1992-10-29
Filing date: 1992-10-29
Publication date: 1994-05-20

Abstract

(57)【要約】【目的】ＴＬＢパージをするときに、全てのＴＬＢエ
ントリではなく、選択的に指定したアドレス空間に属
し、かつ指定した仮想アドレスの範囲に対応するＴＬＢ
エントリだけを指定して、ＴＬＢエントリをパージし、
効率的な多重仮想空間制御を行う。【構成】ＴＬＢとアドレス空間識別子を保持する第１
の記憶手段と、仮想アドレスの範囲、領域をそれぞれ保
持する第２の記憶手段と、該第１の記憶手段の内容とＴ
ＬＢ内のアドレス空間識別子の内容を比較する第１の比
較手段と、第２の記憶手段の内容とＴＬＢ内の仮想アド
レスの内容を比較する第２の比較手段とＴＬＢ内のパー
ジするエントリの有効ビットをリセットする手段により
構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、計算機の仮想記憶機
構として、アドレス変換情報を保持する変換索引緩衝機
構（以下、ＴＬＢという。なおＴＬＢはＴｒａｎｓｌａ
ｔｉｏｎＬｏｏｋａｓｉｄｅＢｕｆｆｅｒ）の無効
化に関する制御方式である。

【０００２】

【従来の技術】一般的に仮想記憶機構を持つ計算機シス
テムにおいては、仮想アドレスを実アドレスに変換する
ためのアドレス変換機構を有している。そのアドレス変
換の結果は、通常仮想アドレスと、変換された実アドレ
スの対として、ＴＬＢと呼ばれるバッファに後の再利用
に備えて格納され、後で同じ仮想アドレスに対するアク
セスの発生時にこのＴＬＢをアクセスすることにより実
アドレスを得る処理を高速化している。

【０００３】ところが、ＴＬＢが単純で仮想アドレスと
実アドレスの組だけを保持しておれば、ある仮想アドレ
スに対する実アドレスが得られるが、アドレス空間が複
数のときは、同じ仮想アドレスでも別のアドレス空間の
仮想アドレスもあり、その実体は異なる。即ち、同じ仮
想アドレスを持つデータが複数存在し得る。そうする
と、そのような単純なＴＬＢでは、アドレス空間が変更
される度に、ＴＬＢを全て無効化する、いわゆるＴＬＢ
パージを行なう必要があり、時間を要するので処理能力
を低下させる。

【０００４】複数の仮想アドレス空間を有するときのこ
のような問題を解決するために、ＴＬＢに、そのアドレ
ス空間の識別子を加えて、異なるアドレス空間の仮想ア
ドレスを管理することを可能にしたものが考えられてい
る。このような、ＴＬＢを持つ計算機の例を開示したも
のに、特公昭５７−１２２２３に示されるものがあり、
図３を参照して説明する。図において、ＴＬＢ２４内に
ＳＢＲのセグメントテーブルの先頭アドレスの内容と、
ＳＳのセグメントサイズ、ＰＳのページサイズ、他の情
報を記入している。このように、仮想アドレス空間毎に
割り当てられるセグメントテーブルの先頭アドレスをＴ
ＬＢ２４内に保持することによって、複数の仮想空間の
情報を保持できるようにしている。これらによって、多
重仮想記憶空間の制御を行なうことができる。

【０００５】したがって、このような多重仮想記憶空間
を管理するＴＬＢ２４においては、複数のアドレス空間
の情報が、ひとつのＴＬＢ内に混在して格納されている
ので、そのＴＬＢパージのメカニズムが重要な意味を持
つ。単純なＴＬＢパージを実行してしまうと、その中に
ある複数の全てのアドレス空間の情報を失うことにな
る。そこで、ＴＬＢ内の情報を選択的にパージするメカ
ニズムが考え出されている。

【０００６】そのための従来例として、特開昭６０−９
１４６２があり、同事例では、ＴＬＢの選ばれたエント
リだけを選択的に無効化できる演算制御装置を提供して
いるので以下その内容を図４，図５により説明する。
図４はこの従来例の多重仮想記憶制御方式を適用する演
算制御装置の構成図を示す。

【０００７】なお、１１から１５までの部分は、本発明
に直接関係ないので、説明を省略する。図において、１
６はアドレスレジスタで、実行空間のアドレス空間識別
子ＳＩＤとアクセス位置を示す仮想アドレスを保持して
いる。１７はアドレスカウンタで、後述のＴＬＢ１９の
無効化処理に際し、ＴＬＢ無効化情報が初期設定され
る。１９はＴＬＢ、２０−１〜２０−３は比較器、２１
−１〜２１−３はＯＲ、２２はＡＮＤ、２３はＴＬＢ制
御部である。１８はセレクタで、通常の実行中には、ア
ドレスレジスタ１６を選択し、実行空間のアドレス空間
識別子ＳＩＤとアクセス位置を示す仮想アドレスをアド
レスレジスタ１６から読み出し、比較器２０−１〜２０
−３へ送る。読み出されたそのアドレス空間識別子であ
るＳＩＤと仮想アドレスをもとにして、ＴＬＢ１９のエ
ントリが順に読まれ、ＴＬＢ１９の空間識別子ＳＩＤや
仮想アドレスと比較されて、ＴＬＢヒットのテストがな
される。一方、ＴＬＢのエントリのパージ処理の時に
は、セレクタ１８は、ＴＬＢ無効化情報が初期設定され
ているアドレスカウンタ１７を選択してその無効化情報
を読み出し、比較器２０−１〜２０−３へ送る。併せて
その無効化情報にしたがって、ＴＬＢ１９のエントリが
順に読み出されて、比較器２０−１〜２０−３に送られ
て比較され、その出力をＯＲゲート２１−１〜２１−３
とＡＮＤゲート２２でまとめて、ＴＬＢ制御部２３によ
って、指定されたＴＬＢ１９のエントリのＶビットがオ
フにされて、無効化が行なわれる。

【０００８】このように、アドレスカウンタ１７のＴＬ
Ｂ無効化情報によって、無効化されるＴＬＢ１９のエン
トリを指定することができるようになっている。このア
ドレスカウンタ１７のＴＬＢ無効化情報は、図５に示す
ように、ＳＩＤ’、ＳＮ’、ＰＮ’を指定することがで
きる。それぞれ、ＳＩＤ’がアドレス空間識別子、Ｓ
Ｎ’がセグメント番号、ＰＮ’がページ番号を示してお
り、ＴＬＢ無効化を行なうためにこれらを指定すること
ができる。このアドレスカウンタ１７に指定されたＳＩ
Ｄ’、ＳＮ’、ＰＮ’が、それぞれセレクタ１８から、
比較器２０−１〜２０−３に送られ、ＴＬＢ１９と比較
されて、ＳＩＤ’に指定されたアドレス空間識別子のＴ
ＬＢエントリをパージをするか、あるいはＳＩＤ’に指
定されたアドレス空間識別子を持ち、ＳＮ’に指定され
たセグメント番号のＴＬＢエントリをパージするか、ま
た、あるいはＳＩＤ’に指定されたアドレス空間識別子
を持ち、かつＳＮ’に指定されたセグメント番号を持
ち、ＰＮ’に指定されたページ番号を持つＴＬＢエント
リをパージすることができる。

【０００９】しかしながら、指定されたアドレス空間識
別子に対応するアドレス空間の全ページを消すために
は、アドレスカウンタ１７に格納されている該アドレス
空間識別子に属する全セグメント番号、全ページ番号を
別途求め，それらの番号について１ペ−ジずつＴＬＢの
各エントリのアドレス空間識別子内の全セグメント番
号、全ページ番号とヒットするまで或は全エントリと比
較し、ＴＬＢの該エントリを消す動作を繰返す必要があ
る。次に、指定されたアドレス空間内の特定のセグメン
トに属する全ページを消すためにはアドレスカウンタ１
７に格納されているアドレス空間識別子の特定セグメン
ト番号に属する全ページ番号を別途求め，それらの全番
号について１ペ−ジずつ，ＴＬＢの各エントリ内のアド
レス空間識別子，セグメント番号，ペ−ジ番号にヒット
するまで，或は全エントリと比較し、ヒットしたＴＬＢ
の該エントリを消す動作を繰り返す必要がある。

【００１０】

【発明が解決しようとする課題】従来の技術では任意の
アドレス空間の範囲を指定して、その範囲にある、全ペ
−ジを１つのパージオペレーションでパージすることが
できず、これと同等の機能を実現するためには、パージ
する任意のアドレス空間の範囲に属する全ての仮想ペー
ジの仮想アドレスを別途求めておいて、１ページずつ指
定して、ＴＬＢの全エントリとまたは、ヒットするまで
比較しパージオペレーションを、パージするアドレス空
間の範囲に属するページの数だけ繰り返す必要があり、
能率が低下するという問題点があった。

【００１１】この発明は上記のような問題点を解消する
ために成されたもので、多重仮想記憶を管理する時に生
じるＴＬＢのエントリのパージ処理を行なう時に、任意
のアドレス空間，アドレス領域を指定して、その領域内
の全ての仮想ページを１ペ−ジずつ指定して同領域内の
ペ−ジ数の回数繰り返してＴＬＢと比較することなく，
１回の比較操作により，即ち１回のパ−ジオペレ−ショ
ンによりＴＬＢの該エントリを無効化できるようにする
ことによって、より、効率的な多重仮想空間制御を行う
ことを目的とする。

【００１２】

【課題を解決するための手段】この発明に係る多重仮想
記憶制御装置は、アドレス空間識別子を保持する第１の
記憶手段と、仮想アドレス領域の範囲を指定するデータ
を保持する第２の記憶手段と、第１の記憶手段の内容と
ＴＬＢのアドレス空間識別子とを比較する第１の比較手
段と、第２の記憶手段の内容とＴＬＢの仮想アドレスの
内容とを比較する第２の比較手段と、ＴＬＢの有効ビッ
トをリセットする書き込み手段とを備えたものである。

【００１３】

【作用】この発明の多重仮想空間制御装置では、アドレ
ス空間識別子を保持する第１の記憶手段は無効化するア
ドレス空間のアドレス空間識別子を保持し、第２の記憶
手段は無効化する仮想アドレスの領域の範囲を指定する
データを保持し、該第１の記憶手段の内容とＴＬＢ内の
アドレス空間識別子を比較する第１の比較手段と、該第
２の記憶手段の内容とＴＬＢ内の仮想アドレスの内容と
を比較する第２の比較手段により、無効化すべきＴＬＢ
のエントリを判定し、この判定をもとにＴＬＢの該エン
トリの有効ビットをリセットする書き込み手段は、ＴＬ
Ｂのそのエントリの有効ビットを選択的にオフにし無効
化する。

【００１４】

【実施例】

実施例１．この発明の、一実施例を図面を参照して説明
する。図１はこの発明の仮想記憶管理方式の一実施例を
示す構成図であり、図において、１０はＣＰＵ、２０は
アドレス制御部、３０はＴＬＢ、３０−１はアドレス空
間指定フィールド、３０−２は仮想アドレスフィール
ド、３０−３は実アドレスフィールド、３０−４は記憶
キーフィールド、３０−５は有効ビット、５０−１はア
ドレス空間比較器、５０−２は仮想アドレス始点比較
器、５０−３は仮想アドレス終点比較器、６０は有効ビ
ット書き込みライン、７０はＡＮＤゲート、１００はア
ドレス空間指定レジスタ、１１０はパージアドレス空間
レジスタ、１２０はパージ仮想アドレス始点レジスタ、
１３０はパージ仮想アドレス終点レジスタ、１４０はセ
レクタ、である。なお、本発明に無関係な通常の演算の
制御などを行なう部分などは全て省略している。

【００１５】ＣＰＵ１０には、アドレス制御部２０があ
り、その中にアドレス変換を行うためのＴＬＢ３０が設
けられている。ＴＬＢ３０の各エントリには、アドレス
空間指定フィールド３０−１（ＳＴＯ）、仮想アドレス
フィールド３０−２（ＶＡ）、実アドレスフィールド３
０−３（ＲＡ）、記憶キーフィールド３０−４（Ｋｅ
ｙ）、及び有効ビット３０−５（Ｖ）が設けられてい
る。ＴＬＢ３０の各エントリのアドレス空間指定フィー
ルド３０−１には、使用される仮想アドレスの属するア
ドレス空間を一意に指定するアドレス空間識別子が保持
されている。仮想アドレスフィールド３０−２と実アド
レスフィールド３０−３には、それぞれ、仮想アドレス
とその仮想アドレスからアドレス変換を行なった結果で
ある実アドレスが保持されている。さらに、このＴＬＢ
３０のエントリは、その実アドレスの実ページを使用す
る時に必要な実ページの情報の写しを保持している。本
実施例では、その情報として、記憶キーを保持するもの
とし、記憶キーフィールド３０−４が設けられている。
それぞれのエントリは、有効ビット３０−５によっ
て、その有効性が示され、このビットがセットされてい
る時には、そのエントリが有効であることを示し、この
ビットが、リセットされると、そのエントリが無効とな
ったことを示す。ＴＬＢ３０のエントリの無効化は、各
エントリの、有効ビット３０−５をリセットすることに
より行なわれる。

【００１６】アドレス空間指定レジスタ１００は、現在
実行中のプログラムの属するアドレス空間を識別するア
ドレス空間識別子を保持している。通常のプログラム実
行中はセレクタ１４０によってアドレス空間指定レジス
タ１００が選択され、ＴＬＢ３０ヒットのチェックのと
きに、この内容が読み出されて、アドレス空間比較器５
０−１によりＴＬＢ３０のアドレス空間指定フィールド
３０−１と比較され、ＴＬＢヒットを検出する場合の、
最初の条件となる。

【００１７】パージアドレス空間レジスタ１１０は、Ｔ
ＬＢパージオペレーションを行なう時に使用され、ＴＬ
Ｂ３０のエントリを選択してパージ処理を行なうとき
に、パージする領域の属するアドレス空間を指定する。
ＴＬＢ３０のパージオペレーションのときには、セレク
タ１４０が、通常、アドレス空間指定レジスタ１００を
選択しているところを、パージアドレス空間レジスタ１
１０を選択するように切り替わり、パージアドレス空間
レジスタ１１０の内容がＴＬＢ３０と比較のためアドレ
ス空間比較器５０−１に送られる。

【００１８】パージ仮想アドレス始点レジスタ１２０
と、パージ仮想アドレス終点レジスタ１３０は共にＴＬ
Ｂパージオペレーションを行なう時にのみ使用されるも
のである。パージ仮想アドレス始点レジスタ１２０に
は、ＴＬＢ３０のパージオペレーションのときに、パー
ジする領域の仮想アドレスのアドレス範囲の始点を保持
し、パージ仮想アドレス終点レジスタ１３０には、パー
ジする領域の仮想アドレスのアドレス範囲の終点を保持
している。

【００１９】アドレス空間比較器５０−１は、パージア
ドレス空間レジスタ１１０とＴＬＢ３０の各エントリの
アドレス空間指定フィールド３０−１を比較し、指定し
たアドレス空間と一致しているか否かを検査し、一致し
たときに、真の値を出力する。仮想アドレス始点比較
器５０−２は、パージ仮想アドレス始点レジスタ１２０
とＴＬＢ３０の各仮想アドレスフィールド３０−２を比
較し、パージ仮想アドレス始点レジスタ１２０内に指定
されているパージする仮想アドレスの範囲の始点より大
きな仮想アドレスを仮想アドレスフィールド３０−２に
持つＴＬＢ３０のエントリを見つけ、それを発見する
と、真の値を出力する。仮想アドレス終点比較器５０−
３は、パージ仮想アドレス終点レジスタ１３０とＴＬＢ
３０の各仮想アドレスフィールド３０−２を比較し、パ
ージ仮想アドレス終点レジスタ１３０内に指定されてい
るパージする仮想アドレスの範囲の終点より小さな仮想
アドレスを仮想アドレスフィールド３０−２に持つＴＬ
Ｂ３０のエントリを見つけ、それを発見すると、真の値
を出力する。

【００２０】したがって、ＴＬＢパージオペレーション
のときに、ＴＬＢ３０の各エントリにつきこれらの３つ
の比較器の出力が全て真になるならば、多重仮想記憶空
間の情報を保持しているＴＬＢの全てのエントリの中か
ら、パージアドレス空間レジスタ１１０内に保持されて
いるアドレス空間識別子を持ち、且つパージ仮想アドレ
ス始点レジスタ１２０内に示されている仮想アドレスを
始点とし、パージ仮想アドレス終点レジスタ１３０内に
示されている仮想アドレスを終点とする範囲に属する仮
想アドレス領域に対応するＴＬＢエントリを発見するこ
とになる。

【００２１】本実施例では、以上述べたＴＬＢパージは
特殊なＩＡＳＥ命令（ＩｎｖａｌｉｄａｔｅＡｄｄｒ
ｅｓｓＳｐａｃｅＥｎｔｒｙ）により実現される
が、図２はこのフォーマットを示す。図において、２０
０はＩＡＳＥ命令のオペレーションコード、２１０は第
１オペランド、２２０は第２オペランド、２３０は第３
オペランドである。この命令の使用方法は、以下の手
順による。まず、パージしたいアドレス空間のアドレス
空間識別子を第１オペランド２１０に対応する図外のレ
ジスタにロードする。この操作は、ごく通常のロード命
令によって行なわれる。その次に、仮想アドレスの下限
値，始点を第２オペランド２２０に対応する図外のレジ
スタにロードし、仮想アドレスの上限値，終点を第３オ
ペランド２３０に対応する図外のレジスタにロードす
る。そして、ここまで設定を行なった上で、このＩＡＳ
Ｅ命令を実行する。

【００２２】この命令の実効開始により、第１オペラン
ド２１０で指定される図外のレジスタの内容をパージア
ドレス空間レジスタ１１０へ転送し、第２オペランド２
２０で指定される図外のレジスタの内容をパージ仮想ア
ドレス始点レジスタ１２０へ転送し、第３オペランド２
３０で指定される図外のレジスタの内容をパージ仮想ア
ドレス終点レジスタ１３０へ転送する．次いでこれらの
各レジスタの内容を基に，ＴＬＢエントリを順次読み，
アドレス空間比較器５０−１，仮想アドレス始点比較器
５０−２，仮想アドレス終点比較器５０−３，ＡＮＤゲ
−ト７０，有効ビット書き込みライン６０を介して，Ｔ
ＬＢ３０の該エントリをパ−ジする．

【００２３】次に本実施例の動作について説明する。例
えば実行中のプログラムの終了或は優先度の高いプログ
ラムの実行が必要なときなどに、実行中のプログラムの
ページアウトの必要が発生する。これに伴い、アドレス
制御部２０はＯＳからパージ（無効化）するアドレス空
間、パージする始点の仮想アドレス、パージする終点の
仮想アドレス等を得、それぞれ上記の図外の各レジスタ
に格納する．ＩＡＳＥ命令の実行により、これらの図外
のレジスタの内容をパージアドレス空間レジスタ１１
０、パージ仮想アドレス始点レジスタ１２０、パージ仮
想アドレス終点レジスタ１３０に格納し，これら各レジ
スタの内容を基にして、アドレス制御部２０はＴＬＢ３
０内の全てのエントリを順次、読み出しアドレス空間比
較器５０−１、仮想アドレス始点比較器５０−２、仮想
アドレス終点比較器５０−３を介して、ＴＬＢ３０の該
エントリが指定のアドレス空間で，且つ，パ−ジ仮想ア
ドレス始点レジスタ１２０の値より大でパ−ジ仮想終点
レジスタ１３０の値より小か即ち指定の領域内か否かを
１回の比較操作でテストし、ＡＮＤゲート７０によりこ
れらが全て満足されることを判定し，指定されたＴＬＢ
エントリだけを探し出す。換言すれば，ＴＬＢ３０の各
エントリの読み出しが１巡すれば，パ−ジする指定のア
ドレス領域に対応する全てのＴＬＢエントリが抽出さ
れ，指定領域のペ−ジ数と同じ回数繰り返して各ＴＬＢ
エントリを読みだし，比較する必要はない．そして、そ
れを抽出する毎に、有効ビット書き込みライン６０を通
して、そのＴＬＢエントリの有効ビット３０−５をリセ
ットすることによって、パ−ジするアドレス領域に対応
するＴＬＢエントリをパージする。

【００２４】なお、上記実施例では、パージするアドレ
ス空間内の仮想アドレスの範囲として、その仮想アドレ
スの下限値，始点と上限値，終点を指定してＴＬＢパー
ジを行なわせるものとして説明したが、その上限値と下
限値を一致させて同じ仮想アドレスを持たせることによ
って、指定した仮想アドレスの単一ページに対応するエ
ントリだけをパージすることが可能である。

【００２５】また、ＴＬＢパージオペレーションの時に
は、パージアドレス空間レジスタ１１０の値を、無効な
ものとすることを可能としておいて、かつアドレス空間
比較器５０−１の出力を常に真となるように設定してお
けば、アドレス空間の一致をテストしないで、ＴＬＢ３
０の各エントリで仮想アドレスの範囲に含まれるものを
パージすることが可能になる。もし、その仮想アドレス
が、複数の仮想アドレス空間に共有されている時には、
このような方法で、複数のアドレス空間に共有されてい
る仮想アドレスのセグメントなどを、その仮想アドレス
の範囲を指定することによって、特定してパージするこ
とが可能となる。

【００２６】本実施例においては、パージアドレス空間
レジスタ１１０はパージ時に使用していたが、これを外
し、アドレス空間指定レジスタ１００を兼用、或はその
逆の兼用をしてもよい。即ち、通常の処理とパ−ジ処理
は一般的には同時に発生しないので，これらのレジスタ
の何れか１つをプログラム実行時のアドレス処理の時又
はパージ時に仮想アドレスを格納する仮想アドレスレジ
スタとして、使用することとしても、効果を妨げるもの
ではない．図１において、例えば、パージアドレス空
間レジスタ１１０を外し、プログラム実行時などの通常
の処理とパージ処理の使い分けを制御し、パージ時には
アドレス空間指定レジスタ１００にパージアドレス空間
識別子を格納しパ−ジを行う．このようにしてハードウ
ェアの構成を簡単にし、コストダウンを図ることができ
る。

【００２７】このような、多重仮想記憶空間制御方式
は、もし、多重仮想記憶空間を管理する時に、それぞれ
のタスクに割り当てられる仮想アドレス領域が、例え
ば、命令コードの領域、データの領域、スタックの領域
などの複数の領域に分割されていて、それぞれの範囲を
仮想アドレスの始点と終点として管理しているような仮
想記憶領域管理が行なわれているような場合に、データ
領域を新たに追加したり、また、あるいは既に追加され
ているデータ領域の一部を指定された領域毎、消し去っ
てしまおうというときに、大きな効果をもたらす。

【００２８】

【発明の効果】以上のように、この発明によれば、多重
仮想空間制御装置をパージするアドレス空間識別子を保
持する第１の記憶手段と、パージする仮想アドレスの範
囲を指定するためのデ−タを保持する第２の記憶手段
と、該第１の記憶手段の内容とＴＬＢ内のアドレス空間
識別子を比較する第１の比較手段と、該第２の記憶手段
の内容とＴＬＢ内の仮想アドレスの内容とを比較する第
２の比較手段と、ＴＬＢのパージするエントリを無効化
するため、その有効ビットをリセットする書き込み手段
を備えたので、全てのページに対応するＴＬＢのエント
リを選択的に１つのパージオペレーションで無効化する
ことが可能になり、より効率的な、多重仮想記憶空間制
御ができるという効果がある。

【図面の簡単な説明】

【図１】この発明の一実施例を示す構成図である。

【図２】この発明の一実施例における命令フォーマット
を示す図である。

【図３】従来の多重仮想空間制御方式を示すブロック図
である。

【図４】従来の多重仮想記憶を管理する演算制御装置を
示すブロック図である。

【図５】図４の演算制御装置におけるアドレスカウンタ
の構成を示すブロック図である。

【符号の説明】

１７アドレスカウンタ５０−１アドレス空間比較器５０−２仮想アドレス始点比較器５０−３仮想アドレス終点比較器６０有効ビット書き込みライン７０ＡＮＤゲート１００アドレス空間指定レジスタ１１０パージアドレス空間レジスタ１２０パージ仮想アドレス始点レジスタ１３０パージ仮想アドレス終点レジスタ

Claims

【特許請求の範囲】

【請求項１】多重仮想空間を使用する計算機システム
において、アドレス空間識別子とアドレス変換の結果で
ある仮想アドレスと実アドレスの対とエントリの有効ビ
ットを各エントリ中に備える変換索引緩衝機構と、無効
化する仮想アドレス空間のアドレス空間識別子を記憶す
る第１の記憶手段と、無効化する仮想アドレス領域の範
囲を指定するデータを保持する第２の記憶手段と、前記
第１の記憶手段の内容と前記変換索引緩衝機構のエント
リのアドレス空間識別子が等しいか否かを比較する第１
の比較手段と、前記変換索引緩衝機構のエントリの仮想
アドレスが前記第２の記憶手段に格納される仮想アドレ
ス領域内か否かを比較する第２の比較手段と、前記第１
の比較手段と前記第２の比較手段との比較結果により所
定の信号を出力する判定手段と、前記判定手段からの信
号に基づき前記変換索引緩衝機構の該エントリの前記有
効ビットをリセットすることにより指定の仮想アドレス
空間、アドレス領域を選択的に無効化するパージ手段
と、を備えることを特徴とする多重仮想空間制御装置。
【請求項２】前記第１の記憶手段の保持するアドレス
空間識別子と前記変換索引緩衝機構のエントリのアドレ
ス空間識別子が等しいか否かを比較する前記第１の比較
手段の出力を真とする手段を備え、アドレス空間識別子
を比較することなく、各アドレス空間に横断的に指定す
る仮想アドレス領域を無効化することを特徴とする請求
項１に記載の多重仮想空間制御装置。
【請求項３】前記第２の記憶装置が保持し無効化する
仮想アドレス領域の範囲を指定する前記データを同一に
することにより指定された単一の仮想アドレスを無効化
することを特徴とする請求項１に記載の多重仮想空間制
御装置。