JPH07262140A - 排他制御装置 - Google Patents

排他制御装置

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JPH07262140A
JPH07262140A JP6045823A JP4582394A JPH07262140A JP H07262140 A JPH07262140 A JP H07262140A JP 6045823 A JP6045823 A JP 6045823A JP 4582394 A JP4582394 A JP 4582394A JP H07262140 A JPH07262140 A JP H07262140A
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Kiyoshi Ando
潔 安道
Toyoshi Kasahara
豊嗣 笠原
Junichi Kawakubo
順一 川久保
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Abstract

(57)【要約】 【目的】 ロック変数を固定的に割り付けずに排他制御
を行う。 【構成】 ロック要求回路１００はロック取得要求リク
エストまたはロック解除リクエストを発行する。ロック
識別情報保持回路２００は現在有効なロックに関する識
別情報を保持する。ロック識別情報比較回路３００はロ
ック要求回路１００からのロック識別情報がロック識別
情報保持回路２００に含まれているかを判断する。ロッ
ク識別情報更新回路４００はロック要求回路１００から
の要求に基づきロック識別情報保持回路２００を更新す
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、複数プロセッサ間の排
他制御を行う排他制御装置に関する。
【０００２】
【従来の技術】排他制御とは、プロセッサ間で共有され
る資源、例えばメモリ領域、に対して同時に一つのプロ
セッサのみがアクセスし得るように制御することをい
う。例えば、ある共有変数を各プロセッサが更新するよ
うな場合には、その共有変数をあるプロセッサが「読み
出して、更新して、再度書き込む」ということを排他的
に行わなければならない。その処理途中で他のプロセッ
サがその共有変数にアクセスしてしまうと正常な動作が
保証できない。そのため、共有変数または共有変数領域
に対応してロック変数を設けて、共有変数にアクセスす
る際には対応するロック変数をロック状態にして、アク
セス終了後解除するようにする。これにより、共有変数
にアクセスする際には対応するロック変数を調べて、ロ
ック状態でないときのみアクセスするように制御すれ
ば、排他制御を実現できる。
【０００３】従来技術では、このロック変数毎にメモリ
領域またはフリップフロップ等を設けて、排他制御を実
現している。たとえば、特開平４−３３３１４２号公報
には、排他制御をページ単位またはユーザが指定したグ
ループ単位で排他制御を行うように排他フラグ（ロック
変数）をロックテーブル内に設けた排他制御方式が記載
されている。
【０００４】
【発明が解決しようとする課題】上述の従来技術では、
排他制御を行う単位毎にロック変数を設けてそれをロッ
クテーブルに割り付けており、排他制御の単位を細分化
していった場合にはそれに比例してロック変数の数が増
してしまうという問題がある。実際のプロセッサの動作
においては、一連のプログラム中の排他制御のうち同一
時期に必要となるものは限られており、必ずしもすべて
のロック変数を固定的に割り付ける必要はない。
【０００５】また、ロックをかけたプロセッサに障害が
発生した場合などにはそのロックの解除に手間がかかる
という問題がある。
【０００６】本発明の目的は、排他制御の単位を細分化
してもロックのための領域が比例的に増加することを防
止することにある。
【０００７】また、本発明の他の目的は、ロックをかけ
たプロセッサに障害が発生した場合でも容易にロックを
解除することにある。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に本発明の排他制御装置は、ロック要求手段からのロッ
ク取得要求リクエストまたはロック解除リクエストを受
けて排他制御を行う排他制御装置であって、少なくとも
一つ以上のエントリからなり各エントリにはロック要求
手段から指示された排他制御の対象となる領域の識別情
報であるロック識別情報を保持するロック識別情報保持
手段と、ロック要求手段からのロック識別情報がロック
識別情報保持手段に含まれているか否かを判断するロッ
ク識別情報比較手段と、ロック要求手段からのリクエス
トに基づきロック識別情報保持手段を更新するロック識
別情報更新手段とを含んで構成される。
【０００９】また、ロック識別情報は排他制御の対象と
なる領域の論理アドレスや絶対アドレスであってもよ
く、排他制御の対象となる領域に付与された識別番号で
あってもよい。
【００１０】また、ロック識別情報保持手段は各エント
リにさらにロック識別情報を設定したプロセッサ番号を
保持するように構成してもよい。
【００１１】また、ロック識別情報比較手段はさらにロ
ック要求手段からのロック解除リクエストに伴うプロセ
ッサ番号がロック識別情報保持手段の各エントリに含ま
れているか否かを判断するように構成してもよい。
【００１２】また、ロック識別情報更新手段はさらにロ
ック識別情報比較手段においてプロセッサ番号の一致を
検出したエントリを無効化するように構成してもよい。
【００１３】
【実施例】次に本願発明の排他制御装置の第一の実施例
について図面を参照して詳細に説明する。
【００１４】図１を参照すると、本願発明の第一の実施
例である排他制御装置は、ロック取得要求リクエストま
たはロック解除リクエストを発行するロック要求回路１
００と、現在有効なロックに関する識別情報を保持する
ロック識別情報保持回路２００と、ロック要求回路１０
０からのロック識別情報がロック識別情報保持回路２０
０に含まれているかを判断するロック識別情報比較回路
３００と、ロック要求回路１００からの要求に基づきロ
ック識別情報保持回路２００を更新するロック識別情報
更新回路４００とを含んで構成されている。
【００１５】ロック要求回路１００は、ロック取得リク
エストまたはロック解除リクエストをロック要求信号線
１０１により発行し、その際そのロック要求のロック識
別情報をロック識別情報信号線１０２により出力する。
ロック識別情報とは、各ロックすべき領域（共有領域）
を識別するための情報をいい、例えばロックすべき領域
に付与される番号やロックすべき領域のアドレス等が使
用される。この第一の実施例ではロックすべき領域の絶
対アドレスをロック識別情報として使用している。
【００１６】ロック識別情報保持回路２００は、ｎ個の
エントリを有し、各エントリは「ロック識別情報」とそ
のロック識別情報が現在有効か否かを表示する「ロック
識別情報有効表示」（図１中、Ｖと表記）とを含んでい
る。このロック識別情報保持回路２００に登録されてい
るロック識別情報に対応する共有領域は、現在ロック状
態にあることを意味する。すなわち、ロック識別情報有
効表示が”有効”を示しているエントリのロック識別情
報は、現在その共有領域がロックされていることを表
す。
【００１７】ロック識別情報比較回路３００は、ロック
要求回路１００からのロック取得リクエストまたはロッ
ク解除リクエストに対応するロック識別情報が、ロック
識別情報保持回路２００に、有効な情報として登録され
ているものであるか否かを判断する。
【００１８】ロック識別情報更新回路４００は、ロック
要求回路１００からのロック取得リクエストまたはロッ
ク解除リクエストに基づいて、ロック識別情報保持回路
２００を更新する。ロック要求回路１００からの要求が
ロック取得リクエストであれば、そのロック識別情報が
ロック識別情報保持回路２００に登録されていない場合
は、新たなエントリを確保してこのロック識別情報をロ
ック識別情報保持回路２００に登録する。既に当該ロッ
ク識別情報が登録されている場合や新規確保すべきエン
トリがない場合は更新できない。ロック取得の可否につ
いてはロック要求回路１００に返送される。また、ロッ
ク要求回路１００からの要求がロック解除リクエストで
あれば、該当するロック識別情報を含むエントリを無効
化する。
【００１９】図２を参照すると、ロック要求回路１００
は、実行すべき命令を格納する命令レジスタ１１０と、
一時的にデータを格納する複数のレジスタからなるレジ
スタ群１２０と、命令を解読するデコーダ１３０と、各
ステージの命令を保持する命令ラッチＡ〜Ｃ（１４１，
１６１，１８１）と、アドレス演算器１５０と、アドレ
ス演算器１５０の入力オペランドを保持するＸレジスタ
１４２，Ｙレジスタ１４３と、アドレス演算器１５０の
演算結果を保持する論理アドレスレジスタ１６２と、ア
ドレス変換するバッファＴＬＢ（トランスレーション・
ルック・アサイド・バッファ；Translation Look-aside
Buffer）１７０と、絶対アドレスを保持する絶対アド
レスレジスタ１８２とを含んでいる。
【００２０】命令レジスタ１１０に保持される命令のう
ち、ロック命令には、ロック取得要求命令とロック解除
命令の２種類があるものとする。また、これらはさらに
論理アドレスをロック識別情報として使用する命令と、
絶対アドレスをロック識別情報として使用する命令とに
分けられる。論理アドレスによるロック命令であれば、
ｘフィールドで指定されたＸレジスタとｙフィールドで
指定されたＹレジスタを論理アドレスとして加算して、
ＴＬＢを索引し絶対アドレスに変換した上で、それをロ
ック識別情報として使用する。絶対アドレスによるロッ
ク命令であれば、ｘフィールドで指定されたＸレジスタ
とｙフィールドで指定されたＹレジスタが絶対アドレス
として加算して、それをロック識別情報として使用す
る。
【００２１】命令レジスタ１１０の命令コードフィール
ドは、デコーダ１３０で解読され、その後命令ラッチＡ
〜Ｃ（１４１，１６１，１８１）に順次保持されてい
く。命令ラッチＣ（１８１）の内容はロック要求信号線
１０１に出力される。命令レジスタ１１０のｘフィール
ドおよびｙフィールドにはレジスタ群１２０に対するレ
ジスタ番号が格納されている。レジスタ群１２０はこれ
らｘフィールドおよびｙフィールドのレジスタ番号に従
ってデータを読み出し、それぞれＸレジスタ１４２およ
びＹレジスタ１４３に格納する。
【００２２】アドレス演算器１５０は、Ｘレジスタ１４
２およびＹレジスタ１４３の値を加算して論理アドレス
を生成し、その結果を論理アドレスレジスタ１６２に保
持する。
【００２３】ＴＬＢ１７０は連想記憶によりアドレス変
換機能を実現するバッファであり、論理アドレスから絶
対アドレスに変換する。選択器１７１は、ＴＬＢ１７０
による結果および論理アドレスレジスタ１６２の保持す
る値のいずれかを命令ラッチＢ（１６１）の内容に従っ
て選択して、絶対アドレスレジスタ１８２に保持する。
この絶対アドレスレジスタ１８２に保持された絶対アド
レスはロック識別情報信号線１０２に出力される。
【００２４】図３を参照すると、ロック識別情報比較回
路３００は、ロック識別情報信号線１０２からのロック
識別情報を保持する入力レジスタ３１０と、入力レジス
タ３１０のロック識別情報とロック識別情報保持回路２
００の各エントリのロック識別情報とを比較する比較器
３２１〜３２ｎと、比較器３２１〜３２ｎでの比較結果
を保持する比較結果レジスタ３３１〜３３ｎとを含んで
いる。比較器３２１〜３２ｎは、ロック識別情報保持回
路２００の各エントリ毎に対応しており、これら各エン
トリのロック識別情報と入力レジスタ３１０のロック識
別情報とを比較器３２１〜３２ｎで比較して、一致する
ものを見つけ出す。この際、ロック識別情報保持回路２
００の各エントリの有効表示が信号線２０１を介して比
較器３２１〜３２ｎに入力される。すなわち、この有効
表示が”無効”を示しているエントリは比較対象になら
ない。
【００２５】このようにして得られた比較結果は、比較
結果レジスタ３３１〜３３ｎから信号線３０１によりロ
ック識別情報更新回路４００に送られる。また、入力レ
ジスタ３１０のロック識別情報は信号線３０２を介して
ロック識別情報更新回路４００内の（図示しない）入力
レジスタ４１０に保持される。
【００２６】ロック識別情報更新回路４００は、ロック
識別情報比較回路３００からの比較結果に応じて、ロッ
ク要求回路１００からのロック要求がロック取得リクエ
ストであれば入力レジスタ４１０のロック識別情報によ
ってロック識別情報保持回路２００に新規エントリを確
保する。また、ロック要求回路１００からのロック要求
がロック解除リクエストであればロック識別情報保持回
路２００の該当するエントリを無効化する。この無効化
は、有効表示を”無効”とすることで実現できる。ま
た、これらロック識別情報保持回路２００の更新は信号
線４０１により行う。ロック取得の際には、ロック識別
情報保持回路２００の各エントリの有効表示を信号線２
０１を介して参照する。もし、空きエントリがなけれ
ば、新規エントリの取得、すなわち、新規にロック識別
情報を設定することはできない。従って、この場合は信
号線４０２を介して、ロック取得できない旨の通知がロ
ック要求回路１００にされる。ロックを取得できた場合
も同様に、信号線４０２を介して、ロック取得できた旨
の通知がロック要求回路１００にされる。
【００２７】次に、上記第一の実施例の動作について説
明する。
【００２８】図４を参照すると、まず、時刻Ｔ＝Ｔ０に
おいて、命令レジスタ１１０にロック取得命令が保持さ
れている。時刻Ｔ＝Ｔ１では、レジスタ群１２０からデ
ータが読み出され、Ｘレジスタ１４２およびＹレジスタ
１４３に保持される。時刻Ｔ＝Ｔ２では、アドレス演算
器１５０によるアドレス演算の結果が論理アドレスレジ
スタ１６２に保持される。時刻Ｔ＝Ｔ３では、命令ラッ
チＢ１６１の命令が論理アドレスによるロック命令であ
ったとして、ＴＬＢ１７０によるアドレス変換結果が絶
対アドレスレジスタ１８２に保持される。
【００２９】時刻Ｔ＝Ｔ４では、上記絶対アドレスが入
力レジスタ３１０に保持される。時刻Ｔ＝Ｔ５では、入
力レジスタ３１０に保持された絶対アドレスをロック識
別情報として、ロック識別情報保持回路２００の各エン
トリのロック識別情報と比較する。この比較結果は、時
刻Ｔ＝Ｔ５に、比較結果レジスタ３３１〜３３ｎに保持
される。ロック識別情報比較回路３００の入力レジスタ
３１０の絶対アドレスは、時刻Ｔ＝Ｔ５には、ロック識
別情報更新回路４００の入力レジスタ４１０に保持され
る。時刻Ｔ＝Ｔ６には、比較結果レジスタ３３１〜３３
ｎの結果がまとめられ、ロック識別情報更新回路４００
の（図示しない）リプライレジスタ４３０に保持され
て、信号線４０２によりロック要求回路１００にロック
取得の有無が返送される。
【００３０】このように、本願発明の第一の実施例によ
れば、従来のようにロック変数をあらかじめすべて確保
することなしに、必要となったときにロック識別情報保
持回路にロック識別情報を確保するように構成したこと
により、最大でロック識別情報保持回路のエントリ数分
の排他制御を同一時期に行うことができる。
【００３１】次に本願発明の排他制御装置の第二の実施
例について図面を参照して詳細に説明する。
【００３２】図５を参照すると、本願発明の第二の実施
例である排他制御装置は、ロック識別情報回路２００の
各エントリにプロセッサ番号（ＰＩＤ）を含んでいる以
外は第一の実施例と同様の構成となっている。このＰＩ
Ｄとは、各プロセッサに付与される識別子であり、当該
ロックをかけたプロセッサのＰＩＤが保持されている。
このＰＩＤはロック要求回路１００からロック要求プロ
セッサＩＤ信号線１０３を介してロック識別情報保持回
路２００およびロック識別情報比較回路３００に与えら
れる。
【００３３】上述のロック命令において、この第二の実
施例では、ロック解除命令はさらにプロセッサＩＤによ
るロック解除を指定するものとする。この場合、ｘフィ
ールドで指定されたＸレジスタに格納された値がＰＩＤ
として使用される。
【００３４】ロック識別情報比較回路３００では、第一
の実施例に比較してさらに、ロック要求回路１００から
与えられたＰＩＤとロック識別情報保持回路２００のＰ
ＩＤとを比較する。この基本的な構成は図３の第一の実
施例の比較器群と同様の構成を採る。
【００３５】ロック識別情報更新回路４００は、ＰＩＤ
によるロック解除命令に対しては、ロック識別情報保持
回路２００の一致したエントリすべてを無効化する。
【００３６】このように、本願発明の第二の実施例によ
れば、ロックを取得したプロセッサが何らかの原因でロ
ックを解除できなくなってしまった場合でも、容易にロ
ックを解除することができる。
【００３７】
【発明の効果】以上の説明で明らかなように、本発明に
よると、従来のようにロック変数をあらかじめすべて確
保することなしに、必要となったときにロック識別情報
保持回路にロック識別情報を確保するように構成したこ
とにより、最大でロック識別情報保持回路のエントリ数
分の排他制御を同一時期に行うことができる。
【００３８】また、共有変数の絶対アドレスをロック識
別情報として使用することにより、ロック識別情報を一
意に特定することができる。
【００３９】また、ロックを取得したプロセッサが何ら
かの原因でロックを解除できなくなってしまった場合で
も、容易にロックを解除することができる。
【図面の簡単な説明】
【図１】本発明の排他制御装置の第一の実施例の構成を
示すブロック図である。
【図２】本発明の排他制御装置の第一の実施例における
ロック要求回路の構成の一例を示すブロック図である。
【図３】本発明の排他制御装置の第一の実施例における
ロック識別情報比較回路の構成の一例を示すブロック図
である。
【図４】本発明の排他制御装置の第一の実施例のタイミ
ングチャートを表した図である。
【図５】本発明の排他制御装置の第二の実施例の構成を
示すブロック図である。
【符号の説明】
１００ ロック要求回路 １０１ ロック要求信号線 １０２ ロック識別情報信号線 １０３ ロック要求プロセッサＩＤ信号線 １１０ 命令レジスタ １２０ レジスタ群 １３０ デコーダ １６２ 論理アドレスレジスタ １７０ ＴＬＢ １８２ 絶対アドレスレジスタ ２００ ロック識別情報保持回路 ２０１ ロック識別情報有効表示信号線 ２０２ ロック識別情報信号線 ３００ ロック識別情報比較回路 ３０２ ロック識別情報信号線 ３１０ 入力レジスタ ３２１〜３２ｎ 比較器 ３３１〜３３ｎ 比較結果レジスタ ４００ ロック識別情報更新回路 ４１０ 入力レジスタ ４２０ アンド回路 ４３０ リプライレジスタ

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 ロック要求手段からのロック取得要求リ
    クエストまたはロック解除リクエストを受けて排他制御
    を行う排他制御装置であって、 少なくとも一つ以上のエントリからなり各エントリには
    前記ロック要求手段から指示された排他制御の対象とな
    る領域の識別情報であるロック識別情報を保持するロッ
    ク識別情報保持手段と、 前記ロック要求手段からの前記ロック識別情報が前記ロ
    ック識別情報保持手段に含まれているか否かを判断する
    ロック識別情報比較手段と、 前記ロック要求手段からの前記リクエストに基づき前記
    ロック識別情報保持手段を更新するロック識別情報更新
    手段とを含むことを特徴とする排他制御装置。
  2. 【請求項２】 前記ロック識別情報は排他制御の対象と
    なる領域の絶対アドレスであることを特徴とする請求項
    １記載の排他制御装置。
  3. 【請求項３】 前記ロック識別情報は排他制御の対象と
    なる領域に付与された識別番号であることを特徴とする
    請求項１記載の排他制御装置。
  4. 【請求項４】 前記ロック識別情報保持手段は前記各エ
    ントリにさらに前記ロック識別情報を設定したプロセッ
    サ番号を保持し、 前記ロック識別情報比較手段はさらに前記ロック要求手
    段からのロック解除リクエストに伴うプロセッサ番号が
    前記ロック識別情報保持手段の各エントリに含まれてい
    るか否かを判断し、 前記ロック識別情報更新手段はさらに前記ロック識別情
    報比較手段においてプロセッサ番号の一致を検出したエ
    ントリを無効化することを特徴とする請求項１記載の排
    他制御装置。
  5. 【請求項５】 前記ロック識別情報保持手段は前記各エ
    ントリにさらに前記ロック識別情報を設定したプロセッ
    サ番号を保持し、 前記ロック識別情報比較手段はさらに前記ロック要求手
    段からのロック解除リクエストに伴うプロセッサ番号が
    前記ロック識別情報保持手段の各エントリに含まれてい
    るか否かを判断し、 前記ロック識別情報更新手段はさらに前記ロック識別情
    報比較手段においてプロセッサ番号の一致を検出したエ
    ントリを無効化することを特徴とする請求項２記載の排
    他制御装置。
JP6045823A 1994-03-16 1994-03-16 排他制御装置 Pending JPH07262140A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP6045823A JPH07262140A (ja) 1994-03-16 1994-03-16 排他制御装置
US08/403,107 US5623671A (en) 1994-03-16 1995-03-13 Mutual exclusion control apparatus for mutual exclusion control based on locking and unlocking requests

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP6045823A JPH07262140A (ja) 1994-03-16 1994-03-16 排他制御装置

Publications (1)

Publication Number Publication Date
JPH07262140A true JPH07262140A (ja) 1995-10-13

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ID=12729977

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Application Number Title Priority Date Filing Date
JP6045823A Pending JPH07262140A (ja) 1994-03-16 1994-03-16 排他制御装置

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JP (1) JPH07262140A (ja)

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6289410B1 (en) * 1996-07-18 2001-09-11 Electronic Data Systems Corporation Method and system for maintaining consistency of shared objects based upon instance variable locking
US6173375B1 (en) * 1997-02-28 2001-01-09 Lucent Technologies Inc. Method for accessing a shared resource in a multiprocessor system
US6108757A (en) * 1997-02-28 2000-08-22 Lucent Technologies Inc. Method for locking a shared resource in multiprocessor system
US5895492A (en) * 1997-05-28 1999-04-20 International Business Machines Corporation Processor associated blocking symbol controls for serializing the accessing of data resources in a computer system
US5893157A (en) * 1997-05-28 1999-04-06 International Business Machines Corporation Blocking symbol control in a computer system to serialize accessing a data resource by simultaneous processor requests
US5895494A (en) * 1997-09-05 1999-04-20 International Business Machines Corporation Method of executing perform locked operation instructions for supporting recovery of data consistency if lost due to processor failure, and a method of recovering the data consistency after processor failure
US6141734A (en) * 1998-02-03 2000-10-31 Compaq Computer Corporation Method and apparatus for optimizing the performance of LDxL and STxC interlock instructions in the context of a write invalidate protocol
US6189007B1 (en) 1998-08-28 2001-02-13 International Business Machines Corporation Method and apparatus for conducting a high performance locking facility in a loosely coupled environment
US6088757A (en) * 1998-08-28 2000-07-11 International Business Machines Corporation Computer program means and device for conducting high performance locking facility in a loosely coupled environment
US6185650B1 (en) 1998-08-28 2001-02-06 International Business Machines Corporation High performance locking facility
US6253274B1 (en) 1998-08-28 2001-06-26 International Business Machines Corporation Apparatus for a high performance locking facility
US6742135B1 (en) * 2000-11-07 2004-05-25 At&T Corp. Fault-tolerant match-and-set locking mechanism for multiprocessor systems
US7284151B2 (en) * 2003-07-21 2007-10-16 Oracle International Corporation Conditional data access after database system failure
CA2539908A1 (en) * 2006-03-16 2007-09-16 Ibm Canada Limited - Ibm Canada Limitee Lightweight single reader locks
US10360079B2 (en) 2017-06-16 2019-07-23 GM Global Technology Operations LLC Architecture and services supporting reconfigurable synchronization in a multiprocessing system

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5621260A (en) * 1979-07-27 1981-02-27 Nec Corp Access unit
JPH02500550A (ja) * 1987-05-01 1990-02-22 ディジタル　イクイプメント　コーポレーション マルチプロセッサコンピュータシステムにおいて多数のロックインジケータを管理する方法及び装置
JPH0573412A (ja) * 1991-09-11 1993-03-26 Nec Corp マルチプロセツサシステムにおける排他制御システム
JPH05158781A (ja) * 1991-12-06 1993-06-25 Toshiba Corp 共有メモリ方式における排他フラグ管理装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4890222A (en) * 1984-12-17 1989-12-26 Honeywell Inc. Apparatus for substantially syncronizing the timing subsystems of the physical modules of a local area network
US4984153A (en) * 1988-04-27 1991-01-08 Unisys Corporation Storage locking control for a plurality of processors which share a common storage unit
US5249285A (en) * 1988-08-01 1993-09-28 Stenograph Corporation RAM lock device and method for a text entry system
US5142676A (en) * 1988-12-28 1992-08-25 Gte Laboratories Incorporated Separate content addressable memories for storing locked segment addresses and locking processor identifications for controlling access to shared memory
US5175837A (en) * 1989-02-03 1992-12-29 Digital Equipment Corporation Synchronizing and processing of memory access operations in multiprocessor systems using a directory of lock bits
JP2830116B2 (ja) * 1989-07-27 1998-12-02 日本電気株式会社 マルチプロセッサシステムにおけるロック制御機構
US5130710A (en) * 1989-10-18 1992-07-14 Pitney Bowes Inc. Microcomputer-controlled electronic postage meter having print wheels set by separate D.C. motors
JPH0664567B2 (ja) * 1989-12-25 1994-08-22 株式会社日立製作所 多重プロセッサシステム
US5276847A (en) * 1990-02-14 1994-01-04 Intel Corporation Method for locking and unlocking a computer address
AU633724B2 (en) * 1990-06-29 1993-02-04 Digital Equipment Corporation Interlock queueing
US5339397A (en) * 1990-10-12 1994-08-16 International Business Machines Corporation Hardware primary directory lock
US5237694A (en) * 1991-05-30 1993-08-17 Advanced Micro Devices, Inc. Processing system and method including lock buffer for controlling exclusive critical problem accesses by each processor
US5321825A (en) * 1991-06-18 1994-06-14 Advanced Micro Devices, Inc. Processing system with lock spaces for providing critical section access
US5430860A (en) * 1991-09-17 1995-07-04 International Business Machines Inc. Mechanism for efficiently releasing memory lock, after allowing completion of current atomic sequence

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5621260A (en) * 1979-07-27 1981-02-27 Nec Corp Access unit
JPH02500550A (ja) * 1987-05-01 1990-02-22 ディジタル　イクイプメント　コーポレーション マルチプロセッサコンピュータシステムにおいて多数のロックインジケータを管理する方法及び装置
JPH0573412A (ja) * 1991-09-11 1993-03-26 Nec Corp マルチプロセツサシステムにおける排他制御システム
JPH05158781A (ja) * 1991-12-06 1993-06-25 Toshiba Corp 共有メモリ方式における排他フラグ管理装置

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US5623671A (en) 1997-04-22

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