JPS6022377B2 - アドレス制御方式 - Google Patents

Description

【発明の詳細な説明】 開示の概要 プロセッサ中の複数の汎用レジスタ（ＧＰＲ）と関連し
て複数のアクセス・レジスタ（ＡＲ）が新たに設けられ
る。

ＡＲの各々は、一意的なセグメント・テーブル記述子（
ＳＴＤ）をロードされる。ＳＴＤは、主記憶中に置かれ
たセグメント・テーブル起点（ＳＴＯ）アドレスと該セ
グメント・テーブルの長さフィールドを含む。１封固の
ＧＰＲに関連する１封固のＡＲは、最大１９箇までのデ
ータ・アドレス空間のサプセツトを規定する。

所与のＡＲに置かれたＳＴＤは、関連するＧＰＲが記憶
オペランドの基底レジスタとして選択されるとき、アド
レス変換のために選択される。各ＡＲに関連して与えら
れる特殊フィールドは、関連するＡＲが可能化されてい
てそこに使用可能なＳＴＤが保持されていること、又は
関連するＡＲが不能化されていてＳＴＤをそれ以外の処
から得なければならないことを指示する。このように不
能化されたＡＲに関中するＧＰＲは、他のＡＲによって
規定されたアドレス空間に関連する基底値を指定する事
ができる。しかしながら、もし、所与のＧＰＲが記憶オ
ペランドの基底レジスタとしてではなく、所与の命令の
指標レジスタ又はデータ・ソ−ス・レジスタもしくはデ
ータ・シンク・レジスタとして選択されるならば、この
ＧＰＲに関連するＡＲ中のＳＴＤはアドレス変換のため
には選択されない。データを含み得る実行中プログラム
のアドレス空間を規定し且つ制御するために、第１母客
目のＡＲを設けることができる。又ＡＲの各々に関連し
てアクセス・レジスタ制御べクト（ＡＲＣＶ）レジスタ
をそれぞれ設けることにより、各アドレス空間における
内容のアクセス及び使用態様を制御することができる。
発明の背景本発明はデータ処理システム中で実行されて
いる所与のプログラムが多重仮想アドレス空間を同時に
アクセスできるようにすることに係る。

多重仮想アドレス空間の環境で仮想アドレツシングを使
用するデータ処理システムは、例えばＭＮＳ（多重仮想
記憶）／システム制御プログラムを使用するＩＢＭシス
テム／３７０に見られるように、当該技術分野では周知
である。このようなシステムは、セグメント・テーブル
及びページ・テ−ブルを使用して、０乃至亥４一１バイ
トのアドレス範囲（ａｄ心ｅｓｓａｂｍ〇）を有する各
アドレス空間を規定する。セグメント・テーブルの各ヱ
ントリはべ−ジ・テーブルのアドレスを保持し、各ペー
ジ・テーブルはそのアドレス空間中にある複数のページ
を規定する。即ち、各ページ・テーフル・ェントリは、
主記憶に割付けられたページ・フレームのアドレスを保
持することができる。各アドレス空間は、主記憶に置か
れたセグメント・テーブルを位置付けるようなセグメン
ト・テーフル起点（ＳＴＯ）と呼ばれるポインタによっ
て参照される。ｍＭシステム／３７０のアーキテクチヤ
では、各アドレス空間は０乃至１８ Ｍバイト（Ｚ４バ
イト）までのアドレス範囲を有する。前記のＭＮＳ／シ
ステム制御プログラムを使用するＢＭシステム／３７０
では、実質的に無限のアドレス空間を利用することがで
きる。従って複数のユーザにそれぞれ異なるアドレス空
間を割当て、各ユーザがその割当てられたアドレス空間
だけをアドレスできるようにすると、それぞれのアドレ
ス空間を互いに分離することができる。もっとも、或る
アドレス空間又はその一部がすべてのユーザによって共
有されるものと規定されている場合は別である（米国特
許第４０９６５７３号及び第４１３６３８５号参照）。
かくて、これらの先行技術では、複数のアドレス空間が
完全に分離されるか、又は或るアドレス空間もしくはそ
の一部がすべてのユーザによって完全に共有されていた
にすぎない。ｍＭシリーズ／１のプロセッサは、本発明
とは異なる様式で、複数のアドレス空間を同時にアクセ
スすることができる。

このプロセッサは、命令のソース・オペランドを第１ア
ドレス空間に関連付け、命令の任意のシンク・オペラン
ドを第２アドレス空間へ関連付け、そして命令の取出を
第３アドレス空間へ関連付けるようにしている。これに
対し、本発明は、命令のソース・オペランド又はシンク
・オペランドを各アドレス空間へ関連付けるようなかか
る特徴を使用していない。そうではなくて、本発明は、
基底レジスタとしての汎用レジスタのオペランド指定を
使用して、該汎用レジスタに関連するアドレス空間を選
択するのである。その結果、本発明は、アドレス空間を
切換えるためのどのような命令をも使用しないで、任意
のオペランド（例えば、異なるアドレス空間にあるソー
ス・オペランド）のためのアドレス空間を容易に切換え
ることができる。以下の特許は、ｍＭシリーズ／１のア
ドレス空間制御に係る。米国特許第４０３５７７９号は
、代替保護モード（ＡＰＭ）ビット及び監視プログラム
状態ビットを有するレベル状況レジスタ（ＬＳＲ）を開
示する。これらのビットは、ユーザ・キー・レジスタ（
ＵＫＲ）に保持されたユーザ・アドレス・キーに干渉す
ることなく、監視プログラムの制限されたアドレス範囲
を制御する。これらのビットが両者ともにセットされて
いる場合、各命令の取出が（ゼロ・キーを有する）監視
プログラム・キー領域で行なわれねばならないのに対し
、各オペランドのアクセスはユーザ・キー・レジスタに
置かれた現在のキーによって識別されるユーザ・キー領
域で行なわれる。監視プログラムは、主記憶中の他のい
かなるキー領域をもアクセスすることができない。監視
プログラム状態ビットのみがセットされている場合、す
べての命令及びオペランドのアクセスは監視プログラム
・キー領域でだけ行なわれる。もし両ビットがリセット
されているならば、ユーザのアクセスだけが許容される
。米国特許第４０３７２０７号は、１／０の活動アドレ
ス・キー（ＡＡＫ）を無視するようなプロセッサの活動
アドレス・キーが、プロセッサの最後の活動アドレス・
キー・レジスタへ最終保存キー（ＬＫＳＡ）として入力
されることを開示する。

機械チェック又はプログラム・チェックが生ずると、こ
の最後の活動アドレス・キー・レジスタはその入力を阻
止され、かくて最終保存キーを維持することができる。
次いで、この最終保存キーはアドレス・キー・レジスタ
（ＡＫＲ）のソース．オペランド・キー（ＯＰＩＫ）セ
クションへ出力ゲートされ、そしてシンク・オペランド
・キー（ＯＰが）セクション及び命令空間キー（ＩＳＫ
）セクションは監視プログラム・キーヘセツトされるの
で、割込み原因を含むことある最終保存キーのアドレス
砲図でもつて割込みをかけることにより監視プログラム
を起動することができる。米国特許第４０３７２１４号
は、１／０サブチャネル及びプロセッサのアドレス・キ
ー・レジスタにアドレス空間識別子をそれぞれ保持する
キー・レジスタ・セクションを、機械で識別可能な主記
憶のアクセス・タイプと関連付けるような活動アドレス
・キー選択回路を開示する。

機械で識別可能なアクセス・タイプには、例えば命令取
出、ソース・オペランド取出、シンク・オペランド取世
／書込及び１／０サブチャネル・アクセスが含まれる。
米国特許第４０３７２１５号は、複数のアドレス・キー
・レジス夕・セクション及び活動アドレス・キー選択回
路と組合わされたアドレス再配置変換機構により、機械
が選択したレジスタ・キー及びプログラムが選択した論
理アドレスを変換し、もって物理的な主記憶における空
間を管理することが開示されている。

米国特許第４０斑６４５号は、複数のアドレス・キー・
レジスタ・セクションを通常の記憶保護キー・メモリ制
御を有する活動アドレス・キー選択回路と組合わせるこ
とにより、機械で識別可能な種々のアクセス・タイプの
間でアドレス・サブレンジの保護可能性（ｐｒｏｔｅｃ
ねｂｉｌｉｔｙ）を与えることが開示されている。

又共通キーに関連するアドレス・サブレンジはシステム
・ユーザによって共有可能にされ、そしてすべての１／
０アクセスはサブレンジの謎出専用保護フラグを無視す
る。米国特許第４０４２９１３号は、命令の制御下でア
ドレス・キー、即ちアドレス空間識別子をアドレス・キ
ー・レジス夕へロードしたり又はそこから書込んだりす
ることによって、システム中のアドレス範囲を制御する
ことを開示する。米国特許第４０５００６０号はオペラ
ンド空間等化（ＥＯＳ）制御を開示し、これが可能化（
ｅ岬ｂｌｅ）されると、アドレス・キー・レジスタがそ
のソース・オペランド・キー・セクションでもつてソー
ス・オペランド・アクセスのために異なるアドレス範囲
を与えるとしても、アドレス・キー・レジスタのシンク
・オペランド・キー・セクションによって与えられるシ
ンク・オペランドのアドレス範囲内ですべてのオペラン
ド・アクセス（即ち、ソース及びシンク）が生ずるよう
に強制される。

オペランド空間等化制御が不能化（ｄｉｓａｂｌｅ）さ
れると、ソース・オペランド・キー・セクションによっ
て与えられるソース・オペランドのアドレス範囲はソー
ス・オペランドを取出す場合に使用される。発明の要約 本発明は、実行可能なプログラムに関連してシステム中
にあるアドレス空間のサブセツト間の分離又は共有可能
性の程度を正確に制御することに係る。

共有可能性の制御は新規な実現手段によって得られるが
、これは既存のＩＢＭシステム／３７０のアーキテクチ
ャと互換性がある。本発明の目的は、下記の機能を有す
るプ。

セッサを提供することである。１ 種々のアドレス空間
にある命名されたデータの集まりを相対バイト・アドレ
ッシングで以て直接にアドレスできること。

２ 主記憶及び１／０記憶によって命名された集まりと
して処理されうるデータ・セットを直接にアドレスでき
ること。

３ 複数のアドレス空間の所与のサブセツトを同時にア
クセスすること。

４ 既存のアーキテクチャ及び本発明の新しいアーキテ
クチヤのために設計された両プログラムの実行を可能に
するように既存のアーキテクチャとの互換性を有するこ
と。

５ 複数のアドレス空間の同時的にアクセス可能な所与
のサブセットをユーザの適用プログラム及び既存のアク
セス方式プログラムによって直接且つ容易に使用できる
こと。

６ 実行プログラムのアドレス空間及び複数のアドレス
空間（例えば最大１９固のデータ空間）の所与のサブセ
ツトを同時にアクスセできること。

７ 同時的にアクセス可能な複数のアドレス空間におけ
る相対バイト・アドレッシングを規定するような各基底
レジスタに関連して別々のアクセス・レジスタを備える
こと。

８ 汎用レジス夕の数に応じた多数の同時的にアクセス
可能なデータ空間をサポートすること。

９ 各汎用レジスタのビット数をＮとしたとき、最大２
Ｎバイトのアドレス範囲を有する各アドレス空間で相対
バイト・アドレツシングをサポートすること。

１０ 種々のアドレス空間をアクセスするためのアクセ
ス・レジスタに再ロ−ドすることによって、同時的にア
クセス可能な複数のアドレス空間のサブセツトを任意の
時間に変更できること。

１１ 複数のプログラム・アドレス空間が指定された複
数のデータ・アドレス空間を共有することができるよう
にする一方、他のデータ・アドレス空間を共有できない
ようにし、又互いに他のプログラム・アドレス空間を共
有することを許容又は禁止できるようにすること。

１２ 種々のプログラムが種々の許容状態（ａ山ｈｏｒ
ｉｔｙ）で以て同じデータ・アドレス空間をアクセスす
ることができるように、各アクセス・レジスタで許可状
態の制御を行なうこと。

１３ 各アクセス・レジス外こその関連するアドレス空
間の属性又は該アドレス空間におけるデータ要素を指定
する記述フィールドを設け、これにより該アドレス空間
に関連する命令の動作を決定すること。

１４ プログラムによって必要になるまで該プログラム
ヘデータ・アドレス空間を結合することを要しないアド
レツシング機構を備えること。

１５ プログラムが実行可能にされていない場合、即ち
プログラムが指名（ディスパッチ）されていない場合、
このようなプログラムとは無関係に複数のデータ・アド
レス空間をサポートすることができるようなアドレッシ
ング機構を備えること。

１６ プログラム・アドレス空間におけるデータの相対
アドレツシングを汎用レジスタが与えるようにそのアク
セス・レジスタを不能化し、又（このプログラム・アド
レス空間とは別個にそのアクセス・レジスタによって指
定された）データ・アドレス空間における相対アドレッ
シングを該汎用レジスタが制御するようにそのアクセス
・レジスタを可能化すること。

１７ 既存のアーキテクチャの下でプログラムを実行し
ている間、アクセス・レジスタを不能化することにより
、このようなプログラムの実行に先立ってアクセス・レ
ジスタへロードする必要性を排除できること。

１８ 各プログラム空間におけるプログラムが指定され
た特権命令を使用することを別々に許可するように各プ
ログラム空間に関する許可状態の制御を行なうこと。

１９ 逐次的な複数のオペランド要求が複数のアクセス
・レジスタで識別された種々のアドレス空間を柔軟にア
クセスできるようにすること。

いかなるものであれアドレス空間を切換えるための命令
の介入は必要でなく、しかも任意のアドレス空間と要求
中オペランドのソース又はシンク状態との間に特定の関
係を設定する必要もない。従って、本発明の特徴とする
処は、複数のアドレス空間の所与のサプセットにあるデ
ータを実行中プログラムによってアクセスすることを制
御する点にあり、更に詳細に説明すれば、このプログラ
ムが異なるアドレス空間にあるデータをアクセスする場
合であっても、このプログラムの実行を中断することな
くそのアクセスを制御する点にある。

アクセスの様式は、アドレス空間に応じて変更すること
ができる。たとえば、このプログラムは第１アドレス空
間についてはそこからデータを読出すことだけを許容さ
れ、第２アドレス空間についてはそこへデータを書込む
ことだけを許容され、第３アドレス空間についてはデー
タの読出し及び書込みの両方を許容される。本発明に従
って、プロセッサ中にある複数の汎用レジスタ（以下「
ＧＰＲ」と略す）に関連して複数のアクセス・レジスタ
（以下「ＡＲ」と略す）が設けられる。ＡＲの各々は、
アドレス空間識別子、例えば一意的なセグメント・テー
ブル記述子（以下「ＳＴＤ」と略す）をロードされる。
ＳＴＤは、セグメント・テーブル起点（以下「ＳＴＯ」
と略す）フィールド及びセグメント・テーブルの長さフ
ィールドから成る。かくて、プロセッサ中の１句固のＧ
ＰＲに関連する１針固のＡＲが設けられる。所与のＡＲ
に置かれたＳＴＤがアドレス変換のために選択されるの
は、関連するＧＰＲが記憶オペラソドの基底レジスタと
して選択される場合、例えば関連するＧＰＲがＩＢＭシ
ステム／３７０の命令のＢフィールドによって選択され
る場合である。しかしながら、もし関連するＧＰＲが記
憶オペランドの基底アドレスとしてではなく、命令の指
標（×）レジスタ又はデータ・ース・レジスタもしくは
データ・シンク・レジスタ（Ｒ）として選択されるなら
ば、このＡＲ中のＳＴＤはアドレス変換のためには選択
されない。又本発明は各ＡＲに関連してアクセス・レジ
スタ制御ベクトル（以下「ＡＲＣＶ」と略す）レジスタ
を設け、関連するアドレス空間に対する実行中プログラ
ムのアクセス・タイプを制御することにより、各アドレ
ス空間に対する各プログラム・アクセスの許可状態を制
御するようにしている。

所与のＡＲ又はその関連するＡＲＣＶレジスタ中の特殊
フィールドは、このＡＲが可能化されていてそこに使用
可能なＳＴＤが保持されていること、又はこのＡＲが不
能化されていてＳＴＤをそれ以外の処かち得なければな
らないことを指示することができる。各ＡＲに関するこ
の特殊フィールドは、不能化された任意のＡＲに関連す
るＯＰＲが、他のＡＲによって規定されたアドレス空間
に関連する基底値を指定することを許容する。例えば、
不能化されたＡＲに関連するＧＰＲは、特定のＡＲＯに
よって規定されたプログラム・アドレス空間におけるデ
ータの基底アドレスを指定することができる。かくて、
本発明は、どのアドレス空間が実行中プログラムを含む
かということ、そしてこれ以外のどのアドレス空間にあ
るデータが実行中プログラムによってアクセスされうる
かということを制御する。

こうするには、実行中プログラムのＳＴＤを保持するよ
うに１つのＡＲ、例えばＡＲＯを固定的に割当ててもよ
い。そうすると、他のＡＲは、実行中プログラムがアク
セス可能なデータを含むような他のアドレス空間のＳＴ
Ｄを保持するために利用することができる。又それらに
関連するＡＲＣＶレジスタは、このようなデータ・アド
レス空間を実行中プログラムがアクセスする際に許容さ
れるアクセス・タイプを制御する。又実行中プログラム
のアドレス空間は、このプログラムに利用可能なデータ
を含むことができる。例えば、システム／３７０ではＡ
ＲＯを実行中プログラムのＳＴＤを保持するように割当
て、他のＡＲＩ乃至ＡＲ１５の全部又は一部を該プログ
ラムに利用可能なデータを含むアドレス空間のＳＴＤを
保持するように割当てることができる。更に前述の機構
は、プロセッサによるＡＲ又はＡＲＣＶレジスタの使用
を不能化することによって、ＩＢＭシステム／３７０で
走行するように設計された既存プログラムを実行するた
めにも使用することができる。

というのは、このＯＰＲはＩＢＭシステム／３７０のそ
れと同じであるからである。例えば、制御レジスタ（Ｃ
Ｒ）又はプログラム状況ワード（ＰＳＷ）の或るフィー
ルドにより、プロセッサが通常のＩＢＭシステム／３７
０モード又は本発明の仮想記憶間（ｃｒｏｓｓ−ｖ“ｕ
ａｌ−ｍｅｎｏｒｙ）モードのどちらで走行しているか
を指示することができる。又本発明に従って「ＡＲ／Ａ
ＲＣＶロード」と呼ばれる新しい非一特権命令が提供さ
れるが、この命令は主記憶中の諸フィールドからＡＲ及
びＡＲＣＶレジスタヘロードし且つ特殊フィールドを可
能化状態へセットするものである。

特定プログラムのためにロードさるべきＡＲ及びＡＲＣ
Ｖレジスタの値を保持する主記憶領域のアドレス範囲は
、ＯＳＩ制御レジスタと呼ばれる１つの制御レジスタで
規定される。但し、ＤＳＩはデータ空間インベントリ（
ＤａｔａＳｐａｃｅ Ｉｎｖｅｎｔｏｒｙ）を意味し、
以下では簡潔のためにその略語を使用することにする。
所与のプログラムのためにロードさるべきＡＲ及びＡＲ
ＣＶレジスタの値は、ＤＳＩ缶。御しジスタによって規
定されたＤＳＩに含まれる。「ＡＲ／ＡＲＣＶロード」
命令は、実行中プログラムによってアクセスさるべきア
ドレス空間に対するＤＳＩェントリを指定されたＡＲへ
ロードするために、このＤＳＩ制御レジスタの内容を使
用する。ＤＳＩ制御レジスタへのローデイングは、シス
テム／３７０の特権命令である「制御情報ロード」命令
によって行なわれる。従って、「ＡＲ／ＡＲＣＶロード
」命令を使用するプログラムは、特権命令である「制御
情報ロード」命令を発行するための許可を有さない場合
がある。かくて、ＤＳ機。御しジス夕によってアドレス
されるＤＳＩへのアクセスは、「ＡＲ／ＡＲＣＶロード
」命令によってのみ行なわれる。他の非−特権命令であ
る「ＡＲ／ＡＲＣＶ書込」命令は、ＯＳＩ制御レジスタ
によって現に規定されているＤＳＩへＡＲの現在の値だ
けを書込むことができる。ＤＳＩ制御レジスタで規定さ
れたアドレス範囲は、この規定されたＤＳＩの外部で「
ＡＲ／ＡＲＣＶロード」命令又は「ＡＲ／ＡＲＣＶ書込
」命令によるアクセスを禁止する。ＤＳＩの起点及び長
さは、ＤＳＩ制御レジスタ対と呼ばれる１対の制御レジ
スタに置くこともできる。他の非−特権命令で、任意の
ＡＲに対する特殊フィールドを不能化状態へセットし、
こうしてこのＡＲを不能化するようにしてもよい。実施
態様の説明 第１図には、命令レジスタ１０Ａ及び命令カウンタ１０
Ｃを含む通常の命令復号回路９が示されている。

命令復号回路９は、ＩＢＭシステム／３７０の任意の命
令の命令コードを復号することができる。命令コードは
当該命令の長さ及び種類を規定し、またＧＰＲを指定す
るＲ、Ｘ又はＢフィールドを規定する。これらのフィー
ルドはゲート１ １乃至１４によって選択され、該ゲー
トの出力は４ビットのアドレス・バス９Ａを介して１６
個のＧＰＲを含むＧＰＲ配列１ ７へ接続される。アド
レス・バス９Ａ上の信号は、ＧＰＲ配列１７中に指定さ
れたＧＰＲを選択する。ゲート１ １乃至１４‘まＳＴ
Ｄ選択機構２０へ至るバス１１Ａ乃至１４Ａ上の基底レ
ジスタ・アドレスを検出し、該機構は、ＧＰＲ配列１７
で選択されたＧＰＲに関連するＡＲ／ＡＲＣＶレジスタ
対を同時に選択する。

各論理アドレスの指標（×）、基底（Ｂ）及び変位（Ｄ
）フィールドはＧＰＲ配列１ ７及び命令復号回路９に
よって通常のアドレス加算回路１８へ送られ、そこで生
成された論理アドレスが論理アドレス・レジスタ１９へ
供給される。

論理アドレス・レジスタ１９に保持された論理アドレス
は、ＩＢＭシステム／３７０で実現された形式の変換索
引緩衝機構（以下「ＴＬＢ」と略す）２７を備えた通常
のアドレス変換機構へ供給される。ＳＴＤ選択機構２０
は選択されたＡＲからＳＴＯを出力し、これを通常のＴ
ＬＢ ２７及びアドレス変換機構へ送る。ＴＬＢ ２７
はこのＳＴＯ並びに論理アドレス・レジスタ１９から供
給されるセグメント・インデックス（ＳＸ）及びページ
・インデックス（ＰＸ）を使用することにより、アドレ
ス変換が以前に行なわれ且つその変換アドレスがＴＬＢ
２７で依然として有効であるか否かを決定する。もし
そうであるならば、ＴＬＢアドレツシング手段２６は変
換済みの実アドレスを直ちにＴＬＢ ２７から取出して
実アドレス・レジスタ３３に置くので、この段階で変換
プロセスが終了する。もし変換アドレスがＴＬＢ ２７
で利用できなければ、ＳＴＤ選択機構２０から供給され
るＳＴＯ並びに論理アドレス・レジスタ１ ９から供給
されるセグメント・インデックス（ＳＸ）及びページ・
インデックス（ＰＸ）を使用してセグメント・テーブル
２２及びページ・テーブル２４をアクセスすることによ
り、完全なアドレス変換プロセスが実行される。ＳＴＤ
選択機構２０の詳細は、第２図に示されている。

図示の如く、ＳＴＤ選択機構２０‘まＯＲ回略４０を有
し、該回路は命令復号回路９から線１１Ａ乃至１４Ａの
１つに供Ｖ給される記憶オペランドの基底レジスタ・ア
ドレスを受取る。ＡＲ選択レジスタ４１に供給されるＯ
Ｒ回路４０の出力は１６ウェィのアドレス復号回路４２
によって復号され、かくてその１６出力線のうち１つが
付勢される。この場合、アドレス０がＡＲ坊墓択線４２
Ｂを介して反転回路５１を付勢するのに対し、他の１５
本のＡＲＩ−１５翼択線４２Ａの各々はＡＲ配列４６中
の対応するＡＲ及びＡＲＣＶ配列４８中の対応するＡＲ
ＣＶアドレスを同時に選択する。このようにして選択さ
れたＡＲの内容はＡＲ出力レジスタ４７へ供孫合され、
これに対応する選択されたＡＲＣＶレジスタの内容はＡ
ＲＣＶ出力レジスタ４９へ供ｖ給される。

ＡＲ出力レジスタ４７の内容は、このようにして選択さ
れたＡＲ中のＳＴＤである。

ＡＲ０ ７２に保持されるＳＴＤは実行中プログラムを
含むアドレス空間を指定し、そしてＡＲ出力レジスタ４
７に保持されるＳＴＤはこのプログラムがアクセスする
ことができるデータ空間を指定する。

実行中プログラムのＳＴＤは主記憶からＡＲ０ ７２へ
直接にロードされるか、又はＩＢＭシステム／３７０の
制御レジスタ１でもよい予定の制御レジスタ７１から転
送されうる。因に、ＩＢＭシステム／３７０は、制御レ
ジスタ１中のＳＴＯによって実行中プログラム及びその
アクセス可能なデータに対するアドレス空間を規定する
ことを必要とする。ＡＲＣＶ出力レジスタ４９中の内容
は、少なくとも可能化（Ｅ）ビット、読出（Ｒ）ビット
及び書込（Ｗ）ビットを含む。

これらのビットは、ＡＲ出力レジスタ４７に置かれてい
る選択されたＳＴＤによって規定されたデータ空間に対
する実行中プログラムのアクセス権を決定する。対応す
るＡＲの使用を可能にするためには、Ｅビットが１へセ
ットされねばならない。４ビットの記憶保護キー（ＫＥ
Ｙ）がＡＲＣＶ‘こ含まれる場合、この記憶保護キーは
主記憶中のアクセスされた松バイト・ブロックに対する
保護キーと比較され、両者が一致するときに主記憶への
アクセスが許容される。

しかし、或るアドレス空間を主記憶でアクセスできるの
は、このアドレス空間のＳＴＤが主記憶ＳＴＯレジスタ
７４へ転送される場合だけである。従って、ＡＲ０ ７
２で指定されたプログラム空間又はＡＲ出力レジスタ４
７で指定されたデータ空間は、そのＳＴＤが主記憶ＳＴ
Ｏレジスタ７４へ転送される場合にのみ、主記憶中でア
クセスされうる。この主記憶アクセス要求のＳＴＤはゲ
ート５４及び７３の制御下で転送され、該ゲートはＡＮ
Ｄ回路５３の出力によって選択的に付勢される。ＡＮＤ
回路５３が脱勢されると、その出力へ接続された反転回
路５６によってゲート７３が付勢される。命令取出要求
は、プログラムのアドレス空間をアクセスすることを必
要とする。

このため、ＯＲ回路４３は、線１６Ｃ上の「分岐命令ア
クセス要求」信号又は正規命令に対する線１６Ｄ上の「
命令取出要求」信号を受取り、その出力に「命令要求」
信号を供Ｖ給する。ＯＲ回路４３からの「命令要求」信
号は、ＡＮＤ回路５３を脱勢するために、反転回路５２
で反転される。かくてＡＮＤ回路５３が脱勢されると、
ＡＲ０ ７２に置かれたＳＴＤはゲート７３を介して主
記憶ＳＴＯレジスタ７４へ転送され、そこで命令取出要
求のアドレスを制御する。しかしながら、任意のオペラ
ンド・アクセス要求の間は、対応するＡＲＣＶ中のＥビ
ットがオンである限りＡＮＤ回路５３は付勢されたまま
に留まる。

従って、ＡＲ出力レジスタ４７中のＳＴＤは現要求のＳ
ＴＯを保持する主記憶ＳＴＯレジスタ７４へ転送される
。選択されたＡＲの内容が不能化される場合、即ちＡＲ
ＣＶ出力レジスタ４９に置かれた選択されたＡＲＣＶ中
のＥビットがオフとなる場合、ゲート７３が付勢され、
かくてＡＲ０ ７２中のＳＴＤが主記憶ＳＴＯレジスタ
７４へ転送される。オペランド・アクセス要求に対する
許可は、ＡＲＣＶ出力レジスタ４９に贋かれた選択され
たＡＲＣＶ中のＲ及びＷビットの値によって調整される
。

もしＲビットが１であれば、取出アクセスが許容される
。これに対し、Ｒビットが０であれば、敬出アクセスは
許容されない。同様に、Ｗビットが１であれば書込アク
セスが許容されるが、Ｗビットが０であれば、書込アク
セスは許容されない。もしＲ及びＷビットの両方が１へ
セットされているならば、データ空間において読出及び
書込アクセスの両方が許容される。もし主記憶に対する
要求がこのビット・セッティングに違反するならば、Ａ
ＮＤ回路６３及び６４は線６６に「プログラム・チェッ
ク」信号を供給し、これによりＲ及びＷビットの使用を
強制する。かくて、命令ユニットから線１６８を介して
「書込要求」信号が供給されている間にＷビットがオフ
であればＡＮＤ回路６３が「プログラム・チェック」信
号を出力し、又命令ユニットから線１６Ａを介して「読
出要求」信号が供給されている間にＲビットがオフであ
ればＡＮＤゲート６４が「プログラム・チェック」信号
を出力する。ＡＲ０ ７２の内容が主記憶アクセスに対
するＳＴＤとして使用される場合、ＡＲＣＶＯレジスタ
４８ＡはＲ及びＷビットを保持し、これらのビットを反
転回路６２Ａ及び６２Ａへ供給する。

反転回路６１Ａの出力はＡＮＤ回路６３Ａへ供給され、
該回路は線１６Ｂ上の「書込要求」信号及び反転回路５
６の出力を受取る。これはプログラム空間に書込みを行
なうプログラムの許可状態をチェックするためのもので
あって、書込アクセスが許可されていなければ結果的に
「プログラム・チェック」信号が生ぜられる。同様に、
ＡＮＤ回路６４Ａは反転回路６２Ａ及び５６からの入力
を受取り、又線１６Ａからの「読出要求」信号をも受取
ってオペランド取出アクセスに対する許可状態をチェッ
クする。各ＡＲＣＶ中の記憶保護キー（ＫＥＹ）は、関
係するアドレス空間に置かれたデータのアクセスについ
て追加の許可制御を与える。

ＡＮＤ回路５０はＡＲＣＶ出力レジスタ４９から記憶保
護キー及びＢビットを受取る。もしＥビットが１へセッ
トされているならば、記憶保護キーはＡＲＣＶ出力レジ
スタ４９からの主記憶中の通常のキー比較回路へ転送さ
れる。当該アクセスを許容するためには、この記憶保護
キーは狐バイトの主記憶ブロックに対するキーと一致し
なければならない。この場合、プｏグラム状況ワード（
俺Ｗ）中のキーは使用されない。もしＥビットが０へセ
ットされているならば、ＡＲＣＶ出力レジスタ４９に置
かれた記憶保護キーのかわりに、プログラム状況ワード
（ＰＳＷ）中のキーが使用される。第３図は「ＡＲ／Ａ
ＲＣＶロード」命令の実行に必要な回路を示す。命令レ
ジスタ１川こ置かれた「ＡＲ／ＡＲＣＶロード」命令は
命令コードＬＥを有するものとして示されており、その
ビット２４−２７に相当するＲＩフィールドは、ロード
すべきＡＲ及びＡＲＣＶレジス夕対のアドレスを保持す
る。命令レジスタ１０のビット２８一３１に相当するＲ
２フィールドはＧＰＲのアドレスを保持する。このＧＰ
Ｒは、主記憶８２に置かれたＤＳＩ中のダブルワ−ドで
あって、前記の指定されたＡＲ／ＡＲＣＶレジス夕対へ
ロードすべきダブルワードの論理アドレスを保持する。
このＤＳＩの実起点アドレスは、ＤＳＩ制御レジスタ８
０Ａの内容によって指定される。「ＡＲ／ＡＲＣＶ。ー
ド」命令のＲ２フィールドで指定されたＧＰＲ中に置か
れているアドレスは論理アドレスであり、ＧＰＲ配列１
７から３ビット位置だけ左へオフセットされてＧＰＲ出
力レジスタ１７Ａへ転送され、そこから変位アドレス・
レジスタ１９を介してアドレス加算回路２７へ転送され
る。アドレス加算回路２７は変位アドレス・レジスタ１
９の内容とＤＳＩ制御レジスタ８０Ａに置かれたＤＳＩ
の実起点アドレスとを結合して実アドレスを生成し、こ
れを実アドレス・レジスタ３３に供給する。この実アド
レスは主記憶８２に置かれたＤＳＩ中のダブルワードを
アクセスするために使用され、かくて該ダブルワードは
記憶オペランド・レジスタ８３へ出力される。他のＤＳ
Ｉ制御レジスタ８０８は、実行中プログラムによって使
用することができるＤＳＩの最大の長さを指示する。比
較回路８０ＣはこのＤＳＩ制御レジスタ８０Ｂの内容を
ＧＰＲ出力レジス夕１７Ａの内容と比較し、後者が前者
を凌駕するとき、「プログラム・チェック」信号を発生
する。記憶オペランド・レジスタ８３に置かれたダブル
ワードのビット０一３１はＡＲ及びＡＲＣＶ配列４８中
にある選択されたＡＲＣＶレジスタヘロードされ、ビッ
ト３２−６３はＡＲ配列４６中にある選択されたＡＲへ
ロードされる。ＡＲＣＶフィールド中のビット０はＥビ
ットを含み、これは選択されたＡＲ／ＡＲＣＶレジスタ
対を可能化するために１へセットされねばならない。Ｅ
ビットがオフであれば、トリガ８４がセットされて「プ
ログラム・チェック」信号を発生するので、これにより
オペレーティング・システムはロード中のＡＲが可能化
されていないことを知ることができる。「ＡＲ／ＡＲＣ
Ｖ書込」命令も本発明に従って堤供される。

この命令は命令コードがＳＢである点を除仇ま、第３図
の命令レジスタ１０に保持されるように図示されている
「ＡＲ／ＡＲＣＶロード」命令と同じである。「ＡＲ／
ＡＲＣＶ書込」命令のＲＩフィールドーこよって指定さ
れるＡＲ／ＡＲＣＶレジスタ対の内容は、当該命令のＲ
２フィールド及びＤＳＩ制御レジスタ８０Ａ中の実アド
レスによって指定された主記憶８２中のダブルワード位
置へ書込まれる。又命令コードＯＡＲを有する「ＡＲ不
能化」命令が提供され、該命令はそのＲＩフィールドで
０へセットされたＥビットを含むＡＲＣＶレジスタを指
定することにより、関連するＡＲを不能化する。

第４図には、ＡＲＣＶ−０レジスタ４８Ａ及びＡＲＣＶ
配列４８に設けられた他のＡＲＣＶレジスタ１−１５に
関する他の制御を設けることによりＳＴＤ選択機構２０
に対する追加の機能を与えるために、第２図の回路に追
加される回路が示されている。ＡＲＣＶ−０レジスタ４
８Ａのセツテイソグは、ＡＲ−０で規定されたプログラ
ム・アドレス空間における特権命令の選択されたサブク
ラスの実行を制御する。ＡＲＣＶレジスタ１一１ ５に
関する他の制御は、第１図の命令復号回路９によって復
号されている現命令の一般的命令コードの追加サブセッ
トを与える。ＡＲＣＶ−０レジスタ４８Ａによる特権命
令サブクラスの制御はＡＲＣＶレジスタ１−１５に関す
る追加の制御とは独立しており、互いに関係なく使用さ
れるか、又は第２図のようにどちらも使用されない。

命令コード復号回路１６Ａは追加の出力Ｐ１，Ｐ２，…
…………，Ｐｎを含み、これらの出力は以下に示すよう
にタイプが異なる種々の特権命令サブクラスを通知する
。

１ １／０命令、例えば「入出力開始」命令等。

２ 多重処理命令、例えば「プロセッサ信号」命令等。

３ 特殊命令、例えばＲ？Ｑ（特注）命令等。４ 保守
命令、例えば「診断」命令等。

５ 「制御情報ロード」命令。

６ 資源管理命令、例えば「ページ・テーフル・ェント
リ無効化」命令、「記憶キー設定」命令、「ＴＬＢ除去
」命令、「時刻設定」命令、「割込マスク設定」命令、
「ＣＰＵ時刻設定」命令等。

ＡＲＣＶ−０レジスタ４８Ａは前述のアクセス制御ビッ
トＲ及びＷを保持するとともに、命令コード復号回路１
６Ａの出力線Ｐ１，Ｐ２，・・・・・・・・・・・・…
，Ｐｎに対応する処の特権命令のサプクラス・マスク・
ビットＳＩ，Ｓ２，……………，Ｓｎをも保持する。

各サブクラス・マスク・ビットの０又は１状態は、ＡＲ
０ ７２中のＳＴＤによって規定された適正なアドレス
空間でアクセスされる特権命令の対応するサプクラスの
実行を可能化又は不能化する。このサブクラスの可能化
／不能化はＡＮＤ回路９１乃至９５によって行なわれ、
該回路の各々はＡＲＣＶ−０レジスタ４８Ａからの対応
するマスク・ビット及び命令コード復号回路１６Ａから
の対応する信号線をそれぞれ受取る。ＡＮＤ回路９ １
乃至９５の出力線ＣＩ乃至Ｃｎは、プロセッサの割込回
路へ「プログラム・チェック」信号を供給する。かくて
、もし所与のサブクラスを不能化するようにこのサブク
ラスに対応するＳビットが１へセットされており、しか
も命令コード復号回路１６Ａが不能化されたサプクラス
における特権命令を発生するならば、ＡＮＤ回路９１乃
至９５のうち対応するＡＮＤ回路が「プログラム・チェ
ック」信号を出力するので、システム制御プログラム中
の割込処理ルーチンはこれに応じてＡＲ０ ７２で規定
された現アドレス空間におけるプログラムのそれ以後の
実行を停止させ、そしてこの停止の理由を指示する。非
−特権命令は常にその実行を許容される。

従って、もし非一特権命令がＡＲ０ ７２によって規定
された適用プログラム・アドレス空間での実行を許容さ
れるならば、すべての特権命令サブクラス・ビツトＳ１
，Ｓ２，………・・・…，Ｓｎは１へセットされ、かく
てすべての特権命令の実行を不能化する。第４図のＡＲ
ＣＶレジスタ１一１５に置かれるビットＴＩ…・・・・
・・・・・・・・Ｔｎは、命令コード復号回路９で復号
されている現命令の命令コードの拡張部として使用され
る。

例えば、或る命令の命令コードはそのオペランドの乗算
を総括的に指示することができる。この場合、ビットＴ
Ｉ……………Ｔｎは対応するＡＲＩ−１５によって規定
されたアドレス空間におけるデータ・タイプを指示し、
これをバス４９Ｂを介して命令コード復号回路１６Ａへ
通知するので、命令ユニットは対応するアドレス空間で
アクセスされているものと指示されたこのデータ・タイ
プについて乗算を遂行することができる。ビットＴＩ…
・・・・・・・・・・・・Ｔｎの意味する処は次の通り
である。１ 固定小数点数 ２ 単精度浮動小数点数 ３ 倍精度浮動小数点数 ４ 拡張精度浮動小数点数 追加の制御をＡＲＣＶが実現することもできる。

即ち、‘１｝或るアドレス空間が他のアドレス空間と共
通のセグメントを含むか否か、■アドレス空間の起点が
ゼロであるか否か、糊どのような範囲の論理アドレスが
アクセスを許容されるのか、■論理アドレスが実アドレ
スへ変換されるのか又はそのまま実アドレスとして使用
されるのか、という点には拘わりなく、ＡＲＣＶ中に指
示子を追加して２４ビット又は３１ビットのアドレツシ
ング・モードを指定することができる。このような追加
の制御を実現するための回路は自明であるので、図面に
は示されていない。ＴＬＢ ２７（第１図）の参照を含
むアドレス変換プロセスによって得られる主記憶の実ア
ドレスは、前以て主記憶からの転送されたデータを保持
する処のキャッシュ記憶中の主記憶データをアクセスす
ることができる。

セグメント・テーブル２２及びページ・テーフル２４を
使用するように第１図に図示されたアドレス変換手段は
単なる１例にすぎないのであって、本発明は他のアドレ
ス変換手段、例えば刊行物であ る「 ＩＢＭ Ｓ＄ｔ
ｅｍ／３８ ＴｅｃｈｎｉｃａｌＤｅｖｅｌｏｐｍｅｎ
ｔｓ Ｍａｎｕａｌ」（Ｆｏｒｍ Ｎｏ．Ｇ５８０−０
２３７）の第２３頁に記載されたハッシュ式アドレス変
換手段についても利用できることはもちろんである。

第５図は第２図に図示された実施態様の変形を示す。

図示の如く、ＡＲ配列４６及びＡＲＣＶ配列４８は単一
の配列４６Ａへまとめられ、各ＣＰＲに関連するその各
ェント川ま関連するＡＲ及びＡＲＣＶレジスタの両方を
含む。アドレスを保持しないＧＰＲが選択されるときは
、適当な論理を使用してＡＲ／ＡＲＣＶアドレス対の出
力が禁止される。

【図面の簡単な説明】

第１図はセグメント・テーブル記述子 （ＳＴＤ）選択機構を通常のアドレス変換機構及び命令
復号回路と絹合せて成る本発明の方式を示す図、第２図
はＳＴＤ選択機構の１実施態様を示す図、第３図は本発
明に従って提供される「ＡＲ／ＡＲＣＶロード」命令を
実行するに必要な回路を示す図、第４図は第２図の実施
態様に追加される回路を示す図、第５図はＡＲ及びＡＲ
ＣＶレジスタが単一の配列へ含まれるように第２図の実
施態様を変形した例を示す図である。 第１図中、９・・・・・・命令復号回路、１０Ａ・・…
・命令レジスタ、１６・・・・・・命令コード復号回路
、１７・・・・・・汎用レジスタ（ＧＰＲ）配列、２０
・・・・・・セグメント・テーブル記述子（ＳＴＤ）選
択機構、２２……セグメント・テーフル、２４……ペー
ジ・テーフル、２７・・・・・・変換索引緩衝機構（Ｔ
ＬＢ）。 第２図中、４６・・…・アクセス・レジスタ（ＡＲ）配
列、４７……ＡＲ出力レジスタ、４８……アクセス・レ
ジスタ制御ベクトル（ＡＲＣＶ）配列、４９・・・・・
・ＡＲＣＶ出力レジスタ、７１・・・・・・制御レジス
スタ１、７２……ＡＲＯレジスタ。図 蛇 図 Ｎ 船 図 Ｍ 船 第４図 第５図

Claims (1)

1. 【特許請求の範囲】 １ 複数の汎用レジスタを有し、主記憶に置かれたオペ
   ランドの基底レジスタとして或る汎用レジスタが現命令
   中の基底フイールドによつて指定されるとき、少くとも
   該汎用レジスタの内容と現命令中の変位フイールドとを
   加算して前記オペランドの論理アドレスを生成するよう
   にしたデータ処理システムのアドレス制御方式であつて
   、 前記複数の汎用レジスタに関連して設けられた、ア
   ドレス空間識別子をそれぞれ保持するための複数のアク
   セス・レジスタと、 前記複数の汎用レジスタに関連し
   て設けられた、制御フイールドをそれぞれ保持するため
   の複数の制御ベクトル・レジスタと、 現命令中の基底
   フイールドに応答して１つの前記アクセス・レジスタ及
   び１つの前記制御ベクトル・レジスタをそれぞれ選択す
   るための選択手段と、 該選択されたアクセス・レジス
   タからそのアドレス空間識別子を転送するための転送手
   段と、 該転送手段から転送されるアドレス空間識別子
   を受取つて特定の変換テーブルを位置付けるとともに、
   該変換テーブルを使用して前記論理アドレスを主記憶に
   おける実アドレスへ変換するためのアドレス変換手段と
   、 前記選択された制御ベクトル・レジスタからその制
   御フイールドを受取り、該制御フイールドに応答して前
   記選択されたアクセス・レジスタのアドレス空間識別子
   によつて識別されるアドレス空間に対するアクセス・モ
   ードを制御するための手段とを備えて成る。 アドレス制御方式。２ 前記制御フイールドの各々は少
   くとも可能状態又は不能状態へ選択的にセツトされる可
   能化フイールドを含み、前記選択された制御ベクトル・
   レジスタの可能化フイールドが可能状態へセツトされて
   いる場合にのみ前記転送手段を可能化して前記選択され
   たアクセス・レジスタからそのアドレス空間識別子を転
   送するようにした、特許請求の範囲第１項記載のアドレ
   ス制御方式。