JPH0290349A

JPH0290349A - 仮想記憶システムのアドレス空間制御装置

Info

Publication number: JPH0290349A
Application number: JP63240854A
Authority: JP
Inventors: Shoichi Fukagawa; 深川　正一; Yasuhiko Hatakeyama; 畠山　靖彦; Toshiyuki Kinoshita; 俊之木下; Toshiaki Arai; 利明新井
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1988-09-28
Filing date: 1988-09-28
Publication date: 1990-03-29
Also published as: US5210840A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、仮想記憶システムに関し、特に、非常に大量
のデータの処理に適する、仮想アドレス空間の制御に関
する。

〔従来の技術〕

プログラムが複数の仮想アドレス空間にアクセスできる
ような多重仮想記憶システムが、特開昭５６−１４０５
７６号公報に記載されている。このシステムにおいては
、各ＧＲ（汎用レジスタ）に関連ししてＳＴ○（セグメ
ントテーブル起点）を保持するＡＲ（アクセスレジスタ
）が設けられ、ＧＲの一つがＢＲ（ベースレジスタ）と
して命令中で指定されると、この指定されたＧＲに関連
付けられたＡＲの内容が読出されて、ＳＴＯ＆供給する
。

各ＡＲの内容を変更するための特別な非特権命令が用意
され、この命令は、ある制御レジスタにより規定される
主記憶領域中のデータを、指定されたＡＲにロードする
。

したがって、プログラムは、ＡＲの内容を変更するか、
又は異なるＧＲをＢＲとして指定することにより、複数
の５ＴＯ１すなわち複数のアドレス空間を利用すること
ができる。

このシステムは、プログラムが複数のアドレス空間にア
クセスするのを可能にした点で、仮想記憶システムに一
つの顕著な改善をもたらした。例えば、単一のアドレス
空間に収容できないような大量のデータの処理が、この
システムにより容易になる。

〔発明が解決しようとする課題〕

しかしながら、前記のシステムにも、更に改善すべき余
地がないわけではない。このシステムにおいて、アドレ
ス空間の切替えには、前述のように、ＡＲの内容の変更
か、あるいは、異なるＢＲの指定が必要である。ＡＲの
内容の変更は、主記憶へのアクセスを必要とし、主記憶
へのアクセスは、論理アドレスから実アドレスへの変換
を伴う。

したがって、この方法には時間がかかるという難点があ
り、特に、アドレス空間を頻繁に切替える必要がある場
合に、処理速度の著しい低下が生じる。

他方、異なるＢＲの指定には、前記のような問題はない
。その代りに、個々の命令において適切なＧＲがＢＲと
して指定されねばならない。この要請は、特に、先行す
る演算の結果によりアクセスすべきアドレス空間が決定
される場合や、反復処理の途中でアドレス空間が切替わ
る場合に、問題を生じる。例えば、あるサブルーチンが
大量のデータの相次ぐ部分に対して反復して実行されて
＝７いる間に、アドレス空間を切替える必要が生じると、こ
のサブルーチン中の全命令か又は選択された多数の命令
において、各ＢＲ指定フィールドを書替えなけれななら
ない。加えて、この方法によりアクセスしうるアドレス
空間の個数は、ＢＲとして利用可能なＧＲの個数を超え
ることができず、それより多いアドレス空間を利用しよ
うとすれば、前述したＡＲの内容の変更が必要になる。

本発明の総合的な目的は、ＡＲの内容の変更ともＢＲの
指定の変更とも異なる、より融通性のある機構によって
、大量のデータを容易に処理できるようにすることにあ
る。

本発明の具体的な目的の一つは、より融通性のある機構
により、プログラムが複数のアドレス空間にアクセスで
きるようにすることにある。

本発明の他の具体的な目的は、インデキシングによって
アドレス空間の切替えを直接制御できるようにすること
にある。

本発明の他の具体的な目的は、より広いアドレス空間の
所望の部分空間をプログラムが容易に選一８＝択できるようにし、それにより、非常に広いアドレス空
間をプログラムに提供することにある。

本発明の更に他の目的は、前記の諸特徴を前掲公開公報
に記載されているようなり　Ｒの選択と連動するアドレ
ス空間切替機構と組合わせて、より融通性のあるアドレ
ス空間制御を実現することにある。

〔課題を解決するための手段〕

第１の発明においては、ＢＲとして使用可能な各ＧＲが
他のＧＲと関連付けられ、後者のＧＲの内容がアドレス
空間の指定に関与する。詳述すれば、アドレス空間の決
定のための第１要素情報を保持する第１要素情報レジス
タと、ＢＲとして指定されたＧＲに関連付けられたＧＲ
からアドレス空間を決定するための第２要素情報を読出
す回路と、第１要素情報と第２要素情報を用いて論理ア
ドレスと組合わされるべきアドレス空間指定子（例えば
５ＴＯ）を決定する回路とが設けられる。

例えば、第１要素情報はベースとなるアドレス空間指定
子であり、第２要素情報はそれに加算されるべきディス
プレースメントである。他の例では、第１要素情報はレ
ジスタの複数のエントリにそれぞれ保持されたアドレス
空間指定子であり、第２要素情報はレジスタのエントリ
を指定するエントリ指定子である。後者の例において、
更に、ベースとなるエントリ指定子を保持するエントリ
指定子レジスタを設け、この内容と第２要素情報を加算
してエントリを決定してもよい。

第２の発明においては、命令によりインデクスレジスタ
として指定されるＧＲとそれに関連付けられた他のＧＲ
とが連結されて、倍長インデクスレジスタを構成する。

また、アドレス空間指定子レジスタにより与えられるア
ドレス空間指定子は、ＢＲとして指定されたＯＲの内容
と連結されて、前者を上位部分とする倍長ベースアドレ
スを形成する。この倍長ベースアドレスと前記の倍長イ
ンデクスレジスタからの倍長インデクスデータとが７１
〜レス加算器に入力されて、アドレス加算器の出力の下
位半分が論理アドレスとして用いられ、上位半分がこの
論理アドレスと組合わされるべきアドレス空間指定子と
して用いられる。

第３の発明においては、アドレス空間指定子レジスタに
加えて、ＢＲとして指定されたＯＲの内容をアドレス加
算器への入力の前に左シフトするシフタと、このシフタ
によるシフトの長さを指定するシフト長レジスタとが設
けられる。

前記の諸発明は、更に、ＢＲとしてのＧＲの選択と連動
するアドレス空間切替機構と組合わせることができる。

すなわち、第１の発明における第１要素情報レジスタ及
びエントリ指定子レジスタ、第２の発明におけるアドレ
ス空間指定子レジスタ、並びに第３の発明におけるアド
レス空間指定子レジスタ及びシフト長レジスタを、ＢＲ
として使用可能な各ＧＲに関連付けて、あるＧＲがＢＲ
として選択される時に、それに関連付けられた各レジス
タも選択されるようにすることがηきる。

〔作用〕

第１の発明によれば、ＢＲとして指定されるＯＲに関連
付けられたＧＲの内容を変更又は増減することによって
、異なるアドレス空間にアクセスすることができる。Ｇ
Ｒの内容の変更増減は、通常のレジスタ演算命令によっ
て自由に行なうことができるから、ＡＲの内容の入替え
やＢＲの指定の変更によるよりも融通性の高いアドレス
空間の切替えを行なうことができる。

また、第２の発明によれば、インデクスデータの上位部
分がそのままアドレス空間のディスプレースメントにな
り、かつ、論理アドレスからの溢れがアドレス空間指定
子の増分として扱われる。

したがって、インデキシングによるアドレスの連続的変
化が自動的にアドレス空間の切替えを生じる。

更に、第３の発明によれば、アクセスしうるアドレス空
間の個数は増さないけれども、アクセスしうるアドレス
空間の広さが拡張され、ＢＲとして使用されるＧＲと関
連付けられたＧＲの内容の変更増減によって、この広い
アドレス空間における部分空間の指定を容易に変更する
ことができる。

更にまた、ＢＲとしてのＧＲの選択に連動するアドレス
空間切替機構と前記の各発明を組合わせれば、−層融通
性の高いアドレス空間の制御を行なうことが可能になる
。

〔実施例〕

第２図は、本発明の一実施例の概要を示す。この図は、
後述するデータ線１１Ａが付加された点を除けば、前掲
特開昭５６−１４０５７６号公報の第１図と実質上同じ
である。この装置は、命令デコード回路９と、ＳＴＯ決
定機構１０と、論理アドレスレジスタ１４中に論理アド
レスを生成するための回路と、論理アドレスを実アドレ
スレジタ１８中の実アドレスに変換するためのアドレス
変換機構とから成る。

命令デコード回路９は、命令レジスタ１と、命令フェッ
チサイクルを示す命令フェッチトリガー２と、命令カウ
ンタ３と、ゲート４〜７と、命令の演算コードをデコー
ドするためのＯＰデコーダ８を含む。ゲート４〜７は、
命令のＧＲ指定フィールドの一つを選択し、それらの出
力４Ａ〜７Ａは、ＧＲ群１１中の一つのＧＲを、オペラ
ンドレジスタ、ＢＲｌ又はＸＲ（インデクスレジスタ）
として指定する。ＢＲとして選択されたＧＲの内容と、
ＸＲとして選択されＧＲの内容と、命令のＤ（ディスブ
レースメン１−）フィールドＩＤは、アドレス加算器１
２により加算されて、論理アドレスを形成する。ゲート
１３は、命令フェッチ１−リガー２により制御されて、
命令フェッチサイクルにおいては命令カウンタ３の出力
を選択し、それ以外の期間においてはアドレスアダー１
２の出力を選択して、論理アドレスレジスタ１４にセラ
１−する。

論理アドレスは、サインビットを除いて、セグメン１〜
を指定する１１ピッ１−のＳＸ（セグメントインデクス
）部と、セグメンｉ・内のページを指定する８ビツトの
ＰＸ（ページインデクス）部と、ページ内のディスブレ
ースメントを指定する１２ビツトのＤ部から成り、それ
により２Ｇ語のアドレス空間を提供する。ＳＸは、ＳＴ
○決定機構１０からのＳＴＯにより指定されたＳＴ（セ
グメントテーブル）１５の一つのエントリを指定し、Ｐ
Ｘは、指定されたＳＴエントリが指すＰＴ（ページテー
ブル）１６の一つのエントリを指定し、指定されたＰＴ
エントリは、主記憶のページフレームの位置を指定し、
これが論理アドレスのＤ部と組合されて、実アドレスを
形成する。更に、このようにして得られたページフレー
ム位置と、用いられたＳＴＯとＳＸとＰＸとが、周知の
７Ｉ”　Ｌ　ｒ３（トランスレーションルックアサイド
バッファ）１７に登録されて、このページの再度の指定
に備える。

ＯＰデコーダ８が分岐命令コードを解読した時に発生さ
れる分岐先命令フェッチ信号８Ａと、命令フェッチトリ
ガー２の出力２Ａと、ゲート４〜７からのＢＲ指定信号
４Ａ〜７Ａは、ＳＴＯ決定機構１０に供給される。更に
１本発明に従い、ＢＲとして指定可能なＧＲの各々が他
の一つのＧＲと関連付けられ、ゲート出力４Ａ〜７Ａに
よりＢＲとして選択されたＧＲに関連付けられたＯＲの
内容１１Ａが、ＳＴＯ決定機構１０に供給される。例え
ば、奇数番号ＯＲをＢＲに指定可能なＧＲとし、各奇数
番号ＧＲをその直前の偶数番号ＧＲと関連付けることが
できる。

ＳＴＯ決定機構１０の詳細は、第１図に示される。この
図は、本発明に直接の関係がない部分が省略された点と
、ＡＲの出力を修正する回路が設けられた点を除き、前
掲特開昭５６−１４０５７６号公報の第２図と実質上同
じである。ＡＲ群２０中の各ＡＲと、ＡＲＣＶ群２１中
２１中ＲＣＶＲ（Ａ　Ｒ制御ベクトルレジスタ）は、Ｅ
Ｒとして指定可能な各ＧＲと関連付けられ、各ＡＲは一
つのＳＴＯを保持し、各ＡＲＣＶＲは、それと対をなす
ＡＲ中のＳＴＯにより規定されるアドレス空間へのアク
セスが許されるか否かを示すＥビット３２及びその他の
、アクセス制御情報を保持する。ＧＲの選択に用いられ
るゲート４〜７の出力４Ａ〜７Ａは、ＳＴＯ決定機９１
１０中のアドレスデコーダ１９にも印加される。ＡＲ工
〜ＡＲ，、に対する選択信号１９Ａは、ＡＲＲ２Ｏ３Ａ
ＲＣＶ群２１に供給されて、命令によりＢＲとして指定
されたＧＲに対応するＡＲとＡＲＣＶＲとを選択する。

ＢＲとして指定されたＧＲに関連付けられたＧＲの内容
１１Ａは、空間ディスプレースメントレジスタ２３に一
時的に保持される。このレジスタ２３の内容２３Ａ　（
ＳＴＯディスプレースメント）と、選択されたＡＲ中の
ＳＴＯ（ベース５ＴＯ）２ＯＡとは、加算器２４により
加算されて、その和はデータ空間ＳＴＯレジスタ２５に
入る。ゲート２７及び２８は、データ空間ＳＴＯレジス
タ２５又はＡＲｏ　２９の一方の内容を選択して、ＳＴ
○出力レジスタ３０に転送する。ＡＲｏ　２９は、実行
中のプログラムが収容されたアドレス空間に対応するＳ
ＴＯを保持する。

ゲート２７及び２８による選択は、ＡＮＤ回路２６によ
り制御される。命令デコーダ９からの分岐先命令フェッ
チ信号８Ａと順次命令フェッチ信号２ＡのＧＲ組合せ信
号の反転３１Ａと、アドレスデコーダ１９からのＡＲ０
選択信号１９Ｂの反転２２Ａと、選択されたＡＲＣＶＲ
のアクセス許可ビット信号３２Ａが、ＡＮＤ回路２６に
印加される。その結果、ＡＮＤ回路２６は、命令フェッ
チ動作のための期間以外の期間において、ＡＲ＠が選択
されず、かつ１選択されたＡＲの内容から導出されたＳ
ＴＯに対応するアドレス空間へのアクセスが許されてい
る場合に、ゲート２７を介してデータ空間ＳＴＯレジス
タ２５を選択し、それ以外の場合には、ゲート２８を介
してＡＲｏ２９を選択する。ＳＴ○出力レジスタ３０の
内容は、第２図に示されたアドレス変換機構に送られて
、ＳＴのサイズに対応するビット位置だけ左にシフトさ
れた後、ＳＴ○アドレスとして使用される。

この実施例においては、ＢＲとして使用されているＧＲ
に関連付けられたＯＲの内容を変更するだけで、異なる
アドレス空間にアクセスすることができる。例えば、こ
の関連付けられたＧＲの内容を“１″ずつ増加すること
により、相次ぐアドレス空間にアクセスすることができ
る。

第３図は、第１図におけるデータ空間ＳＴＯ出力回路３
３の一変形を示す。第１図におけるＡＲＲ２Ｏ３代りに
、ＡＶＲ（アドレスバク１〜ルレジスタ）群４０が設け
られる。各ＡＶＲは複数のエン１−りを持ち、各エン１
〜りに一つのＳＴＯが格納される。更に、ＡＶＲにそれ
ぞれ関連付けられたＡＶＢＲ（アクセスベクトルベース
レジスタ）からなるＡＶＢＲ群４１群数１られる。各Ａ
ＶＢＲは、それに関連付けられたＡＶＲのエントリの選
択のためのベースエントリ番号を保持する。空間ディス
プレースメントレジスタ２３の内容、すなわち、ＢＲと
して指定されたＯＲに対応付けられたＧＲの出力は、エ
ン１−り番号ディスプレースメントとして用いられる。

各ＡＶＲとＡＶＢＲの内容は、ＡＲと同様に、特別な命
令によって主記憶中の他のデータで置換することができ
る。

アドレスデコーダ１９からの選択信号１９Ａは、一つの
ＡＶＲと、それに関連付けられたＡ　Ｖ　Ｂ　Ｒとを選
択する。選択されたＡ　Ｖ　Ｂ　Ｒからのベースエント
リ番号と、空間ディスプレースメントレジスタ２３から
のエントり番号ディスプレースメントは、加算器２４に
より加算されて、選択されたＡＶＲのエントリの一つを
指定する。こうして指定されたエントリに保持されてい
たＳＴＯが、データ空間ＳＴＯレジスタ２５へ読出され
る。

第４図に示された別の変形は、第３図に示される機構が
簡素化されたものである。この変形においては、第３図
におけるＡＶＢＲ群４１群数１器２４が除かれて、空間
ディスプレースメントレジスタ２３の内容がエン１−り
番号を直接指定する。

第５図は、第３図の機構の更に別の変形を示す。

第３図におけるＡ　Ｖ　Ｒ群４０の代りに、多数のエン
トリを持つ単一の大容量ＡＶＲ４２が設けられ、これら
のエントリは、連続するエントリ番号で識別される。ま
た、ＡＶＢＲ群４１中の各ＡＶＢＲは、ＡＶＲ４２の任
意のエントリを指定してよい。

選択信号１９Ａは、ＡＶＢＲ群４１群数１供給される。

空間ディスプレースメントレジスタ２３の内容は、選択
されたＡＶＢＲにより指定されるエントリと最終的に選
択されるエントリの間の、ディスプレースメントを与え
る。

第６図は、本発明によるアドレス制御装置の他の例を示
す。この装置においては、一対のＧＲｌ例えば、命令で
指定された奇数番号のＧＲとその直前の偶数番号のＧＲ
が、縦続接続されて６４ビット長のインデクスレジスタ
を形成し、かつ。

ＢＲとして指定されたＧＲの内容と、第１図におけるＡ
ＲからのＳＴＯが、後者を上位部分とする６４ビツトの
ベースアドレス５２を形成する。このベースアドレス５
２と、インデクスデータ５３と命令中のディスプレース
メントＩＤとが、６４ビツト幅のアドレス加算器５０に
より加算されて、もしもゲート１３により選択されれば
、６４ビツト長のアドレスデータ５１を生じる。このデ
ータ５１の下位３２ビツトは、論理アドレスレジスタ１
４に入り、そこから論理アドレスとしてアドレス変換機
構に供給される。他方、データ５１の上位３２ビツトは
、データ空間ＳＴＯレジスタ２５に入り、もしもゲート
２７により選択されれば、ＳＴＯ出力レジスタ３０を経
て、アドレス変換機構に供給される。グー１−２７及び
２８のための制御回路は、第１図に示されたものと同じ
であり、したがって、図示されていない。

このアドレス計算機構によれば、インデクスデータの上
位３２ビツトの値がＳＴＯのデイスプレ−スメントを直
接に示し、更に、アドレス計算における下位３２ビツト
からの溢れもまた、ＳＴＯのディスプレースメントの増
分として扱われる。

したがって、インデキシングにより論理アドレスが連続
的に変化するにつれて、アドレス空間が自動的に切替え
られ、第１図ないし第５図に示される諸装置におけるよ
うな、アドレス空間の切替のためにＯＲの内容を変更す
る命令を予め挿入しておく必要はない。したがって、こ
の機構は、複数のアドレス空間にまたがる長大な配列を
連続的に処理するのに好都合である。

第７図は１本発明によるアドレス制御装置の更に他の例
を示す。この装置は、アドレス空間を切替える代りに、
アドレス空間を拡張することによって、大量のデータの
処理を容易にする。ＢＲとして指定されたＯＲからの出
力１１Ｂは、左シフタ６ｏを介して、６４ビツト幅のア
ドレス加算器５０に入力される。他方、ＡＲＣＶ群２１
中２１中ＲＣＶＲは、左シフタ６０によるシフトの長さ
を指定するＢＲ８Ｃ（ベースレジスタシフトカウント）
６１を保持する。

あるＧＲがＢＲとして選択されると、このＧＲに関連付
けられたＡＲＣＶＲも選択されて、その中のＢＲ８Ｃ６
１が左シフタ６０を制御する。その結果、ＢＲの内容は
このＢＲ８Ｃにより指定された長さだけ左にシフトされ
、６４ビツトアドレス加算器５０の出力は、６４ピツ１
〜長の論理アドレス６２となる。この論理アドレスの有
効なＳＸは左シフト長だけ伸長され、したがって、この
伸長された長さに対応する広さのアドレス空間へのアク
セスが可能になる。例えば、ＢＲ８Ｃに１２ビツトのシ
フト長を指定するコードがセラ１−されれば、ＢＲの内
容が“１”だけ増されるごとにアドレス空間は４に語ず
つ拡張され、最大８Ｔ語のアドレス空間がアクセス可能
になる。ＳＴＯは、従来と同様に、ＡＲＲ２Ｏ３ら得ら
れる。

前述の各実施例は、ＢＲの選択に応じて選択されて異な
るＳＴＯを供給するＡＲ群の機能を拡張するものとして
、説明された。しかしながら１本発明は、それに止まら
ず、従来の単一アドレス空間には収容できない非常に大
量のデータの処理を、ＡＲ群に代ってサポートするため
にもまた、適用することができる。例えば、第１図、第
６図及び第７図において、ＡＲＲ２Ｏ３単一のＡＲで置
換されてもよい。

〔発明の効果〕

本発明によれば、自由かつ容易に内容を変更しうるＧＲ
をアドレス空間の制御に利用することによって、アドレ
ス空間を自由かつ容易に切替え又は拡張することができ
、特に、非常に大量のデータへの連続的なアクセスが一
段と容易になる。その結果、長大な配列を扱う科学技術
計算、データベースの処理などのためのプログラミング
が容易になり、更に、そのようなプログラムの処理速度
も改善される。

【図面の簡単な説明】

第１図は第１の発明の一実施例を示すブロックダイヤグ
ラムであり、第２図は第１＠の装置を含むアドレス変換
機構のブロックダイヤグラムであり、第３図ないし第５
図は第１の発明の他の実施例を示すブロックダイヤグラ
ムであり、第６図は第２の発明の一実施例を示すブロッ
クダイヤグラムであり、第７図は第３の発明の一実施例
を示すブロックダイヤグラムである。９・・・命令デコード回路、１０・・・ＳＴＯ決定機構
、１１・・・ＧＲ群、ＩＩＡ、２３・・・ＢＲとして選
択されたＧＲに関連付けられたＧＲからのデータとそれ
を受けるレジスタ、１５〜１７・・・アドレス変換機構
、２０・・・ＳＴＯを保持するレジスタ、２４・・・ア
ドレス空間の指定を修飾するための加算器、４０．４２
・・・複数のＳＴＯを保持する多エントリレジスタ、４
１・・・ベースエントリを指定するレジスタ、５２・・
・倍長ベースアドレス、５３・・・倍長インデクタデー
タ、６０・・・左シフタ、６１・・・シフト長レジスタ
。

Claims

【特許請求の範囲】１、記憶装置と、アドレス計算に用いられるデータを供
給するためのレジスタとして使用可能な複数の汎用レジ
スタとを有し、命令により与えられるアドレス情報を用
いてアドレス空間内における論理アドレスが計算され、
前記論理アドレスがアドレス空間を指定するアドレス空
間指定子と組合わされた後に前記記憶装置における実ア
ドレスに変換される仮想記憶システムにおいて、アドレ
ス空間の決定のための第１要素情報を保持する第１要素
情報レジスタと、第１汎用レジスタがベースレジスタと
して命令に従つて選択された時にこの第１汎用レジスタ
に関連付けられた第２汎用レジスタからアドレス空間の
決定のための第２要素情報を読出す手段と、前記第１要
素情報と前記第２要素情報を用いて論理アドレスと組合
わされるべきアドレス空間指定子を決定する手段とを備
える、アドレス空間制御装置。２、請求項１において、前記第１要素情報はアドレス空
間指定子であり、前記決定手段は前記第１要素情報と前
記第２要素情報を加算する加算器を含む、アドレス空間
制御装置。３、請求項１において、前記第１要素情報は
前記第１要素情報レジスタの複数のエントリにそれぞれ
保持された複数のアドレス空間指定子であり、前記決定
手段は前記第２要素情報を用いて前記複数のエントリの
一つを選択する手段を含む、アドレス空間制御装置。４、請求項３において、前記選択手段は、前記複数のエ
ントリの一つを指定するエントリ指定子を保持するエン
トリ指定子レジスタと、前記エントリ指定子と前記第２
要素情報を加算してエントリ選択信号を発生する加算器
とを含む、アドレス空間制御装置。５、請求項１、２、３又は４において、２個以上の汎用
レジスタがベースレジスタとして使用可能であり、これ
らの汎用レジスタがそれぞれの前記第２汎用レジスタと
前記第１要素情報レジスタと前記エントリ指定子レジス
タに関連付けられていて、ある汎用レジスタがベースレ
ジスタとして選択される時にそれが関連付けられた前記
第２汎用レジスタと前記第１要素情報レジスタと前記エ
ントリ指定子レジスタも選択される、アドレス空間制御
装置。６、請求項４において、２個以上の汎用レジスタがベー
スレジスタとして使用可能であり、これらの汎用レジス
タがそれぞれの前記第２汎用レジスタと前記エントリ指
定子レジスタに関連付けられていて、ある汎用レジスタ
がベースレジスタとして選択される時にそれが関連付け
られた前記第２汎用レジスタと前記エントリ指定子レジ
スタも選択される。アドレス空間制御装置。７、記憶装置と、アドレス計算に用いられるデータを供
給するためのレジスタとして使用可能な複数の汎用レジ
スタとを有し、命令により与えられるアドレス情報を用
いてアドレス空間内における論理アドレスが計算され、
前記論理アドレスがアドレス空間を指定するアドレス空
間指定子と組合わされた後に前記記憶装置における実ア
ドレスに変換される仮想記憶システムにおいて、アドレ
ス空間指定子を保持する指定子レジスタと、前記指定子
レジスタの内容とベースレジスタとして命令により指定
された第１汎用レジスタの内容を前者を上位部分として
連結することにより形成される倍長ベースアドレスを入
力の一つとして受け、インデクスレジスタとして前記命
令により指定された第２汎用レジスタとこの第２汎用レ
ジスタに関連付けられた第３汎用レジスタを連結するこ
とにより構成される倍長インデクスレジスタの内容を入
力の他の一つとして受けるアドレス加算器と、前記アド
レス加算器の出力の下位半分を論理アドレスとして出力
する手段と、前記加算器の出力の上位半分を前記論理ア
ドレスと組合わされるべきアドレス空間指定子として出
力する手段とを備える、アドレス空間制御装置。８、請求項７において、２個以上の汎用レジスタがベー
スレジスタとして使用可能であり、これらの汎用レジス
タがそれぞれの前記指定子レジスタと関連付けられてい
て、ある汎用レジスタがベースレジスタとして選択され
た時にそれが関連付けられた前記指定子レジスタも選択
される、アドレス空間制御装置。９、記憶装置と、アドレス計算に用いられるデータを供
給するためのレジスタとして使用可能な複数の汎用レジ
スタとを有し、命令により与えられるアドレス情報を用
いてアドレス空間内における論理アドレスが計算され、
前記論理アドレスがアドレス空間を指定するアドレス空
間指定子と組合わされた後に前記記憶装置における実ア
ドレスに変換される仮想記憶システムにおいて、アドレ
ス空間指定子を保持する指定子レジスタと、ベースレジ
スタとして命令により指定された汎用レジスタの内容を
指定された長さだけ上位桁方向にシフトするシフタと、
前記シフタの出力を入力の一つとして受けるアドレス加
算器と、前記シフタによるシフトの長さを指定する情報
を保持するシフト長レジスタとを備える、アドレス空間
制御装置。１０、請求項９において、２個以上の汎用レジスタがベ
ースレジスタとして使用可能であり、これらの汎用レジ
スタがそれぞれの前記指定子レジスタと前記シフト長レ
ジスタに関連付けられていて、ある汎用レジスタがベー
スレジスタとして選択される時にそれが関連付けられた
前記指定子レジスタと前記シフト長レジスタも選択され
る、アドレス空間制御装置。