JPH04109336A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はレジスタに保持されているデータの退避／復帰
を高速実行し得るデータ処理装置に関し、更に詳述づれ
ば、複数のレジスタそれぞれに保持されているデータを
転送する命令の実行に際して、１度の処理で２個のレジ
スタ内容を同時に退避／復帰することにより、レジスタ
内容の退避／復帰に要する時間を短縮することを可能と
したデータ処理装置に関する。

［従来の技術］ 従来、データ処理装置では高９ｐ度に使用するデータを
高速にかつ単純な機構でアクセスする目的で、１６本程
度の数の汎用レジスタにて構成されるレジスタファイル
を備え、頻繁にアクセスするデータ、演算の中間結果等
をレジスタファイルに保持するようにしている。

このようなレジスタファイルを使用するソフトウェアで
は、レジスタファイルの各レジスタに配置したデータを
一連の処理の区切り目で入れ換える手法を用いる。この
ため、レジスタ上に配置されたデータが一度に複数個ず
つ連υｃしてメモリにストアされたり、メモリからロー
ドされたりする処理が頻繁に反復される。

ＣあるいはＰａ５ｃａ　］などの高級−３語では高頻度
に使用する変数をブロシージ中毎にレジスタに再配置す
る手法が用いられることが多く、こ１＋らのｊｌ’ｉｉ
級言語で設５１されたソフＩ・ウェアではレジスタから
♀複数のテ゛−夕をメモリにストアしたり、逆に複数の
データをメモリからレジスタにｏ−１−するり、ｆ（度
が高い。

このため、１命令で複数のデータをレジスタからメモリ
に退避したりあるいは１命令で複数のデータをメモリか
らレジスタにロー）゛する複数データ転送命令を有する
データ処理装置が従来から提案されている。このような
複数データ転送命令では、データを転送すべき対象とな
るレジスタを０“と“１”とのビット列に対応させたレ
ジスタリストで示す手法が用いられている。従って、レ
ジスタリストをサーチして転送すべきレジスタ番号を高
速にエンコードする必要があり、この目的のためにプラ
イオリティエンコーダと称されるエンヨー１回館がハー
ドウェアとして提案されている。

プライオリティエンコーダを用いてレジスタリストから
転送すべきレジスタ番号を高速にエンコードする手法は
例えば１ＩｓＰ４，３４８，７４１等に詳細に開示され
ている。

［発明が解決しようとする課Ｂ］ 従来のデータ処理装置では上述如きプライオリティエン
コーダを用いてレジスタリストをサーチし、“１”のビ
ット位置を２進数にエンコードして得たレジスタ番号の
レジスタに保持されているデータを１つずつンリアルに
転送しているため、最低でも転送すべきデータ数と等し
い数の転送動作を反復する必要がある。

［課題を解決するための手段］ 本発明のデータ処理装置はこのような課題を解決するた
めなされたものでありその第１の発明では、複数データ
ストア命令をデコードする命令デコーダと、命令デコー
ダから出力された複数データストア合資中のレジスタリ
ストを保持するピント列レジスタと、レジスタリストを
サーチして”１′（または“０”）の先頭の位置を２進
数にエンコードする第１のブライオリティエンニ＋−１
□回路と、レジスタリス（・をサーチして“１”（また
は”０”）が２個連続する先頭の“１″を２進数にエン
コー１−する第２のプライオリティエンコード回路と、
ｎビットのレジスタ複数にて構成されたレジスタファイ
ルと、内蔵メモリまたは外部メモリへ転送されるべきデ
ータを保持するｎハイドのデータし・ジスタ等にて構成
されていて、命令デコーダでデコーまた複数データスト
ア命令を実行する命令実行手段とを備えている。

また第２の発明では、複数データロード命令をデコード
する命令デコーダと、命餐デコーダから出力された複数
データロード命令中のレジスタリスＩ・を保持するビッ
ト列レジスタと、レジスタリストをサーチして“１”（
または“０”）の先頭の位置を２進数にエンコードする
第１のプライオリティエンコード回路と、レジスタリス
トをサーチして“１′（または“０”）が２個連続する
位置を２進数にエンコードする第２のプライオリティエ
ンコード回路と、ｎピノｌ□の？！数のレジスタにて構
成されたレジスタファイルと、内蔵メモリまたは外部メ
モリから転送されて来たデータを保持するデータレジス
タとにて構成されていて、命令デコーダがデコドした複
数データ［１−ド命令を実行する命令実行手段とを備え
ている。

［作用］ 本発明のデータ処理装置の第】の発明では、命令デコー
ダが複数データストア命令をデコードした場合に、命令
デコーダから出力されたレジスタリストを第１のプライ
オリティエンコーダでサーチして“１区または“０”）
の先頭の位置を２進数にエンコードすると共に、第２の
プライオリティエンコーダでもサーチして“１”（また
は°０”）が２ビット連続した先頭の位置を２進数にエ
ンコードする。

先頭の“１”　Ｊが単独のビットで２つのプライオリテ
ィエンコーダのエンコード結果が異なる場合は、“−（
または”０“）の先頭のビット位置に対応するレジスタ
から４ハイドのデータをデータレジスタに転送し、内蔵
メモリまたは外部メモリヘスドアする。“１”（またば
”０′）が２ビットが連続した先頭の”Ｉ”で２つのブ
ライオリティエンニ１−ダのエンコ−１−結果が一致す
る場合は、先頭の“１“（または“０”）のビット位置
とその隣のビット位置に対応するレジスタとからそれぞ
れｎビットのア゛−夕をデータレジスタへ転送し、転送
した２つのｎビットのデータを連結して２ｎビットのデ
ータとして内蔵メモリまたは外部メモリヘスドアする。

また第２の発明では、命令デコーダが複数データロード
命令をデコードした場合に、命令デコダから出力された
レジスタリストを第１のプライオリティエンコーダでサ
ーチして“１”（またはＯ″）の先頭の位置を２進数に
エンコードすると共に、第２のプライオリティエンコー
ダでもサーチして“１”（または“０”）が２ビット連
続した位置を２進数にエンコードする。”−（または０
”）の先頭の位置が単独のビットで２つのプライオリテ
ィエンコダのエンコード結果が異なる場合は、内蔵メモ
リまたは外部メモリからｎビ／トのデータをテークレジ
スタにフェッチし、そのデータを“］′（または“０”
）の先頭のビット位置に対応するレジスタへ転送する。

“１”（または“０”）が２ビット連続した先頭の位置
で２つのプライオリティエンコーダのエンコード結果が
一致する場合は、内蔵メモリまたは外部メモリから２０
ヒントのデータをデータＩ／ジスタにフェッチし、上位
のｎビットと下位のｎビ。

トとに分割して“１°（または“Ｏ”）の先頭のしノド
位置及びその隅のピノ）−に対応するレジスタへそれぞ
れ転送する。

（以　下・余；白） 「発明の実施例Ｊ 以１；、本発明をその実施例を示す図面を谷間して訂述
する。

（１）１本発明のデータ処理装置を用いたシステムの構
成」 第６図は本発明のデータ処理装置を用いたシステムの構
成例を示すブロック図である。

この例では、本発明のデータ処理装置１００．　　命令
キヤノンユ１０６．　　データキャッシュ１０７及び＋
０８主メモリ＋０９がアドレスバス１０１．　　データ
バス１０２命令バス１０３．　　メモリアドレスバス１
０４．　　メモリデータバス１０５で結合されている。

アドレスバス１０１は本発明のデータ処理装置１００か
ら出力されるアドレスを命令キャッジ、１１０６とデー
タキャッシュ１．０７．１０８とに入力する。命令ハス
１０３は命令キャッシュ１０６から出力される命令コー
ドを本発明のデータ処理装置１００へ転送する。

データバス１０２は本発明のデータ処理装置１００から
出力されたデータをデータキャッシュ１０７．１０８へ
転送したりあるいはデータキャッシュ１０７．１０８か
ら出力されたデータを本発明のデータ処理装置１００へ
転送したりする。メモリアドレスバス１０４は命令キャ
ッシュ１０６またはデータキャッシュ１０７１０Ｂから
出力されるア）゛レスを主メモ１月０９へ転送する。メ
モリデータバス１０５は主メモリ１０９と命令キャッシ
ュ１０６またはデータキャッシュ１０７との間で命令ま
たはデータを転送する。

命令キャッシュ１０Ｇ、データキャッシュ１．０７．１
０８がミスした場合はそれぞれのキャッシュがメモリア
ドレスバス１０４とメモリデータバス＋０５とのバス権
を調停して主メモリ１０９をアクセスする。

データキャッシュ１０７．１０８は本発明のデータ処理
装置１００の側では６４ビットのハスに結合するため、
２つのチップが協調して動作する。各６４ビットデータ
のデータの上位３２ビットのデータをデータキャッシュ
１０７が、下位３２ピノｌ−のデータをデータキャッシ
ュ１．０８がそれぞれ分担して受持つ。

以下、本発明のデータ処理装置ｌｌ　１００の命令体系
及び処理機構について最初に説明し、次に複数個のレジ
スタ中のデータを転送する命令である１０Ｍ命令とＳＴ
−命令とを実行した場合のプライオリティエンコーダと
データ演算部との動作を詳細に説明する。

（２）「本発明のデータ処理装置の命令フォーマット」
本発明のデータ処理装置の命令は１６ビノ１−単位で可
変長となっており、奇数ハイド長の命令はない。

本発明のデータ処理装置では高頻度に使用される命令を
短いフォーマットとするために特に工夫された命令フォ
ーマット体系を有する。例えば、２オペランド命令に対
して、基本的に「４ハイド」」−１−拡張部」の構成を
有し、全てのアドレノソングモードが利用可能な一般形
フオーマノドと、頻度の高い命令とアドレッシングモー
ドとのみを使用可能な短縮形フォーマットとの２つのフ
ォーマットがある。

第９図乃至第１３図に示す本発明のデータ処理装置の命
令フォーマット中に現われる記号の意味は以下の如くで
ある。

：オペレーションコードが入る部分 Ｅａ：Ｂビットの一般形のアトレソソングモードでオペ
ランドを指定する部分 Ｓｈ：６ビノトの短縮形のアトＬ・ノシングモートでオ
ペランドを指定する部分 Ｒｎニレジスタフアイル上のオペランドをレジスタ番号
で指定する部分 フォーマットは、第９図に示す如く、右側がＬＳＢ側で
且つ高いアドレスになっている。アｌ−レスＮとアドレ
スＮ＋、１との２ハイドを見ないと命令フォーマツ］・
が判別できないようになっているが、これは、命令が必
ず１６ビノト　（ハーフソー１１ｊｉ’位でフエ、チ、
デコードされることを前提としているためである。

本発明のデータ処理装置の命令では、いずれのフォーマ
ットの場合も、各オペランドのＥａまたはｓｈの拡張部
は必ずそのＥａまたはｓｈの基本部を含む１６ビノト　
（ハーフワード）の直後に配置される。

これは、命令により暗黙に指定される即値データあるい
は命令の拡張部に優先する。従って、４ハイド以上の命
令では、Ｈａの拡張部により命令のオペレーションコー
ドが分断される場合がある。

１；た、後述するように、多段間接モードにおいてＥａ
の拡張部に更に拡張部が付加される場合にも次の命令Ａ
ベレーションコードよりもそちらの方がイ■先される。

例えば、第１ハーフヮ−１・にＥａｌを含み、第２ハー
フワーｌにＦ、ａ２を含め、第３ハフワードまである６
ハイト命令の場合乙こついて考える。なおここでは、Ｅ
ａｌに多段間接（−１を使用したため、普通の拡張部の
他に多段間接七ドの拡張部も付加されるものとずろ。こ
の場合、実際の命令ビットパターンは、命令の第１ハー
フワード　（Ｅａｌの基本部を含む）、　　ｌ！ａｌの
拡張部Ｅａｌの多段間接モーｌ′拡張部、命令の第２ハ
ーフワード（Ｅａ２の基本部を含む）、　　Ｅａ２の拡
ツＩ（部命令の第３ハーフワードの順となる。

（２，１）　　ｒ短縮形２オペランド命令」第１０図は
２オペランド命令の短縮形フォーマットを示ず模式図で
ある。

このフォーマットにはソースオペランド側がメモリとな
るＬ−ｆｏｒｍａｔとデスティネーションオペランｌ゛
側がメモリとなるＳ−ｆｏｒｍａｔとがある。

Ｌ４ｏｒｍａｔでは、ｓｈはソースオペランドの指定フ
ィールドを、Ｒｎはデスティ不一ソヨンオベランドのレ
ジスフの指定フィールドを、ＲＲはｓｈのオペランドサ
イズの指定フィールド４それぞれ表す。レジスターｌ二
に置かれたデスティ不一ソヨンオベラントのサイズは３
２ピツ）・に固定されている。レジスタ側とメモリ側と
のサイズが異なり、且つソース側のサイズが小さい場合
に符号拡張が行われる。

Ｓ−ｆｏｒｍａｔでは、ｓｈはデスティネーションオペ
ラン）・の指定フィールドを、Ｒｎはソースオペラン１
のレジスタ指定フィールドを、ＲＲはｓｈのオペランド
サイズの指定フィールドをそれぞれ表す。レジスタ上に
置かれたソースオペランドのサイズは３２ピントに固定
されている。レジスタ側とメモリ側とのサイズが異なり
且つソース側のサイズが大きい場合に、オーバフローし
た部分の切捨てとオハーフローチェソクとが行われる。

（２，２）　　ｒ−船形１オペランド命令」第１１図は
ｌオペランド命令の一船形フオーマツｌ□　（Ｇｌ−ｆ
ｏｒｍａｔ）を示す模式図である。

このフォーマットでは、Ｆ′Ｉ門はオペラン１勺イズの
指定フィールドを表している。一部のＧ１４ｏｒｍａｔ
命令ではＥａの拡張部以外にも拡張部かをイＪする。

また、聞フィールドを使用しない命令もある。

（２，３）　　ｒ−船形２オペランド命令」第１２図は
２オペランド命令の一船形フメーマノ］・を示ず模式図
である。

このフォーマットに含まれるのは、８ビットで指定され
る一般形アドレッシングモー１−のオペランドが最大２
つ存在する命令である。オペランｌの総数自体は３つ以
上になる場合もある。

このフォーマットにおいて、ＥａＭＬよデスティ矛−ン
ヨンオペラン１゛の指定フィールドを、Ｍｌはデスティ
ネーションオベランドナイズの指定フィルドを、ＥａＲ
はソースオペランド指定フィールドを、ＲＲはソースオ
ペランドサイズの指定フィールドをそれぞれ表している
。

一部の一般型フオーマノド命令では、ＥａＭ及びＥａＲ
の拡張部以外にも拡張部がある。

第１３図はノヨートブランチ命令のフォーマットを示す
模式図である。

このフォーマットでは、ｃｃｃｃは分岐条件指定フィー
ルドを、ｄｉｓｐ：８はジャンプ先との変位指定フィー
ルドをそれぞれ表している。本発明のデータ処理装置で
は、８ビットで変位を指定する場合にはピノ［パターン
での指定値を２倍して変位（Ｉｔｌ、とする （２．４）　　ｒアドレツシングモード」本発明のデー
タ処理装置の命令のアドレッシングモー１指定方法には
、レジスタを含めて６ビ。

トで指定する短縮形と、８ビットで指定するー・形彫と
がある。

未定義のアドレノソングモードを指定した場合、あるい
は意味的に考えて明らかに不合理なアドレッシングモー
）・の組合わせが指定された場合には、未定義命令を実
行した場合と同様に予約命令例外が発生して例外処理が
起動される。これにニジ当するのは、テ゛スティネーソ
ヨンカく即（直モードである場合、アトルス計算をＩ′
Ｆうべきア１゛し／シンデモ１指定フィールドで即ｆｔ
ｆｆ１モードが使用された場合などである。

第１４し１乃至第２４Ｉｃこ示すフォーマットの模式図
ムこおいて使用されている記−℃の、０“味は以下の如
くである。

Ｒｎ；レジスタ指定 （Ｓｈ）　：　Ｇ　ヒ／ｌ・の短縮形ア［レノンングモ
−１′での指定方法 （Ｅａ）　：　８ビットの一船形アトレソンングモドで
の指定方法 なお、各フォーマットの模式図において破線にて表され
ている部分は拡張部を示す。

（２，４，１）　　ｒ基本アドレッシングモー１−ｊ本
発明のデータ処理装置の命令は種々のアドレッシングモ
ードをサポートする。それらの内、本発明のデータ処理
装置でサポートする基本アドレッシングモードには、レ
ジスタ直接モード、レジスタ間接モート、レジスタ相対
間接モード、即値モード、絶対モート、　ＰＣ相対間接
モード、スタノクボ・ノブモード、スクノクプ／シ工モ
ーｔ゛がある。

レジスタ直接モードは、レジスタの内容をそのままオペ
ランドとするアドレッング千−ドである。フォーマット
の模式図を第１４図に示す。図中、Ｒｎは汎用レジスタ
またはＦ　Ｔ１１ルジスクの番号を示す。

レジスタ間接モードは、汎用レジスタの内容をアドレス
とするメモリの内容をオペランドとするアドレッシング
モードである。フォーマ、［・の模式図を第１５図に示
す。図中、Ｒｎは汎用レジスタの番号を示ｔ。

レジスタ相対間接は、ディスプレースメント値が１６ビ
ノトであるか３２ビットであるかにより２種類に分かれ
る。いずれも、汎用レジスタの内容に１６ビノトまたは
３２ピノ）・のディスブレースメン［・値を加えた値を
ア旧／スとするメモリの内容をオペランドとするアドレ
ッシングモードである。フォーマットの模式図を第１６
図に示す。図中、Ｒｎは汎用レジスタの番号を示ず。ｄ
ｉｓｐ　：　１６とｄｉｓｐ　：　３２とは、それぞれ
１６ビノトのディスブレースメント（直１３２ヒ゛ノド
のテ゛イスフ゛レースメント（直を示す。

ここでのディスプレースメント値は符号付きとして扱わ
れる。

即値モーｌ゛は、命令コード中で指定されるビ。

）・パターンをそのまま２進数と見なしてオペラン１′
とするアドレッシングモードである。フォーマ７１・の
模式図を第】７図に示す。図中、　ｉｍｍ　　１１ａｔ
ａは即伊を示ず。　ｉｍｍ　　ｄａｔａのサイズは、オ
ペラン）サイズとして命令中で指定される。

キ色＆、！モードは、アドレス（直が１６ヒ゛ソトで示
されるか３２ビットで示されるかにより２種Ｉｎに分か
れる。いずれも、命令コード中で指定される１６ビソト
または３２ビットのビットパターンをア［レスとしたメ
モリの内容をオペランドとする７１・しｙ’）ノブモー
ドである。フォーマノ！・の模式図を第１８図に示す。

図中、ａｂｓ：１６とａｂｓ：３２とは、それぞれ１６
ビノト、３２ビ・ノドのアドレス値を示す。ａｂｓ：Ｉ
（ｉにてアドレスが示される場合は指定されたアドレス
値が３２ビットに符号拡張される。

ＰＣ相対間接モードは、ディスプレースメント値が１６
ビノトであるか３２ビットであるかにより２種類に分か
れる。いずれも、プログラムカウンタの内容に１６ビッ
トまたは３２ビット−のディスブレースメント値を加え
た値をアドレスとするメモリの内容をオペランドとする
アドレシングモー１である。フォーマノＩ・の模式図を
第１９図に示す。図中、ｄｉｓｐ　：　１６とｄｉｓｐ
　：　３２とは、それぞれ、Ｉ６ビｙ　ｌ・のディスブ
レースメン１−値、３２ビットのディスプレースメント
値を示す。ここではディスプレースメント値は符号付き
として扱われる。ＰＣ相対間接モートにおいて参照され
るプログラムカウンタの値は、そのオペラン１′を含む
命令の先頭アドレスである。多段間接アドレシングモー
トにおいてプログラムカウンタの値が参照される場合に
も、同様に命令先頭のアドレスがＰＣ相対の基準値とし
て使用される。

スタックポツプモートはスタックポインタ（ＳＰ）の内
容をアドレスとするメモリの内容をオペランドとするア
ドレッシングモードである。オペランドアクセス後にＳ
Ｐがオペランドサイズだけインクリメントされる。例え
ば、３２ビットデータが扱われる場合には、オペランド
アクセス後にＳＰが＋４だけ更新される。８．１．６．
　Ｇ４ビットのライズのオペランドに列するスタックポ
ツプモートの指定もｉｉｌ能であり、それぞれＳＰが＋
１．＋２．＋８だしり更新される。

フォーマットの模式図を第２０図に示す。オペラン［に
対してスタックポツプモートが恋味を（）だない場合に
は予約命令例外が発生ずる。只体的Ｄｉ子約命令例外と
なるのは、ｗｒｉｔｅオペランド、　ｒｅａｄ＋ｎｏｄ
ｉｆｙ−ｗｒｉ　ｔｅオペランドに対するスタ、クボ、
ブモード指定である。

スタックブツシュモードは、ＳＩ）の内容をオペランド
サイズだけデクリメントした内容をアドレスとするメモ
リの内容をオペラン）−とするアドレッングモードであ
る。スタノクブノソ二千−ドζはオペランドアクセスｎ
ｉｉにＳＰがデクリメントされる。例えば、３２ピノｉ
・データが扱われる場合には、オペラン１アクセス前に
ＳＰが−４だけ更新される。

８、１Ｇ、　６４ビットのライズのオペランドに対する
スタックブツシュモードの指定も可能であり、それぞれ
ＳＰが−１，−２，−ｆｌたけ更新される。フォーマッ
トの模式図を第２１図に示す。オペラン１に対してスタ
ックブツシュモードが意味を持たない場合には予約命令
例外が発生される。具体的に予約命令例外となるのは、
ｒｅａｄオペランド、　ｒｅａｄ−ｍｏｄｉｒｙｉ＝＋
ｒｉＬｅオペランドに対すスタックブツシュモーＦ指定
である。

（２゜、１．２）　　ｒ多段間接アドレッシングモード
」複雑なアドレッシングも基本的には加算と間接参照と
の組合わせに分解することが可能である。

従って、加算と間接参照とのオペレーションをアドレッ
シングのプリミティブとして与えておき、それらを任意
に組合わせることができれば、どのような複雑なアドレ
ッシングモードをも実現可能になる。

本発明のデータ処理装置の命令の多段間接アドレッシン
グモードは上述のような考え方に基づいたアドレッシン
グモードである。複雑なアドレッシングモードは、モジ
ュール間のデータ参照あるいはＡＩ（人工知能）言語の
処理系に特に有用である。

多段間接アドレッシングモードを指定する場合、基本ア
］・レノソングモード指定フィール１ではレジスタヘー
ス多段間接モード、ＰＣヘース多段間接モード、絶対ベ
ース多段間接モートの３種類の指定方法の内のいずれか
１つを指定する。

レジスタヘース多段間接モードは汎用レジスタの値を拡
張する多段間接アドレシングのヘースイ直とするアドレ
ッシングモードである。フォーマットの模式図を第２２
図に示す。図中、Ｒｎは汎用レジスタの番号を示す。

ＰＣヘース多段間接モートはプログラムカウンタの値を
拡張する多段間接アドレッシングのベース値とするアド
レッシングモードである。フォーマットの模式図を第２
３図に示す。

絶対ベース多段間接モードはゼ［］を拡張される多段間
接アドレッシングのベース値とするアドレッシングモー
ドである。フォーマントの模式図を第２４図に示す。

拡張される多段間接モード指定フィールドは１６ビツ］
・を単位としており、これを任意回反復して付加される
。１段の多段間接アドレッシングモートにより、ディス
プレースメントの加算、インデクスレジスタのスケーリ
ング（Ｘｌ、、Ｘ２．１×８）と加１γ、メモリの間接
参照を１テう。多段間接モートのフォーマ、トの模式図
を第２５図に示す。

各フィールドは以下に示づ意味を有する。

Ｅ・０　：多段間接モート継続 Ｅ・１　、アｌ゛レス計算終了 ｔｍｐ　＝＝＞　ａｄｄｒｅｓｓ　　ｏｆ　ｏｐｅｒａ
ｎｄＩ・０　：メモリ間接参り、ｒ（なし ｔｍｐ　＋　ｄｉｓｐ　＋　Ｒｘ　本５ｃａｌｅ　＝＝
＞　ｔｍｐｌ・１−メモリ間接参照あり ｍｅｍ　　（ｉｍｐ　　＋　　ｄｉｓｐ　　＋　　Ｒｘ
　　＊　　５ｃａｌｅコ＝＝＞　　Ｌｍｐ ｈ・Ｏ：　　＜ＲＸ＞をインデクスとして使用ｉ・１　
：特殊なインデクス ＜ＲＸ〉・Ｏインデクス値を加算しな い（ＲＸ・０） 〈Ｐ×〉・１　　プログラムカウンタをインデクス値と
して使用 （Ｒｘ・ＰＣ） ＜ＲＸ＞＝２〜　　ｒｅｓｅｒｖｅｄ ロー０　　：　多段間１ｆｉモード中の４ビットのフィ
ーＪｌ用ｊｄ４の値を４倍してディスプレースメントイ
直とし、これをノ用算する。ｄ４は符号付きとして扱わ
れ、オペラン１の サイズとは関係なく必ず４　（ｒ’４　して使用する。

Ｄ＝］　　：多段間接モートの拡張部で指定されたｄｉ
ｓｐｘ（１６／３２ビット）をディスブレースメンｌ−
値とし、これを加算する。

拡張部のサイズはｄ４フィール）・で指定する。

ｄ４＝０００１　　　ｄｉｓｐｘｌ！１６ビノトｄ４＝
ｏｏｌｏ　　　ｄｉｓｐｘは３２ビット×ｘ：インデク
スのスケール （ｓｃａｌｅ　　＝　　１／２／イ／８）プログラムカ
ウンタに対してＸ２．ｘ４　　ｘ３のスケーリングを行
った場合には、その段の処理終了後の中間値（ｔｍｐ）
として不定値が入る。この多段間接モードによって得ら
れる実効アドレスは予測できない値となるが、例外は発
生しない。プログラムカウンタに月するスケーリングの
指定は禁しられている。

多段間接アドレッシングモーｔ°による命令フォツ、１
・のバリエーションを第２６図、第２７図の模式図に示
す６第２６図は多段間接モートが継続するか終了するか
のバリエーションを、第２７図はディスプレースメント
のサイズのバリエーションをそれぞれ示す。

任意段数の多段間接アドレッシングモードが利用できれ
ばコンパイラの中で段数による場合分けが不要になるの
で、コンパイラの１″を担が軽減されるというメリノ［
がある。多段の間接参照の頻度が井常に少ないとしても
、コンパイラとしては必ず正しいコードを発生できなけ
ればならないからである。このため、フォーマット上、
任意の段数が可能になっている。

（２，５）　　ｒレジスタの退避命令と復帰命令」本発
明のデータ処理装置＋００は複数のレジスタの内容をス
タック領域等のメモリ領域に退避させる命令である５７
Ｍ命令と、スタ・ツク領域等のメモリ領域に退避されて
いる複数のレジスタの内容を復帰させるＬＤＭ命令とを
備えている。

１、回命令のフォーマットは第２８図の模式図に示され
ている。１．１１Ｍ命令では５ｒｃｓフイールドで示さ
れているアドレッシングモードに従って計算されたアド
レスのメモリからｒｅｇＩｉｓｆｌフィールＬ゛で示さ
れたレジスタヘデータが転送さるる。転送されるべきデ
ータを格納するレジスタはｒｅｇｌｉｓｔフィール１−
によりビットバタンで示される。各レジスタに転送され
るデータはそれぞれ４ハイドである。

ＳＴ？ｌ命令のフォーマットは第２９図の模式図に示さ
れている。５７Ｍ命令では、ｒｅｇｌｉｓｔフィールド
で示されているレジスタ中のデータがｄｅｓ　Ｌｓフィ
ールドで示されたアドレッシングモートに槌って計算さ
れたアドレスのメモリへ転送される。転送すべきデータ
を格納しているレジスタはｒｅｇｌｉｓｔフィールドに
よりビットバタンで示される。第２９図に示す如く、５
７Ｍ命令のｒｅｇｌｉｓｔフィールドの意味はｄｅｓ　
ｔｓフィールドで示されるアドレノソングモードにより
異なる。これは複数個のレジスタ内容がメモリに格納さ
れる場合に、大きな番号のレジスタが常に大きな番地に
格納されるように統一するためである。各レジスタから
転送されるデータはそれぞれ４ハイドである。

（以下余白） （３）［−本発明のデータ処理装置の機能ブロックの構
成−： 第４図は本発明のデータ処理装置１００の構成を示ずブ
［１ツク図である。

本発明のデータ処理装置の内部を機能的に大きく分ける
と、命令入力部１１０．　　命令フェノ（部１１１命令
デコート部ＩＩ２．　　第１マイクロＲＯＭ部１１３第
２マイクロＲＯＭ部１１４．　　オペランドアドレス算
部＋１５．　　ＰＣ計算部１１６，　　望数演１γ部１
１７，　　浮動小数点演算部１１８，　　アドレス入出
力部１１９，　　オペランドアクセス部１２０，　　デ
ータ入出力部＋２１に分かれる。

アドレス入出力部１１９をアドレスバス１０１　に結合
し、データ入出力部ビットをデータバス１０２に結合し
、命令入力部１１０を命令ハス１０３に結合することに
より第６図に示すシステム＋１４成をとることができる
。

（３．１．）　　ｒ命令入力部」 命令入力部１１０は外部の命令ハス１０３から３２ビッ
ト単位で命令コードを本発明のデータ処理装置１、００
に入力する。命令キャッシュ１０Ｇのアクセス方法には
、１つのアドレスに対して３２ビットの命令コードをア
クセスする標準アクセスモートと、１つのアドレスに対
して４回連続で３２ビ，トの命令コードをアクセスする
クワッドアクセスモードとがあり、いずれの場合も命令
入力部１１０は入力した命令コードを命令フェッチ部Ｉ
１１へ出力する。

（３．２）　　ｒ命令フェッチ部」 命令フェッチ部１．１１には、命令アドレスのアドレス
変換機構，内蔵命令キャッシュ、命令用ＴＬＲ命令キュ
ー及びそれらの制御部等が備えられている。

命令フェッチ部１１１　は、次にフェッチすべき命令の
ｐｃ値を物理アドレスに変換し、内蔵命令キャッシュか
ら命令コードをフェッチして命令デコード部１１２へ出
力する。内蔵命令キヤツシユがミスした場合にはアドレ
ス入出力部１１９へ物理アドレスを出力し、外部への命
令アクセスを要求し、命令入力部１１０を通して入力さ
れた命令コードを内蔵命令キャッシュに登録する。

次にフェッチすべき命令のＰＣ値は命令キ１−に人力ず
べき命令のＰＣ値として専用のカウンタで計算される。

ジャンプが発生した場合は、新たな命令のＩ’　Ｃ　（
Ｊがオペランドアドレス計算部１１５．　　ＰＣ討１１
部１１６，　　整数演算部１１７等から転送されて来る
。

命令用孔Ｂがミスした場合のベージングによるアドレス
変換及び命令用ＴＬＲの更新も命令フェッチ部１１１の
内部にある制御回路により行われる。

また、本発明のデータ処理装置１１０がハスウＡノチモ
ードである場合は、アドレス入出力部１１９を通して入
力された物理アドレスがヒノトシた内蔵命令キャッシュ
のエントリが無効化される。

（３．３）「命令デコード部−１ 命令デコード部１】２では基本的に１６ビノ［・（ハー
フワード）単位で命令コードをデコードする。

このブロックには第１ハーフワードに含まれるオペレー
ションコードをデコードするＦＩＩＷ（Ｆｉｒｓｔ　ｌ
ｌａｌｆＷｏｅｄ）デコーダ、第２及び第３ハーフワー
ドに含まれるオペレーションコードをデコーｌ゛するｌ
ＩＦ＋ＩＷ（Ｎｏｔ　Ｆｊｒｓｔ　Ｈａｌｆ　Ｗｏｒｄ
）デコーダ、アドレノシングモードをデコードするアド
レッシングモートデコーダが含まれる。

また、ＦＩＩＷデコーダ、　ＮＦＩＩＷデコーダの出力
を更にデコードしてマイクロＲＯＭのエントリアドレス
を計算する第２デコーダ、条件分岐命令の分岐予測を行
う分岐予測機構、オペランドア）・レス計算の際のパイ
プラインコンフリクトをヂエノクするアドレス訓算：１
ンフリクトチェ、り機構も備えられている。

命令フェッチ部＋１１から出力された命令コードは１り
ＩコックにつきＯ〜６ハイトがダニ１−トされる。

デコート結果の内、整数演算部＋１７での演算に関係す
る情報が第１マイクロＲＯＭ部１１３へ、）７ｖ」小数
点演算部１１８での演算に関係する情報が第２マイクロ
ＲＯＭ部１１４へ、オペランドアドレス計算に関係する
情報がオペランドアドレス旧算部１１５へ、ｐｃＢＪ算
に関係する情ｔａがＰＣ計算部１１６へ、それぞれ出力
される。

（３，４）　　ｒ第１マイクロＲＯＭ部」第１マイクロ
ＲＯＭ部１１３には、整数演算部１１７の制御を行う種
々のマイクロプログラムルーチンが格納されているマイ
ク０ＲＯＦＩ、　　マイクロノーリーンサ、マイクロ命
令デコーダ等が備えられている。

マイクロ命令はマイクロＲＯＭから１クロ、り）ｊ′３
たり１度読出される。マイクロシーケンサは命令実行に
関するマイクロプログラム実行のためのシーケンス処理
の他に、例外３割込及びトう、ブ（この３つを併せてＥ
ＩＴと称す）の受（＝ｆ　＋３と各１ｉ＋Ｔに対応、す
るマイクロプロゲラｌ、のシーケンス処理も行う。

第１マイクロＲＯＭ部１１３には命令コードに依存しな
い外部割込め及び整数演算実行結果によるマイクロプロ
グラムの分岐条件も入力される。

マイクロデコーダの出力は主に整数演算部１１７へ出力
されるが、ジャンプ命令の実行時１例外受付時には一部
の情報を他の機能ブロックへも出力する。

（３，５）　　ｒ第２マイクロＲＯ？１部」第２マイク
ロＲＯＭ部１１．４には、浮動小数点演算部ｎｓの制御
を行う種々のマイクロプログラムルーチンが格納されて
いるマイクＬ珪ＯＭ、　　マイクロソーケンサ、マイク
ロ命令デコーダ等が備えられている。マイクロ命令はマ
イクロＲ０−から１クロツクに１度読み出される。マイ
クロシーケンサはマイクロプログラムで示されるシーケ
ンス処理の他に、浮動小数点演算に関係する例外の処理
も行い、マスクされていない浮動小数点例外が検出され
た場合には第１マイクロＲＯＭ部１１３へ例外処理を要
求する。第２マイクロＲＯ？１部１１４のマイクロシー
ケンサは第１マイクロｌｌ０Ｍ部１１３のマイクロシー
ケンサと並列に動作し、整数演算部１１７　と並列に浮
動小数点演算部１１８を制御する。

第２マイクロＲＯ１部１１３には浮動小数点演算の実行
結果によるフラッグ情報も人力される。

マイクロデコーダの出力は主に浮動小数点演算部１１８
に対して出力されるが、浮動小数点演算に関係する例外
の検出等の一部の情報は他の機能ブロックへも出力され
る。

（３，６）　　ｒオペランドアドレス計算部」オペラン
ドアドレス計算部１１５は、命令デコード部１１２のア
ドレッシングモードデコーダ等から出力されたオペラン
ドアドレス計算に関係する情ｆｕによりハードワイヤー
ドに′＃ｌｌｌ　？卸される。このオペランドアドレス
計算部１１５ではメモリ間接アドレ、シングのためのメ
モリアクセス以外のオペランドのアドレス計算とジャン
プ命令のジャンプ先アドレスの計算とが行われる。

オペランドアドレスの計算結果は整数演算部１１７へ出
力される。オペランドアドレス計〕γ終γ段階での先行
ジャンプ処理ではジャンプ先アドレスの計算結果が命令
フェッチ部１１１　とＩ’Ｃ，！１′算部１１６とへ出
力される。

即値オペランドは整数演算部１１７及び浮動小数点演算
部１１８へ出力される。アドレス計１γに必要な汎用レ
ジスタ、プログラムカウンタの値は整数６５算部１１７
．　　ｌ’ｃ計算部１１６から入力される。

（３，７）　　ｒＰＣ計算部」 ｐｃ計算部１１６は命令デコード部１１２から出力され
るＰＣ計算に関係する情報でハードワイヤードに制御さ
れ、命令のｐｃ値を計〕γする。本発明のブタ処理装置
１００の命令は可変長命令であり、命令をデコートした
後でなければ命令の長さが判明し。

ない。ＰＣＣ計算部属１６、命令デコート部１１２がら
出力された命令■をテコ−１中の命令のｐｃ値に加算す
ることにより次に実行すべき命令のｐｃ値を１算する。

ｐｃ計算部１１６の８ｆ算結果は各命令のｐｃ値として
命令のデコード結果と共に出力される。

命令デコートステージでの先行ブランチ処理では、命令
デコート部１１から出力されるブランヂ幅をｐｃ値に加
３γすることによりブランチ先命令のアドレスが計算さ
れる。

また、ＰＣＣ計算部属１６はサブルーチンへのジャンプ
命令の実行時にスタックにブノンユされているサブルー
チンからの戻り先ＰＣ値のコピーを保持したＰＣスタッ
クが備えられており、サブルーチンからのリターン命令
に対してはＰＣスタックから戻り先ｐｃを読出ずことに
より、プリリターン先命令のアドレスを生成する処理も
行う。

（３，８）　　ｒＶ数演ゴγ部」 ｔニ数演算部１１７は第１マイクロｌｌ０Ｍ部１．１３
のマイクロＲＯＩＩに格納されたマイク１７ブロクラム
Ｃ二より制御され、各整数演３）Ｊ命令の機能を実現ず
ろために必要な演算を望ｔ２ｉ？Ｎ算部１１７の内部に
あるレジスタファイルと演算器とで実行する。レジスタ
ファイルには汎用レジスタと作業用レジスタとか含まれ
る。

また、整数演算部１１７は演算器きしてはＡ１．ｌＪプ
ライオリティエンコーダ鍮をｆｉｉｆＩえている。整数
演算部１１７には整数演算の結果により変化するフラグ
、外部割込みのマスクレー、ルを定めるビット等を含む
プロセッサ状、ＩＱ語（ＰＳＷ）　ｌ　　バッフアノＳ
しり制御レジスタ等が含まれる。

命令の演算対象となるオペラン［がアドレスまたは即値
である場合は、オペランＩ・アドレス１１２部１１５か
ら即値または計算されたアドレスが入力される。また、
命令の演算対象となるオペランドがメモリ上のデータで
ある場合は、アドレス計算部１１５で計算されたアドレ
スがオペランドアクセス部１２０へ出力され、内蔵デー
タキャッシュまたは外部からフェッチしたオペランドが
整数演算部１１７へ入力される。

演算に際して、内蔵デークキャノシュ、外部のデータキ
ャッシュ１０７．１０８あるいは主メモリ１０９をリー
ドする必要がある場合は、マイクロプログラムの指示に
よりオペランドアクセス部１２０ヘアドレスを出力する
ことにより、口約のデータをフェッチする。

演算結果を内蔵データキャッシュ、外部のデータキャッ
シュ１０７．１０８あるいは主メモリ１０９ヘスドアす
る必要がある場合には、マイクロプログラムの指示によ
りオペランドアクセス部１２０ヘアドレスとデータとを
出力する。この際、ＰＣＣ計算部属１６らはそのストア
動作を行った命令のｐｃ値がオペランドアクセス部１２
０へ出力される。

外部割込み１例外の処理等が行われて新たな命令アドレ
スを整数演算部１１７が得た場合は、これが命令フェッ
チ部１１１　とＰＣＣ計算部属１６へ出力される。

（３，９）　　ｒ浮動小数点演算部−１浮動小数点演算
部１１８は第２マイクロＲＯＭ部１１４のマイクロＲＯ
Ｍに格納された゛フィクロプログラムにより制？１１１
され、各浮動小数点演算命令の機能を実現するために必
要な演算を）？動小数点演算部１１８の内部にあるレジ
スタファイルと演算器とで実行する。浮動小数点演算部
１１Ｂには７７動小数点演ｑ。

の丸め処理方法及び浮動小数点６ｉｉ算例外の検出許可
のモートを設定する浮動小数点演算モー１′制ｆｌｌｌ
レジスタ（ＰＭＣ）と、浮動小数点演算結果に幻するフ
ラグ、浮動小数点例外の発生状態を示すステータスビッ
トからなる浮動小数点演算状態語（ＰＳＷ）とがある。

命令の演算対象となるオペラン１′が即（直である場合
は、オペランドアドレス計算部＋１５がら即値が入力さ
れる。また、命令の演算対象となるオペランドがメモリ
上のデータである場合は、アドレス計算部＋１５で計算
されたアドレスがオペランドアクセス部１２０へ出力さ
れ、内蔵データキャッシュまたは外部からフェッチした
オペランドが）７動小数点演算部１１８に入力される。

オペランドを内蔵データキヤノンユ、外部のデータキヤ
ノンユ１０７．１０８あるいは主メモ’Ｊ１．０９ヘス
ドアする必要がある場合には、マイクロプログラムの指
示によりオペランドアクセス部１２０ヘデータを出力す
る。ストア動作では浮動小数点演算部１１８と整数演算
部１１７とが協調し゛Ｃ動作し、オペランドアクセス部
１２０に対して整数演ｌγ部１１７から側ベラントのア
ドレスが出力され、浮動小数点演算部】】８からオペラ
ンｌが出力される。この際、ＰＣ，Ｊ算部１１Ｇからは
そのストア動作を行った命令のＰＣ値がオペランドアク
セス部１２０へ出力される。

（３，１０）　ｒオペランドアクセス部」オペランドア
クセス部１２０には、オペランドアドレスのアドレス変
換機構、データバッファ、データ用ＴＬＲ，ストアバソ
ファ、オペランドブレイクポイントレジスタ及びそれら
の制御部がある。

データバッファはモード切替えにより内蔵データキャソ
ンユまたはコンテキスト退避用メモリとして動作する。

データバッファを内蔵データキャノソユとして動作させ
る場合、データのロード動作ではオペランドアドレス９
１算部１１５または整数演算部１１７から出力されたロ
ートすべきデータの論理アドレスが物理アドレスに変換
され、内蔵データキヤノンユからデータがフェッチされ
て整数演算部＋１７あるいは浮動小数点波ｌγ部１１８
に人力される。

内蔵データキャッシュがミスした場合には、アドレス入
出力部１１９へ物理アドレスが出力されて外部へのデー
タアクセスが要求され、データ入出力部】２２を通して
入力されたデータが内蔵データキャッシュに登録される
。

データのストア動作においては、整数演算部１１７から
出力されたストアずべきデータの論理アドレスが物理ア
ドレスに変換され、整数演算部１１７あるいは浮動小数
点演算部１１８から出力されたデータが内蔵データキャ
ッシュにストアされると共に、ストアバッファを通して
アドレス入出力部１１９へ物理アドレスが出力され、デ
ータ入出力部１２２を通してデータが外部へ出力される
。

ストア動作でミスが発生した場合にはデータの更新は行
われない。ストアバッファではストアすべきデータとそ
のアドレス、更にそのストア動作を行った命令のＰＣ値
とが１組として管理される。

ストアバッファでのストア動作は先入れ先だし制御方式
で管理される。

データ用ＴＬＢがミスした場合のページングによるアｌ
゛レス変摸及びデータ用ＴＬＢの更新もオペランドアク
セス部１２０の内部の制御回路により行われる。また、
メモリアクセスアドレスがメモリ空間にマツピングされ
ているＩ／　ｏ　ＧＷ域に入るか否かのチエツクも行わ
れる。

また、データバッファを内蔵データキャンンユとして動
作させる場合、本発明のデータ処理装置がハスウォッチ
モードであれば、アドレス入出力部１１９を通して人力
された物理アドレスがヒツトする内蔵データキャッシュ
のエントリは無効化される。

（３，１ｉ）　ｒアドレス入出力部コ アドレス入出力部１】９は命令フェッチ部１１１　とオ
ペラン１′アクセス部１２０とから出力されたアドレス
を本発明のデータ処理装置１００の外部へ出力する。ア
ドレスの出力は本発明のデータ処理装置１００で定めら
れたバスプロトコルに従って行われる。ハスプロトコル
の制御はアドレス入出力部１１９内にある外部バスｆｆ
１１１ｆ１１回路が行う。外部バス制御回路ではページ
不在例外またはハスアクセス例外外部割込みの受付も行
う。

また、本発明のデータ処理装置１００以外の外部デバイ
スがバスマスクになっており、本発明のデータ処理装置
ｌＯＯがハスウォッチモードであれば外部デバイスがデ
ータライトサイクルを実行した＋Ｑ　合！＝７ドレスハ
ス１０２上へ出力されたアドレスを取込んで命令フェッ
チ部１１１　とオペランドアクセス部１２０とへ転送す
る。

（３，１２）　ｒデータ入出力部」 データ入出力部ビットはオペランドのロード動作の際に
データバス１０２からデータを取込んでオペランドアク
セス部１２０へ転送し、またオペランドのストア動作の
際にオペランドアクセス部１２０から出力されたオペラ
ンドをデータバス１０２へ出力する。データキャッシュ
１０７．１０８のアクセス方法には、１つのアドレスに
対して６４ビットのデータをアクセスする標準アクセス
モートと、１つのアドレスに対して４回連続で６４ビッ
トのデータをアクセスするクワットアクセスモートとが
あり、いずれの場合もデータ入出力部ビット　はオペラ
ンドアクセス部１２０と外部のメモリとで送受されるデ
ータの入出力を制御する。

（以　下　余　白） （４）「パイプライン処理」 本発明のデータ処理装置１００は各種のハ、ファ記憶装
置と、命令バス１．０３及びデータバス１０２を使用し
たメモリの効率的アクセスとにより、命令をパイプライ
ン処理して高性能に動作する。ここでは、本発明のデー
タ処理装置１００のパイプライン処理方法について説明
する。

（，１，１，）　　ｒパイプライン機構」本発明のデー
タ処理装置１００のパイプライン処理８！横を第５図の
模式図に示す。

本発明のデータ処理ｇ　７１　］　００のパイプライン
処理機構は、命令のブリフェッチをｊｉう命令フェッチ
ステージ（ＩＦステージ）３１１　　命令のデコートを
行うデコードステージ（Ｄステージ）３２．　　オペラ
ンドのアドレス旧算を行うオペランドアドレス計算ステ
ージ（Ａステージ）３３．　　マイクロＲＯ門アクセス
（特にＲステージ３７と称す）とオペランドのブリフェ
ッチ（特にＯＦステージ３８と称す）とを行うオペラン
ドフェッチステージ（Ｆステージ）３４命令の実行を行
う実行ステージ（Ｅステージ）３５゜メモリオペランド
のストアを行うストアステージ（Ｓステージ）３６の６
段構成でパイプライン処理を行う。なお、Ｓステージ３
Ｇには３段のストアバッファがある。

各ステージは他のステージとは独立に動作し、理論上は
６つのステージが完全に独立動作する。

Ｓステージ３Ｇ以外の各ステージは１回の処理を最小１
クロツクで行うことができる。Ｓステージ３６は１回の
オペランドストア処理を最小２クロックで行うことがで
きる。従って、メモリオペランドのス］・子処理が行わ
れない場合、理想的にはｌクロックごとに次々とパイプ
ライン処理が進行する。

本発明のデータ処理装置１００にはメモリーメモリ間′
６４算あるいはメモリ間接アドレッシング等、基本パイ
プライン処理１回だけでは処理が行えない命令があるが
、これらの処理に対してもなるべく均衡したパイプライ
ン処理が行えるように設計されている。複数のメモリオ
ペランドを有する命令に対してはメモリオペランドの数
に基づいてデコード段階で複数のパイプライン処理単位
（ステ７プコード）に分解してパイプライン処理を行う
。

ＩＦステージ３１からＩ〕ステージ３２へ渡される情報
は命令コードそのものである。

Ｄステージ３２からＡステージ３３へ渡される情弗は命
令で指定された演算に関する情報（Ｄ＝＋−Ｆ旧と称す
）と、オペランドのアドレス計算に関係する情ｖ［：（
Ａコート４２と称す）と、処理中の命令のプログラムカ
ウンタ値（Ｉ’Ｃ）との３つである。

へステージ３３力＼らＦステージ３４へ渡される情（侵
はマイクロプログラムルーチンのエントり番地マイクロ
プログラムへのバラメークなどを含むＲコード４３と、
オペランドのアドレス、アクセス方法指示情報等を含む
Ｆコード４４と、処理中の命令のブログラムカウンク（
直（ＰＣ）との３つである。

Ｆステージ３４からＥステージ３５へ渡される情報は演
算制御情報、リテラル等を含むＥコード４５と、オペラ
ンド、オペランドアドレス等を含むＳコード４６ａ、　
４６ｂと、処理中命令のプログラムカウンタ値（ＰＣ）
との３つである。Ｓコード４６ａ、　４６ｂはア］・レ
ス４６ａ　とデータ４６ｂ　とからなる。

Ｅステージ３５からＳステージ３６へ渡される情報はス
トアずべき演算結果であるＷコード４７ａ、　４７ｂと
その演算結果を出力した命令のプログラムカウンタ（直
（ＰＣ）との２つである。Ｗコート４７ａ、　４７ｂｌ
まアドレス４７ａ　とデータ４７ｂ）とからなる。

トレース動竹中はオペランドストアが行われなくても、
実行した命令のＰ　Ｃ（ＩｆｉがＥステージ３５からＳ
ステージ３６へ渡される。

Ｅステージ３５以前のステージで検出されたＥＩＴはそ
のコードがＥステージ３５に到達するまでＥＩＴ処理を
起動しない。Ｅステージ３５で処理されている命令のみ
が実行段階の命令であり、ＩＦステージ３１〜Ｆステー
ジ３４で処理されている命令は未だ実行段階に至ってい
ないからである。従って、Ｅステージ３５以前で検出さ
れたＥＩＴはそれが検出されたことがステップコード中
に記録されて次のステージに伝えられるのみである。Ｓ
ステージ３６で検出されたＥＩＴはＥステージ３５で処
理中の命令の処理が完了した時点またはその命令の処理
がキャンセルされた場合に受付けられ、Ｅステージ３５
に戻って処理される。

（４，２）　　ｒ各パイプラインステージの処理」各パ
イプラインステージの人出力ステノプコ１には第４図に
示したように便宜−１名前が付与されている。またステ
ップコードはオペレーションコードに関する処理を行い
、マイクロＲＯＭのエンＩ・り番地、Ｅステージ３５に
対するバラメークなど乙こなる系列と、Ｅステージ３５
の処理対象のオペランドになる系列との２系列がある。

また、１）ステージ３２からＳステージ３６までの間で
は処理中の命令のプログラムカウンタ値が受渡されろ。

（４，２，］、）　　ｒ命令フエ、デステージ」命令フ
ェッチステージ（ＩＦステージ３１）では命令フェッチ
部１１１が動作する。内蔵命令ギヤ、シュからあるいは
外部メモリから命令をフェッチし、命令−にニーに入力
して、Ｄステージ３２に幻し゛ζ２〜６バイト単位で命
令コードを出力する。命令キューの入力は整置された４
ハイ１−単位で行われる。

標学アクセスモードで外部から命令をフェッチする場合
は整置された４バイトにつき最小２クロックを要する。

クワッドアクセスモートでは１６バイトにつき最小５ク
ロツクを要する。内蔵命令キヤノンユがヒ、トシた場合
は整置された８バイＩ・につき１クロツクでフェッチ可
能である。命令−トニーの出力単位は２バイトごとに可
変であり、１クロツクの間に最大６ハイトまで出力可能
である。

またジャンプの直後には命令キューをバイパスして命令
コード２ハイドを直接命令デコーダに転送することも可
能である。

命令の論理アドレスの物理アドレスへの変換内蔵命令キ
ャッシュ及び命令用ＴＬＢの制御、プリフエ’）チ先命
令アドレスの管理１命令キユーの制ｊｎもＩＦステージ
３１で行われる。

（４，２，２）　　ｒ命令デコードステージ」命令デコ
ードステージ（Ｄステージ３２）はＩＦステージ３１か
ら入力された命令コードをデコードする。命令コードの
デコードは命令デコード部１１２のＰＨＷデコーダ、　
ＮＦＨ−デコーダ及びアドレッシングモードデコーダを
使用して１クロツクに１度の割合で行われ、１回のデコ
ード処理で０〜６バイトの命令コートを消費する　（リ
ターンサブルーチン命令の復帰先アドレスを含むステッ
プコードの出力処理等では命令コードを消費しない）。

Ｄステージ３２は１回のデコードでΔステージ３３に対
してアドレス計算情報であるＡコード４２とオペレショ
ンコードの中間デコード結果であるＤニー１−４１とを
出力する。

Ｄステージ３２ではｐｃ計算部１１６の制御及び命令キ
ューからの命令コートの出力処理も行う。Ｄステージ３
２ではブランチ命令及びサブルーチンからのリターン命
令に対して先行ジャンプ処理を行う。

先行ジャンプを行った無条件ブランチ命令に対してはＤ
コード４１もＡコード４２も出力せず、ｒ）ステージ３
２で命令の処理を終了する。

（４，２，３）　　ｒオペランドアドレス計算ステージ
」オペランドアドレス計算ステージ（Ａステージ）３３
での処理は太き（２つに分かねる。第１は、命令デコー
ド部１１２の第２デコーダを使用してオペレーションコ
ードの後段デコードを行う処理で、第２はオペランドア
ドレス計算部５４でオペランドアドレスの計算を行う処
理である。

オペレーションコードの後段テじ−ド処理はＤコード４
Ｉを入力とし、レジスタ及びメモリの書込み予約及びマ
イクロプログラムルーチンのエントノ番地及びマイクロ
プログラムに対するパラメータ等を含むＲヨー１４３の
出力を行う。なお、レジスタ及びメモリの書込み予約は
、アドレス５１算て参照したレジスタ及びメモリの内容
が、バイブライン上を先行する命令で書換えられてしま
って誤ったア（゛レス計算が行われることを防止するだ
めのものである。

オペランドアドレス計算処理はＡコート４２を入力とし
、Δコード４２に従ってオペランドアドレス計算部５４
でオペランドのアドレス計算を行い、その計算結果をＦ
コード４４として出力する。またジャンプ命令に対して
はジャンプ先アドレスの計算を行って先行ジャンプ処理
を行う。この際、アドレス５１算に伴うレジスタの読出
し時に書込み予約のチエツクが行われ、先行命令がレジ
スタまたはメモリに対して書込み処理を終了していない
ために予約があることが指示されれば、先行命令のＬｉ
ステージ３５での書込み処理が終了するまで待機状態に
なる。

Ａステージ３３では、Ｄステージ３２で先行ジャンプを
行わなかったジャンプ命令に対して先行ジャンプ処理を
行う。絶対値゛ｒ［・レスへのジャンプあるいはＩ／ジ
スタ間接アドレノソングのジャンプ等に幻してはΔステ
ージ３３で先行ジャンプが行われる。先行ジャンプを行
った無条件ジャンプ命令に幻してはＲコード４３やＦコ
ート４４は出力されず、Ａステージ３３で命令の処理を
終了する。

（１１，２，４）　　ｒマイクロＲＯＭアクセスステー
ジ」オペラントフェッチステージ（Ｆステージ）３４で
の処理も大きく２つに分かれる。第１はマイクロＲＯＭ
のアクセス処理であり、特にＲステージ３７と称す。第
２はオペランドプリフェッチ処理であり、特に叶ステー
ジ３８と称す。Ｒステージ３７とＯＦステージ３８とは
必ずしも同時に動作するわけではなく、データキャッシ
ュのミス、ヒツト、データＴＬＢのミス、ヒント等に依
存して、動作タイミングが異なる。

Ｒステージ３７の処理であるマイクロＲＯＭアクセス処
理はＲコード４３に対して次のＥステージ３５での実行
に使用される実行制御コートであるＥニー）・４５を作
り出すためのマイクロＲＯＭアクセスとマイクロ命令デ
コート処理とである。

１つのＲコードに対する処理が２つ以上のマイクロプロ
グラムステノブに分解される場合、第１マイクロＲＯＭ
部１１３及び第２マイクロＩ？ＯＭ部１１４がＥステー
ジ３５で使用され、次のＲコード４３がマイクロＲＯＭ
アクセス待ちになる場合がある。Ｒコード４３に対する
マイクロＲＯＭアクセスが行われるのは、Ｅステージ３
５でのマイクロＲＯＭアクセスが行われない場合である
。本発明のデータ処理装置１００では多くの整数演算命
令が１マイクロプログラムステツプで行われ、多くの浮
動小数点演算命令が２マイクロプログラムステツブで行
われるため、実際にはＲコード４３に対するマイクロＲ
ＯＭアクセスが次々と行われる可能性が高い。

（４，２，５）　　ｒオペラントフェッチステージ」オ
ペラントフェッチステージ（ＯＦステージ）３８はＦス
テージ３４が行う上述の２つの処理の内のオペラントブ
リフェッチ処理を行う。

ＯＦステージ３８では、Ｆコード４４の論理アドレスを
データＴＬＢで物理アドレスに変換してその物理アドレ
スで内蔵データキャッシュあるいは外部のメモリをアク
セスしてオペランドをフェッチし、そのオペランドとＦ
コード４４として転送されζきたその論理アドレスとを
糺合わセでＳニー）’４６ａ４６ｂとして出力する。

１つのＦコード４４では８ハイド境界をクロスしてもよ
いが、８バイト以下のオペランドフェ・ノチを指定する
。Ｆコード４４にはオペランドをアクセスするか否かの
指定も含まれており、Ａステージ３３が計算したオペラ
ンドアドレス自体あるいは即値をＥステージ３５へ転送
する場合にはオペランドプリフェッチは行われず、Ｆコ
ード４４の内容をＳコード４６ａ、　４６ｂとして転送
する。ブリフェッチしようとするオペランドとＥステー
ジ３５が書込み処理を行おうとするオペランドとが一致
する場合は、オペラントプリフェッチは内蔵デークキャ
ノシュからも外部からも行われず、バイパスして行われ
る。

（４，２，６）　　ｒ実行ステージｊ 実行ステージ（Ｅステージ）３５はＥコード４５とＳコ
ード４６ａ、　４６ｂとを入力として動作する。このＥ
ステージ３５が命令を実行するステージであり、Ｆステ
ージ３４以前のステージで行われた処理は全てト〕ステ
ージ３５のための面処理である。Ｅステージ３５でジャ
ンプが実行されたり、ＦＩＴ処理が起動されたりした場
合は、ＩＦステージ３１〜Ｆステージ３４までの処理は
すべて無効化される。Ｅステージ３５はマイクロプログ
ラムにより制御され、Ｒコート４５にて示されたマイク
ロプログラムルーチンのエンドす番地からの一連のマイ
クロ命令を実行′３ることにより命令を実行する。

Ｅコート４５には整数演算部１１７を制御するコード　
（特にＥｌコードと称す）と浮動小数点＋８算部１１８
を制御するコード（特にＥＦコニーと称す）とがある。

ＥｌコードとＥＦコニーとは独立に出力されることも可
能であり、両コートが独立して出力された場合には、Ｅ
ステージ３５では整数演算部１１７　と浮動小数点演算
部１１８とが並列に動作づる。例えば浮すＪ小数点演算
部１１８でメモリオペランドを持たない浮動小数点／Ｊ
ｉｉ’Ｊγ命令を実行する場合、この動作は整数演算部
１１７の動作と並行して実行される。

整数演算であっても浮動小数点演算であっても、マイク
ロＲＯＭの読出しとマイク１コ命令の実行とはパイプラ
イン化されて行われる。従って、マイクロプログラムで
分岐が発生した場合は１マイクロステ、プの空きが生し
る。Ｅステージ３５ではＡステージ３３が行ったレジス
タまたはメモＩノに対する書込み予約をオペランドの書
込みの後に解除する。

各種の割込は命令の切口のタイミングにおいてＥステー
ジ３５が直接受付け、マイクロプログラムにより必要な
処理が実行される。その他の各種ＥＡＴの処理もＥステ
ージ３５でマイクロプログラムにより行われる。

演算の結果をメモリにストアする必要がある場合は、Ｅ
ステージ３５はＳステージ３６へＷコード４７ａ４７１
］とストア処理を行う命令のプログラムカウンタ値との
両方を出力する。また、トレース動作中はオペランドの
ストア動作とは関係なしに、実行した命令のプログラム
カウンタ値がＥステージ３５からＳステージ３６へ出力
される。

（４，２，７）　　ｒオペランドストアステージ」オペ
ランドストアステージ（Ｓステージ）３ＧはＷコードの
論理アドレス４７ａをデータＴＬＢで物理アドレスに変
換し、そのアドレスでＷコードのブタ４７ｂを内蔵デー
タギャソシュにストアする。

同時にＷコード４７ａ、　４７ｂとプログラムカウンタ
値とをストアバッファに入力し、デ〜りＴＬＢから出力
された物理アドレスを用いて外部のメモリへＷコードの
データ４７ｂをストアする処理が行われる。

Ｓステージ３６の動作はオペランドアクセス部１２０で
行われ、データＴＬＢまたは内蔵データキャッシュがミ
スした場合のアドレス変換処理及び内蔵データキャソシ
ェの入替え処理も行う。

オペランドのストア処理でＢＩＴが検出された場合は、
ストアバソファにＷコード４”ｌａ、　４７ｂとプログ
ラムカウンタ値とが保持されたままの状態で、Ｅステー
ジ３５にＢＩＴの検出が通知される。

（４，３）　　ｒ各バイブラインステージの状態制御」
バイブラインの各ステージは入力ランチと出力う、チと
を有し、他のステージとは独立に動作することを３４本
とする。各ステージは１つ前に行った処理が終了し、そ
の処理結果を出力う、チから次のステージの入力ランチ
へ転送し、自ステージの入力ランチに次の処理に必要な
入力信号が全て揃えば次の処理を開始する。

つまり、各ステージは、１つ前段のステージから出力さ
れてくる次の処理に対する入力信号が全て有効となり、
現在の処理結果を後段のステージの入力ラノチヘ転送し
て出力ラソチが空になった場合に次の処理を開始する。

各ステージが動作を開始する直前のタイミングで入力信
号が全て揃っている必要がある。入力信号が揃っていな
い場合には、そのステージは待ち状態（入力待ち）にな
る。出力ラノチから次のステージの入力ランチへの転送
が行われる場合には次のステージの人カラノチが空き状
態になっている必要があり、次のステージの入カラノヂ
が空き状態でない場合もパイプラインステージは待ち状
態（出力待ち）になる。また、キャノソユ、ＴＬＢがミ
スしたり、パイプラインで処理中の命令相互間にデータ
干渉が生したような場合には、１つのステージの処理に
複数クロックが必要となり、パイプライン処理が」Ｒ延
する。

（以　下１余　白） 又 （５）「データ演算部の動作の詳細な説明」第３図は本
発明のデータ処理装置１００の整数演算部１１７の詳細
なブロック図であり、オペランドアクセス３１算部ＩＩ
５．　　浮動小数点演算部１１８．　　オペランドアク
セス部１２０も共に示されている。

ＳＡレジスタ２１０はオペランドアドレス計算部１１５
から整数演算部１１７へ出力されるオペランドアトルレ
ス及び即値を保持するレジスタである。

ＡＡレジスタ２１１　は整数演算部＋１７からオペラン
ドアクセス部１．２０ヘアドレスを出力するためのレジ
スタであり、保持内容に対するＬ　２．４．８のインク
リメント／デクリメント機能を有する。８をインクリメ
ント／デクリメントする機能は、８バイト浮動小数点数
を浮動小数点レジスタとメモリとの間で転送する際に４
バイトの２つの整数を汎用レジスタとメモリとの間で同
時に転送する場合に有意義な機能である。

レジスタファイル２１３は整数演算部１１７内の種々の
データを保持する。またレジスタファイル２１３は主Ａ
ＬＵ２１５と補助ＡＬＵ２１２とにそれぞれ３木の４バ
イトのバスで結合されており、２つのレジスタ上のオペ
ランドを対象として加算、比較等の演算を主ＡＬＵ２１
５または補助ＡＬＵ２１２に行わせることが可能である
。

ＤＤレジスタ２１３は整数演算部１１７とオペランドア
クセス部１２０との間でデータを入出力するためのイン
タフェイスレジスタであり、８ハイドのＤＩ）ハス１２
３でオペランドアクセス部と結合している。

ＦＦレジスタ２１７は整数演算部１１７と浮動小数点／
ｉ１ｍＷ部１１８とのインタフェイスレジスタである。

プライオリティエンコーダ部２１．４は、ビット列中の
先頭の“１″または“Ｏ″の位置をサーチしたり、連続
した２ビットが“ビまたは°０”であるフィールドの先
頭の位置をサーチする。

レジスタ番地指定回路２１８は、第１マイクロＲＯＭ部
１１３の指示に従って第１マイクロＲＯＭ部１１３が指
定したレジスタ番地またはプライオリティエンコーダ部
２１４が指定したレジスタ番地に従ってレジスタファイ
ル２１３に対するデータの読み書きを制御する。

以下プライオリティエンコーダ部２１４　とレジスタ番
地指定回路２１８との詳細構成及びＬＤＭ命令と５７Ｍ
命令との動作を述べる。

（５，１）　　ｒプライオリティエンコーダの詳細構成
」第１図はプライオリティエンコーダ部２＋４の詳細な
ブロック図である。

プライオリティエンコーダ部２１４　はビット列生成回
路１．オフセンｌ−値指定回路２，２つのプライオリテ
ィエンコード回路３及び４．エンコード結果判定回路７
等にて構成されている。

ビット列生成回路ｌはＳｌバス２２１から人力された１
６ビットまたは３２ビットのピッ］−列を保持する機能
、“０″と”１”とを反転する機能、ビット順序を逆転
する機能、隣接ビ・７ト間の論理積をとる機能を有し、
これらの変換が加えられたビット列を第１エンコード回
路３及び第２エンコード回路４へ出力する。

第２図はビット列生成回路１の詳細な構成を示すブロッ
ク図である。

Ｓ１バス２２１から入力された値はそのままセレクタ】
０に入力される他、インバータにより反転されたビット
列としてもセレクタ１０に入力される。セレクタ１０は
反転されたビット列または反転されていないビット列の
いずれかを選択して出力し、人力ラソチ１１に保持させ
る。

入力ラノチ１１の出力は必要に応じてビット正順逆順指
定回路１２でビット順序を逆転して第１エンコード回路
３に人力される。ビット正順逆順指定回路１２の出力は
また、論理積回路１３により各ビット〜についてそれぞ
れの上位側に隣接するビット−との論理積がとられて第
２エンコード回路４に入力される。

オフセント値指定回路２はＳ２バス２２２から入力され
た５ビットのオフセント値を保持し、その値を第１エン
コード回路３及び第２エンコード回路４へ出力する。ま
た命令デコード部２は、エンコード結果判定回路７から
出力されるオフセット値を入力し、その値に“１″また
は°２”を加算する加算機能がある。

第１エンコード回路３と第２エンコード回路４とは同一
に回路構成されたプライオリティエンコード回路であり
、ビット列生成回路１から人力されたピノ）・列を対象
としてオフセット指定回Ｉ？、２で指定されたビット位
置以腎でサーチしてＥ初の“１”のビット位置を出力す
る組合ｌ！論理回路である。

エンコード結果判定回路７は第１エンコー１−回路３と
第２エンコード回路４とから出力されるエンコード値と
ＡＡハス１２２の下位３ビットとを人力とし、オフセッ
ト値指定回路２ヘエンコート結果と加算すべき値とを出
力し、レジスタ番地指定回路２１８へレジスタ番号と２
つのレジスタとを同時アクセスすべきか否かを示す並列
アクセス（３号８を出力する他、第１エンコード回路３
から出力されたエンコード値をＤＩハス２２５へ出力す
ることもできる。また、エンコード結果判定回路７は第
１エンコード回路３の出力の”１”と“Ｏ”とを反転し
た値をレジスタ番地指定回路２１８へ出力することもで
きる。

並列アクセス信号８はＡＡババス２２の下位３ビットが
すべて“０”で且つ第１エンコード回路３と第２エンコ
ード回路４とのエンコード結果が同し値である場合にア
サートされる。

（５，２）　　ｒレジスタ番地指定回路」第８図はレジ
スタ番地指定回路２１８の詳細な構成を示すブロック図
である。

レジスタ番地指定回路２１８は、第１マイクロＲＯＭ部
１１３で指定されたレジスタ番地またはプライオリティ
エンコーダ部２１４で指定されたレジスタ番号をデコー
ドし、Ｓ１バス２２１．　　Ｓ２ハス２２２．　　旧ハ
ス２２５．　　Ｄ３バス２２６に対するレジスタファイ
ル２１３の入出力を制御する。

第１マイクロＲＯ？１部１１３からは汎用レジスタと作
業用レジスタとのアクセスが可能で各バスについて５ピ
ントで入力または出力するレジスタ番地が指定される。

プライオリティエンコーダ部２１４からはレジスタファ
イル２１３中の入力または出力を行う汎用レジスタ番号
が４ビットで指定され、レジスタ番地指定回路２１８の
セレクタ（１７，１８，１９２０）への入力段階で上位
に“θ″を拡張してレジスタ番地とされる。

第１マイクロＲＯＭ部１１３で各ハス毎に指定されたレ
ジスタ番地とプライオリティエンコーダ部２１４て指定
されたレジスタ番号とはセレクタ１７．１８１９、２０
によりいずれかが１ｉ（１尺されてそれぞれのハス用の
デコード回路＋７’、　１８’、　１９’、　２０’へ
入力される。

本発明のデータ処理装置］００では、転送命令あるいは
加算命令等の重線な命令では第１マイクロＲＯＭ部＋１
３から出力されたレジスタ番地に従って各バスに入出力
するレジスタを制御するため、レジスタ番地が各ハス毎
のテコ−ｌ−回路１７’、　１８１９’、　２０’でデ
コート′され、その出力信号に従ってレジスタファイル
２１６をアクセスするが、一部の高機能命令ではデコー
ド回路１７’、　１８’、　１９’、　２０から出力さ
れた制御信号をシフトすることにより、本来のデコード
結果とは異なるデコード結果にてレジスタファイル２１
３をアクセスする。

Ｓ２バス２２２とＤ３バス２２６とは高機能命令の実行
に際して２つのレジスタを並列アクセスする場合に、プ
ライオリティエンコーダ部２１４により指定されたレジ
スタ番号より１つ大きなレジスタ番号のレジスタをアク
セスするためにデコート結果を１ビット上位側ヘシフト
してレジスタファイル２】３へ出力する。この機能はデ
コーダ１８゛　　と２０゛　　とがデコート結果のピノ
Ｉ・列を出力する制御信号線群と、そのピノ）・列を１
ビット」二位側にシフトシたビット列を出力する制御信
号線群とをセレクタ１５１Ｇでそれぞれｌビット−シフ
トしたビット−列を出力する制御信号線群をＩＲするこ
とにより実現される。

またＳ１ハス２２１　は高機能命令の実行に際して２つ
のレジスタを並列アクセスする場合、プライオリティエ
ンコーダ部２１４により指定されたレジスタ番号より１
つ小さなレジスタ番号のレジスタをアクセスするために
デコーダ１７”のデコート′結果を１ビット下位側へシ
フ］・シてレジスタファイル２１３へ出力する。この機
能はデコーダ１７”がデコード結果のビット列を出力す
る制御信号線群とそのビット列を１ビット下位側にシフ
トしたビット列を出力する制御信号線群とをセレクタ１
４でそれぞれＩビットシフトしたビット列を出力する制
御信号線群を選択することにより実現される。

（５，３）　　ｒＬＤｊｌ命令の動作」第３０図は１．
０Ｍ命令のオペレーションコートの一例を示す模式図、
第３２図はＬＭＤ命令を実行する場合の整数演算部１１
７の動作手順を示すフローチャー　１−である。

このＩＪＩＤ命令は６個の汎用レジスタＲ１，Ｉ？４．
　Ｒ５Ｒ６，Ｒ７，Ｒ８にスタック領域から６個の４バ
イトデータをロードする命令である。本発明のデータ処
理装置１００でこの命令を実行する場合、第１マイクロ
ＲＯＭ部１１３の制御により第３２図に示すフロチャー
トに従って整数′ｅｊ算部１１７が動作する。

この例ではビット列生成回路１でレジスタ番号ビ０１０
０１１１１１０００００００”が変換され、第１エンコ
ード回Ｉ？ｉ３がエンコードするビット列は“０１００
１１１１１００００００００００００００００００００
０００”となり、第２エンコード回路４がエンコードす
るビット列は“００００１１１１００００００００００
００００００００００００００”となる。これらのビッ
ト列をサーチすると、レジスタ番号「４５．７」で２つ
のサーチ結果が一致するが、レジスタ番号「４」の場合
はＡＡハス１２２の下位３ビットが“０”ではないため
、レジスタｌ？１とＲ４とには１回の操作で４バイトず
つデータがロートされ、レジスタＲ５とＲ６，Ｒ７とＲ
８にはそれぞれ並列にデータがロードされることとなる
。

レジスタＲ５とＲ６，Ｒ７とＲ８を同時にアクセスする
場合、エンコード結果判定回路７から出力される並列ア
クセス信号８がアサートされる。この並列アクセス信号
８に従って、デコード結果のピノ］・列を１ビット上位
側ヘシフｌ−したビット列が転送される制′４ｎ綿をセ
レクタ１６が選択することにより、エンコード結果判定
回路７から出力されたレジスタ番号より１つ大きな番号
のレジスタに値がロードされる。

（５，４）　　ｒｓＴ門命全命令作」 デスティネーションのアドレッシングモードがａ−ｓｐ
モード以外のＳＴＭ命令を実行する場合、１０Ｍ命令と
同しフォーマントレジスタリストを処理するだめにプラ
イオリティエンコーダ部２１４の動作はＬＤ？Ｉ命令の
場合と同様である。また、レジスタ番地指定回路２１８
ではＳ２バス２２２へ出力するレジスタ番地として、入
力されたレジスタ番地よりも１つ大きな番地のレジスタ
をアクセスするため、デコート結果のビット列を１ビッ
ト上位側へシフ］・シたビット列が転送される制御線を
セレクタ１５が選択する。

デスティネーションのアドレッシングモードが１ｊ−５
ｔ’モー　Ｆ　テあるＳｔＭ命令を実行する場合、１．
０Ｍ命令と異なるフォーマントレジスタリストを処理す
るので、プライオリティエンコーダ部２１４の動作が一
部異なる。この場合、エンコード結果判定回路７からオ
フセット値指定回路２へは第１エンコード回路３から出
力された値がそのまま転送されるが、レジスタ番地指定
回路２＋８へは第１エンコード回路３から出力された値
の“０”と“１”とを反転した値が出力される。つまり
、オフセット値指定回路２にはサーチしてエンコードし
たピント番号そのものが転送されるが、レジスタ番地指
定回路２１８へは捜査してエンコードしたビット番号に
対応するレジスタ番号が出力されることになる。

またこの場合、レジスタ番地指定回路２１８では、並列
アクセス信号８がアサートされた場合、Ｓ２ハス２２２
へは人力されたレジスタ番地のレジスタから値が出力さ
れ、Ｓ１バス２２１へは人力されたレジスタ番地より１
つレジスタ番地が小さいレジスタから値が出力される。

この機能はデコード結果のビ・７ト列を１ビット下位側
へシフトしたビット列を転送する制御線をセレクタ１４
が選択することにより行われる。

例えば、第３１図に示した３７Ｍ命令の例では第１エン
コード回路３のサーチ対象となるビット列は’００００
０００１１１１．１００１０００００００００００００
００００″であり、第２エンコード回路４のサーチ対象
となるビット列は“０００００００１１１１０００００
００００００００００００００００″である。最初のエ
ンコード動作では、エンコード結果判定回路７へは第１
エンコード回路３と第２エンコード回路４とからは共に
値「７」が入力され、ＡＡババス２２からは出力される
アドレス“）ｌ’００００１ＦＦＢ″の下位３ビ・７ト
の“０”が人力される。エンヨー１結果１’ｌｌ定回路
７はこれらの入力に基づいてオフセット指定回路には値
「７」と加Ｉγ埴「２」とを出力し、レジスタ番地指定
回路２１８へは［７１を２進数表現した値”０１１１”
の反転である“１０００”に対しｔ５するレジスタ番号
「８」を出力し、並列アクセス信号８をアサートする。

レジスタ番地指定回路２１８では人力されたレジスタ番
号「８」をデコードし、Ｓ２ハス２２２−＼はレジスタ
Ｒ８からデータを読出し、Ｓ１ハス２２１へはデコード
結果を１ビット下位（ｊｊｌｌへシフトしたビｙ　ｌ・
列を転送する制御綿をセレクタ１４で選択することによ
りレジスタＲ７からデータを読出す。Ｓ１バス２２１と
Ｓ２ハス２２２　とへ読出された２つのデータはＤＤレ
ジスタ２１６で連結され、１つの８バイトデータとして
ＤＯババス通じてオペランドアクセス部１２０へ転送さ
れ、内蔵データキャ・７シユあるいは外部メモリにスト
アされる。

（６）「外部アクセス動作」 （６，１）　　ｒ入出力信号線」 第７図は本発明のデータ処理装置１００の入出力信号を
示す模式図である。

本発明のデータ処理装置１００は１ｆｉＶｃｃと接地Ｇ
ＮＤ、　　６４本のデータピンと３２本のアドレスピン
と３２本の命令ピン、入力クロックＣＬＫの他に種々の
制御信号を入出力する。

命令アクセスの場合もデータアクセスの場合も、アドレ
スピンには物理アドレスが出力される。

ＣＬＫは外部入カクロノクであり、本発明のデータ処理
装置１００の動作クロックと同一周波数のクロックであ
る。

データアドレスストローブＤＡＳｌよアドレスピンへ出
力されたデータアドレスが有効であることを示す。

リードライトＲ／Ｗｌはデータビンでのハスサイクルが
入力であるか出力であるかを区別する。

データストローブＤＳ雲は本発明のデータ処理袋９１０
０がデータ入力準備を完了したことまたは本発明のデー
タ処理装置１００からデータが出力されたことを示す。

ＤＣＩは本発明のデータ処理装置１００にデータアクセ
スサイクルを終了してもよいことを通知する信号である
。

ＢＡＴ（０：２）は第２８図に示す如く、アドレスピン
とデータビンとの値の意味を示す。

命令アドレスストローブＩＡＳＩＩはアドレスピンへ出
力された命令アドレスが有効であることを示す。

命令ストローブＩ３１は本発明のデータ処理装置＋００
が命令人力準備を完了したことを示す。

ＩＣＩは本発明のデータ処理装置＋００に命令アクセス
サイクルを終了してもよいことを通知する信号である。

ホールドリクエストＨＲＥ（１１は本発明のデータ処理
袋Ｈ１００にバス権を要求する信−号である。

ＨＡＣＭＩは本発明のデータ処理装置１００がＩＩＩＩ
Ｅ［ｌｌｌを受付けてバス権を他のデバイスに渡したこ
とを示す信号である。

１１２ＥΩ（０：２）は外部割込み要求信号である。

ＩＡＣＪＩは本発明のデータ処理装置１００が外部割込
みを受付け、割込みベクトルアクセスサイクルを行って
いることを示す信号である。

（６，２）　　ｒ外部デバイスのアクセスｊ本発明のデ
ータ処理装置１００を用いた第６図に示すシステム構成
例では、本発明のデータ処理装置１００とデータギャノ
ソユ１０７．１０８とはデータピンに接続されているデ
ータバス１０２．　　アドレスピンに接続されているア
ドレスバス１０１の他、ＲＡＴ（０：２）、　ＤＡＳＩ
Ｉ、　Ｒ／Ｗ＃、　ＤＳ＃、　ＤＩＪ　とでも接続され
ている。本発明のデータ処理装置１００と命令キヤ、。

ツユ１０６とは命令ピンに接続されている命令ハス１０
３　　アＩ・レスハス１０１　の他、ＢＡＴ（０：２）
、　ＩＡＳ＃ｌ５ＩＩ、　ｌｃｉとでも接続されている
。

クロックＣＬＫはシステム全体に供給されシステムの基
本タイミングを決定する。

本発明のデータ処理装置１００は、標ｔｉｔアクセスモ
ードでのハスアクセスではデータバス１０２を用いたデ
ータアクセスと命令ハス１０３を用いた命令アクセスと
を、それぞれ十分高速な外部メモリに対して外部人力ク
ロックＣＬ、にの２サイクルに１度の割合で行える。

また本発明のデータ処理装置１００は、クワノ）・アク
セスモートでのハスアクセスではデータバス１０２を用
いたデータアクナスと命令ハス１０３を用いた命令アク
セスとを、それぞれ十分高速な外部のメモリに対して外
部人力クロックＣＬＫの５サイクルに４度の割合で行え
る。

アドレスバス１０１　はデータキャッシュ１０７．１０
８のアクセスと命令キャッシュ１０６のアクセスとの両
方に利用される。

（以　下　余　白） （７）「本発明の他の実施例」 」上記実施例では２つのレジスタを同時にアクセスする
ために同一レジスタ番号を２つのデコーダでそれぞれデ
コードし、その内の一方のデコート結果を転送する制御
綿をｌビットずらせたデコード結果を転送するように構
成したことにより、デコードしたレジスタ番号の隣のレ
ジスタが選択されてレジスタ番号が連続する２つのレジ
スタがアクセスされるが、一方のデコーダでプライオリ
ティエンコーダ部から出力されたレジスタ番号に１を加
算または減算した値をデコードして、レジスタ番号が連
続する２つのレジスタをアクセスする構成を採ることも
可能である。

また、上記実施例では”１”（または“０”）が２ビッ
ト連続する位置をサーチしてそのピント位置をエンコー
ドすることにより２つのレジスタを同時に操作するよう
に構成しているが、連続する３つまたはそれ以上の１′
（または“０”）をサーチしてそのビット位置をエンコ
ードすることにより３つまたはそれ以上のレジスタを同
時に提作するような構成を採ることも可能である。

また、上記実施例ではレジスタリス；・で“１”のし、
）・に対応するレジスタが操作対象となるレジスタであ
る命令の例を述べたが、レジスタリストで“０”のビッ
トに対応するレジスタが操作対象となるレジスタである
命令でもプライオリティエンコーダに人力するサーチ対
象となるピノＩ・列を反転して入力すれば全く同様に処
理可能である。

また、上記実施例では複数データ転送命令としてし叶命
令とＳＴＭ命令とを例として説明したが、プロシージャ
の人口で複数のレジスタ中のデータの退避を行うと共に
スタックフレームの形成を行う命令、あるいはプロソー
ジャの出口で複数のレジスタへのデータの復帰とスタッ
クフレームの解消とを行う命令等、レジスタリストを用
いて転送すべきレジスタを指定する命令に関していずれ
も」１記実施例と同様の処理が可能である。

［発明の効果］ 以上に詳述した如く、本発明のデータ処理装置の第１の
発明は、複数データストア命令をデコードする命令デコ
ーダと、命令デコーダから出力された？ＭＤデーデート
ア命令中のレジスタリストを保持するレジスタと、レジ
スタリストをサーチして“１”（または“０”）の先頭
の位置を２進数にエンコードする第１のエンコード”手
段と、レジスタリストをサーチして“１”（または“０
”）が２ビット連続する位置を２進数にエンコードする
第２のエンコード手段と、ｎビット幅の複数のレジスタ
にて構成されたレジスタファイルと、内Ｙ銭データート
ヤノシュまたは夕（部メモリへ転送されるデータを保持
する２ｎビットのデータレジスタとを有していて命令デ
コーダがデニーｔｒｂだ複数データストア命令を実行す
る命令実行手段とを備え、命令デコーダが複数データス
トア命令をデコードした場合に、命令デコーダから出力
されたレジスタリストを、第１のエンコード手段でサー
チして“１″（または“０”）の“１”の先頭の位置を
２進数にエンコードすると共に、第２のエンコード手段
でもサーチして“１”（または“０”）が２ビット連続
した位置を２進数にエンコードする。そして、“１″（
または“０″）の先頭のピノ（・が単独のビットであっ
て２つのプライオリティエンコーダのエンコード結果が
胃なる場合は、“１″（または“０“）の先頭のビアｌ
−位置に対応するレジスタからｎビットのデータをデー
タレジスタへ転送し、内蔵データキャソンユまたは外部
メモリヘスドアする。“１“（または”０”）が２ビッ
トが連続していて両エンコード手段のエンコード結果が
一敗する場合は、“１”（または”０“）の先頭のビッ
ト位置とその隣のビットとに対応する２レジスタからそ
れぞれｎビットのデータがデータレジスタへ転送され、
２つのｎビｙ　Ｉ・のデータが連結されて２ｎビットの
データとして内蔵データキヤノンユまたは外部メモリに
ストアされる。このため、連続したレジスタ番号の複数
のレジスタを含む？！数のレジスタの内容をメモリに退
避する場合、連続したレジスタ番号の２つのレジスタの
内容が同時に処理されるので、複数のレジスタ内容の退
避が高速実行される。通常、コンパイラでは退避すべき
データは連続した番号のレジスタに割振る場合が多く、
従来のデータ処理装置に比べ本発明のデータ処理装置は
最大で２倍の速度でレジスタ中のデータを退避すること
が可能になる。

また第２の発明は、複数データロード命令をデコードす
る命令デコーダと、命令デコーダから出力された複数デ
ータロード命令中のレジスタリストを保持するレジスタ
と、レジスタリストをサチして“Ｉ”（または“０′）
の前頭の“１″を２進数にエンコードする第１のエンコ
ード手段と、レジスタリストをサーチして“１”（また
は“０”）が２ビット連続する先頭の１″を２進数にエ
ンコードする第２のエンコード手段と、ｎビット幅のレ
ジスタ複数にて構成されるレジスタファイルと、内蔵デ
ータキャッシュまたは外部メモリからフェッチしたデー
タを保持する２ｎビットのデータレジスタとを有してい
て、命令デコーダがデコードした複数データロード命令
を実行する命令実行手段とを備え、命令デコーダが複数
データロード命令をデコードした場合に、命令デコーダ
から出力されたレジスタリストを、第１のエンコード手
段でサーチして“１″りまたは“０１）の先頭の位置を
２進数にエンコードすると共に、第２のエンコード手段
でもサーチして“１”（または“Ｏ”）が２ビット連続
した先頭の位置を２進数にエンコードする。そして、“
１″（または“０”）の先頭のビットが単独のビットで
あって２つのエンコード手段のエンツー１′結果が異な
る場合は、内蔵データキャッシュまたは外部メモリがら
ｎビットのデータがデータレジスタにフェッチされてレ
ジスタリストの“１″（または”０”）の先頭のビット
−位置にＪ４応するレジスタに転送される。“ド（また
は“０”）の先頭が２ビットが連続して”ｌ’（または
”０″）であって２つのエンツー１手段のエンコード結
果が一敗する場合は、内蔵データキヤノンユまたは外部
メモリから２ｎビットのデータがブタレジスタにフェッ
チされて」１位の４バイトと下位の４バイトとに分割さ
れた後に、“１”（または“０”）の先頭のビット位置
とその隣のビｙ　ｌ・とに対応する２レジスタへそれぞ
れ転送される。このため、連続したレジスタ番号の複数
のレジスタを含む複数のレジスタにメモリからデータを
ロードする場合、連続したレジスタ番号のレジスタにロ
ードすベき２つデータが同時に処理されるので、高速に
複数のレジスタにデータをロードすることが可能である
。コンパイラでは一連の手続きで使用するデータを連続
した番号のレジスタに割振ることが多いため、従来のデ
ータ処理装置に比べて本発明のデータ処理装置は最大で
２倍の速度でレジスタへデータをロートすることが可能
になる。

【図面の簡単な説明】

第１図は本発明のデータ処理装置のプライオリティエン
コーダ部の詳細な構成を示すブロック図、第２図は本発
明のデータ処理装置のプライオリティエンコーダ部の構
成要素であるビット列生成回路の詳細な構成を示すブロ
ック図、 第３図は本発明のデータ処理装置の整数演算部の構成を
示すブロック図、 第４図は本発明のデータ処理装置の全体構成を示すブロ
ック図、 第５図は本発明のデータ処理装置のバイブライン処理ス
テージの説明のための模式図、第６図は本発明のデータ
処理装置を用いたデータ処理システムの構成例を示すブ
ロックｌ、第７図は本発明のデータ処理装置の入出力（
１Ｉ号ピンを示す模式図、 第８図は本発明のデータ処理装置のレジスタ番地指定回
路の詳細な構成を示ずプロ、り図、第９図、　第１０図
、第１Ｉ図１第１２図及び第１３１：２＋は本発明のデ
ータ処理装置の命令のフォーマットを示す模式図、 第１４１’Ｊ、第１５し１．第１６図、第１７図、第１
８図、第１９図、第２０図、第２１図１第２２図、第２
３図、第２４図第２５図、第２６図及び第２７図は本発
明のデータ処理装置の命令中のアドレッシングモード指
定部のフォーマントを示す模式図、 第２８図は本発明のデータ処理装置の複数データロード
命令であるＬｌ））’ｌ命令のフォーマツ）・を示す模
式図、 第２９図は本発明のデータ処理装置の複数データストア
命令である５７Ｍ命令のフォーマットを示す模式図、 第３０図は本発明のデータ処理装置の複数データロード
命令である１、ｌ命令の具体的オペレーションコートの
構成例を示す模式図、 第３１図は本発明のデータ処理装置の複数データストア
命令である５７Ｍ命令の具体的オペレーションコートの
構成例を示す模式図、 第３２図［ａ）、　（ｂ）及びｔｃ）は第３０図に示さ
れているＬＤＭ命令の具体例を実行した場合に本発明の
データ処理装置の命令実行部が行う処理のアルゴリズム
を示すフローチャー１・である。 １・・・ビット列生成回路　　２・・・オフセノ）・埴
指定回路　　３・・・第１エンコード回路　　４・・・
第２エンコード回路　　７・・・エンニーｌ結果判定回
路１７、１Ｂ、　ＩＱ　、２０・・・セレクタ　１４．
１５．１６・・・セレクタ　　１７’、　１８’、　１
９°、２０゛・・・デコード回路　　１．０９・・・主
メモリ　　１０７．１０８・・・データキヤノンユ　】
１２・・・命令デコード部　１．１７・・・整数演算部
　１１８・・・浮動小数点演算部　２１２・・・レジス
タファイル　２１４・・・プライオリティエンコーダ部
　２１５・・・主＾１　２１８・・・レジスタ番地指定
回路　２１６・・・ｌ１ｌ）レジスタなお、図中、同一
符号は同一、又は相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）命令をデコードする命令デコード手段と、ビット
   列を保持するビット列レジスタと、 該ビット列レジスタに保持されているビ ット列中での“１”または“０”のいずれかの先頭の位
   置をサーチしてそのビット位置を ２進数にエンコードした第１のエンコード 値を出力する第１のエンコード手段と、 前記ビット列レジスタに保持されている ビット列中での“１”または“０”のいずれかが２ビッ
   ト連続する先頭の位置をサーチし てそのビット位置を２進数にエンコードし た第２のエンコード値を出力する第２のエ ンコード手段と、 それぞれがｎビットのデータを保持する 複数のレジスタにて構成されたレジスタフ ァイルと、 ｎビットまたは２ｎビットのデータを保 持するデータレジスタと を有する命令実行手段と を備え、 前記命令デコード手段が、ビット列で表現 されたレジスタリストに従って前記レジスタファイルの
   内容をメモリに退避させる命令をデコードした場合に、 前記命令実行手段は、前記ビット列レジス タに前記命令中のビット列を保持し、前記ビット列レジ
   スタに保持されたビット列に関する第１、第２のエンコ
   ード値が不一致であれば前記第１のレジスタ番地のレジ
   スタからデータを前記データレジスタを経由させて前記
   メモリへ転送し、前記ビット列レジスタに保持されたビ
   ット列に関する第１、第２のエンコード値が一致であれ
   ば前記第１のレジスタ番地のレジスタ及び前記第２のジ
   スタ番地のレジスタからデータを出力させて両データを
   前記データレジスタにて連結して前記メモリへ転送すべ
   くなしてある ことを特徴とするデータ処理装置。
2. （２）命令をデコードする命令デコード手段と、ビット
   列を保持するビット列レジスタと、 該ビット列レジスタに保持されているビ ット列中での“１”または“０”のいずれかの先頭の位
   置をサーチしてそのビット位置を ２進数にエンコードした第１のエンコード 値を出力する第１のエンコード手段と、 前記ビット列レジスタに保持されている ビット列中での“１”または“０”のいずれかが２ビッ
   ト連続する先頭の位置をサーチし てそのビット位置を２進数にエンコードし た第２のエンコード値を出力する第２のエ ンコード手段と、 それぞれがｎビットのデータを保持する 複数のレジスタにて構成されたレジスタフ ァイルと、 ｎビットまたは２ｎビットのデータを保 持するデータレジスタと を有する命令実行手段と を備え、 前記命令デコード手段が、ビット列で表現 されたレジスタリストに従ってメモリから前記レジスタ
   ファイルへデータをロードさせる命令をデコードした場
   合に、 前記命令実行手段は、前記ビット列レジス タに前記命令中のビット列を保持し、前記ビット列レジ
   スタに保持されたビット列に関する第１、第２のエンコ
   ード値が不一致であれぼ前記メモリからｎビットのデー
   タをフェッチして前記第１のレジスタ番地のレジスタへ
   転送し、前記ビット列レジスタに保持されたビット列に
   関する第１、第２のエンコード値が一致であれば前記メ
   モリから２個のｎビットのデータを連結したデータをフ
   ェッチして一方のｎビットのデータを前記第１のレジス
   タ番地のレジスタへ、他方のｎビットのデータを前記第
   ２のジスタ番地のレジスタへそれぞれ転送すべくなして
   ある ことを特徴とするデータ処理装置。