JPH03186928A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はデータ処理装置に関し、更に詳述すれば、クス
クスイノチング用のメモリを内蔵し、このメモリとの間
でレジスタ内容の退避と復帰を高速で行うことによりク
スクスイソチングに要する時間を短縮し得るデータ処理
装置に関する。

［従来の技術］ 近年のデータ処理装置の動作速度の高速化に伴って主メ
モリの高速化が要求され、このためメモリシステムの実
現コストが増大するという問題が生している。この問題
を解決するための一手法として、データ処理装置と主メ
モリとの間に高速メモリであるキャッシュメモリを介在
させることによりデータ処理装置と主メモリとの速度差
を埋め合わせる技術が用いられている。

また、キャッシュメモリをデータ処理装置と同一の集積
回路内に実現することにより高速なキャッシュメモリを
実現する提案も、たとえば特開昭６３−１９３２３０号
公報に詳細に開示されている。

しかし、キャッシュメモリを用いて平均的にメモリアク
セス時間を短くするのみにては、タスクスイッチング等
のような特に高速動作が必要とされる際にキャッシュミ
スが発生する可能性もあり、結果的にタスクスイッチン
グに要する時間の最大値を小さくすることはできない。

この問題を解決するために、タスクスイッチング時のコ
ンテキスト退避用のメモリとの間のデータ空間とは別に
定義しておき、そのコンテキスト退避用メモリ空間とし
て使用されるメモリを高速メモリで構成したり、あるい
はデータ処理装置と同し集積回路内に実現したりするこ
とにより、タスクスイッチングに要する時間を短縮する
提案もなされている。このような技術はたとえば、特開
昭６４−９１２５３号公報に詳細に開示されている。

［発明が解決しようとする課Ｒ］ しかし、キャッシュメモリとして高速メモリを用いても
、キャッシュミスが発生した場合には高速なメモリアク
セスが実現できない。また、コンテキスト退避用に通常
のメモリ空間とは別のメモリ空間を定義しても、そのメ
モリ空間を構成するメモリが他のメモリよりも高速動作
可能でなければタスクスイッチングに要する時間を短縮
することは出来ない。

このような問題は、コンテキストスイッチング命令によ
りレジスタの内容をメモリに退避したりあるいは逆に復
帰させたりする際に、１回の操作で１個のレジスタ内容
のみしか転送出来ないという理由に起因している。

特に、キャッシュメモリをデータ処理装置と同一の集積
回路上に内蔵する構成では、キャッシュメモリとレジス
タファイルとの間の転送経路は低コストで設置可能であ
るため、この経路のビット幅を広げてデータ転送能力の
向上を図る余地はある。

本発明はこのような事情に鑑みてなされたものであり、
レジスタとメモリとの間のデータ転送を１回の操作で２
個行うことにより、タスクスイッチングに要する時間の
短縮を図ったデータ処理装置の提供を目的とする。

［課題を解決するための手段］ 本発明のデータ処理装置は、オペランドアクセス部ヘア
ドレスを出力するアドレスレジスタと、オペランドアク
セス部との間でデータを入出力する汎用レジスタの２倍
のバイト幅のデータレジスタとを備え、レジスタファイ
ルとデータレジスタ間には複数のバスからなり、命令実
行制御部の制御に従って２つのデータを同時に転送する
転送経路を有する。

［作用］ 本発明のデータ処理装置では、２つ以上のレジスタにメ
モリからデータをロードする命令であるＬＤＣＴＸ命令
が実行された場合は命令実行制御部の制御に従って、オ
ペランドアクセス部から２つのレジスタにロードされる
べき２つのデータが連結されたデータがデータレジスタ
へ転送され、データレジスタの上位４バイトと下位４ハ
イドとが２つ転送経路をそれぞれ通して２つのレジスタ
へ同時に転送される。

また、２つ以上のレジスタからメモリにデータをストア
、する命令である５ＴＣＴＸ命令が実行された場合は命
令実行制御部の制御に従って、２つのレジスタの内容が
２つの転送経路をそれぞれ通してデータレジスタの上位
４バイトと下位４バイトとに同時に転送され、データレ
ジスタで２つのデータが連結されてこの連結されたデー
タがオペランドアクセス部へ１つのメモリアクセスとし
て転送［発明の実施例］ 以下、本発明をその実施例を示す図面を参照して詳述す
る。

（１）「本発明のデータ処理装置を用いたシステムの構
成」 第６図に本発明のデータ処理装置を用いたシステムの構
成例を示す。

この構成例では、本発明のデータ処理装置１００命令キ
ヤツシユ１０６．　　データキャッシュ１０７及び１０
８、　　主メモリ１．０９がアドレスバス１０１．　　
データバス１０２．　　命令バス１０３．　　メモリア
ドレスバス１０４メモリデータバス１０５で結合されて
いる。

アドレスバス１．０１は本発明のデータ処理装置１００
から出力されるアドレスを命令キャッシュ１０６とデー
タキャッシュ１０７．１０８とに入力する。命令バス１
０３は命令キャッシュ１０６から出力される命令コード
を本発明のデータ処理装置１００に転送する。

データバス１０２は本発明のデータ処理装置１００から
出力されるデータをデータキャッシュ１０７．１０８に
転送したり、データキャッシュ１０７．１０８から出力
されるデータを本発明のデータ処理装置１００に転送し
たりする。メモリアドレスバス１．０４は命令キャッシ
ュ１．０６またはデータキャッシュ１０７．１０８から
出力されるアドレスを主メモリ１０９に転送する。メモ
リデータバス１０５は主メモリ１０９と命令キャッシュ
１０６またはデータキャッシュ１．０７　１０８間での
命令またはデータを転送する。

命令キャッシュ１０６及びデータキャッシュ１０７１０
Ｂがごスした場合はそれぞれのキャッシュ１０６または
１０７がメモリアドレスバス＋０４とメモリデータバス
１０５とのハス権を調停して主メモリ１０９をアクセス
する。

データキャッジ、１０７．　ＪＯＢは本発明のデータ処
理装置］００の側では６４ビツトのバスに結合するため
に２つのチップが協調して動作する。各データの６４ビ
ツトそれぞれの内の上位３２ビツトのデータをデータキ
ャッシュ１０７が、下位３２ビツトのデータをデータキ
ャッシュ１０８が分担して受持つ。

以下、本発明のデータ処理装置１００の命令体系及び処
理機構について最初に記述し、次に内蔵制御２ 御空間メモリを使用したクスクスイノチ処理の手法につ
いて説明する。

（２）「本発明のデータ処理装置の命令フォーマント」
本発明のデータ処理装置の命令は１６ビツト単位で可変
長となっており、奇数バイト長の命令はない。

本発明のデータ処理装置で番よ高頻度に使用される命令
を短いフォーマントとするため、特に工夫された命令フ
ォーマント体系を有する。例えば、２オペランド命令に
対して、基本的に“４バイト十拡張部”の構成を有して
総てのアドレッシングモードが利用可能な一般形フオー
マットと、高頻度の命令及びアドレッシングモードのみ
を使用可能な短縮形フォーマントとの２つのフォーマン
トを有する。

第９図から第１３図に示す本発明のデータ処理装置の命
令フォーマット中に現われる記号の意味は以下の通りで
ある。

：オペレーションコードが入る部分 Ｅａ：８ミニ８ビ、ト形のアドレッシングモトでオペラ
ンドが指定される部分 Ｓｈ：６ビノトの短縮形のアドレッシングモードでオペ
ランドが指定される部分 Ｒｎニレジスタフアイル上のオペランドがレジスタ番号
で指定される部分 フォーマットは、第９図に示す如く、右側が１、ＳＲ側
で且つ高いアドレスになっている。

アドレスＮとアドレスＮ＋１との２バイトを見ないと命
令フォーマントが判別できないようになっているが、こ
れは、命令が必ず１６ビソト（ハーフワード）単位でフ
ェッチ及びデコードされることを前提としているからで
ある。

本発明のデータ処理装置の命令ではいずれのフォーマッ
トの場合も、各オペランドのＥａまたはｓｈの拡張部は
必ずそのＥａまたはｓｈの基本部を含む１６ビノト　（
ハーフワード）の直後に置かれる。これは、命令により
暗黙に指定される即値データ及び命令の拡張部に優先す
る。従って、４バイト以上の命令では、Ｅａの拡張部に
より命令のオペレーションコードが分断される場合があ
る。

また、後述する如く、多段間接モードによりＥａの拡張
部に更に拡張部が付加される場合にも、次の命令オペ二
Ｊ−ドよりもそちらの方が優先される。

例えば、第１ハーフワードに１Ｅａｌを含み、第２ハー
フワードにＥａ２を含み、第３ハーフワードまである６
バイト命令の場合を考える。Ｅａｌに多段間接モードを
使用したために通常の拡張部の他に多段間接モードの拡
張部も付加されるものとする。

この際、実際の命令ビットパターンは、命令の第１ハー
フワード（Ｅａｌの基本部を含む）、Ｅａｌの拡張部、
Ｅ、ｌｌの多段間接モード拡張部、命令の第２ハーフワ
ーＦ（Ｅａ２の基本部を含む）、１Ｅａ２の拡張部、命
令の第３ハーフワードの順となる。

（２，１）　　ｒ短縮形２オペランド命令」第１Ｏ図は
２オペランド命令の短縮形フォーマットを示す模式図で
ある。

このフォーマットには、ソースオペランド側がメモリと
なるＬ−ｆｏｒｍａｔとデスティネーションオペランド
側がメモリとなるＳ−ｆｏｒｍａｔとがある。

Ｌ−ｆｏｒｍａｔでは、ｓｈはソースオペランドの指定
フ５ イールド、Ｒｎはデスティネーションオペランドのレジ
スタの指定フィールＩ”、ＲＲはｓｈのオペランドサイ
ズの指定をそれぞれ表す。

レジスタ」二に置かれたデスティネーンヨンオベランド
のサイズば３２ビツトに固定されている。レジスタ側と
メモリ側とのサイズが異なり、ソース側のサイズが小さ
い場合に符号拡張が行なわれる。

Ｓ−ｆｏｒｍａｔではｓｈはデスティ不−ンヨンオベラ
ンドの指定フィールド、Ｒｎはソースオペラン］゛のＩ
／ジスタ指定フィールＩ”、ＲＲはｓｈのオペランドサ
イズの指定をそれぞれ表す。

レジスタ上に置かれたソースオペランドのサイズは３２
ビツトに固定されている。レジスタ側とメモリ側とのサ
イズが異なり、ソース側のサイズが大きい場合に、溢れ
た部分の切捨てとオーバーフローチエツクとが行われる
。

（２，２）　　ｒ−船形１オペランド命令」第１１図は
１オペランド命令の一般形フオーマット（Ｇｌ−ｆｏｒ
ｍａｔ）を示す模式図である。

■はオペランドサイズの指定フィールドである。

一部のＧｌ１４ｏｒｍａｔ命令では、Ｅａの拡張部以外
にも拡張部を有する。また、■を使用しない場合もある
。

（２，３）　　ｒ−船形２オペランド命令」第１２図は
２オペランド命令の一般形フオーマノドを示す模式図で
ある。

このフォーマットに含まれるのは、８ビツトで指定され
る一般形アドレッシングモードのオペランドが最大２つ
存在する命令である。オペラン１の総数自体は３つ以上
になる場合がある。

ＥａＭはデスティネーションオペランドの指定フィール
ド、聞はデスティネーションオペランドサイズの指定フ
ィールド、ＥａＲはソースオペランド指定フィールド、
ＲＲはソースオペランドサイズの指定フィールドをそれ
ぞれ示している。

一部のＧ−ｆｏｒｍａｔ命令では、ＥａＭ及びＥａＲの
拡張部以外にも拡張部を有する。

第１３図はショートブランチ命令のフォーマットを示す
模式図である。

ＣＣＣＣは分岐条件指定フィールド、ｄｉｓｐ：８はジ
ャンプ先との変位指定フィールドをそれぞれ示している
。

本発明のデータ処理装置では８ビットで変位を指定する
場合には、ビットパターンでの指定値を２倍して変位値
とする。

（２，４）　　ｒアドレッシングモード」本発明のデー
タ処理装置の命令のアトレッシングモード指定方法には
、レジスタを含めて６ビノトで指定する短縮形と、８ビ
ットで指定する一般形とがある。

未定義のアドレッシングモードを指定した場合、あるい
は意味的に考えて明らかに不合理なアドレッシングモー
ドの組合わせが指定された場合には、未定義命令を実行
した場合と同しく予約命令例外が発生され、例外処理が
起動される。

これに該当するのは、デスティネーションが即値モード
である場合、アドレス計算を伴うべきアドレシングモー
ド指定フィールドで即値モードが使用された場合等であ
る。

第１４図から第２４図に示すフォーマットの模式図中で
使用されている記号の意味は以下の通りである。

Ｒｎ：　　レジスタ指定 （Ｓｈ）・　６ビツトの短縮形アドレッシングモードで
の指定方法 （Ｅａ）　：　　８　ヒツトの一船形アドレッシングモ
ードでの指定方法 フォーマットを示す模式図中で点線で囲まれた部分は拡
張部を示す。

（２，４，１）　　ｒ基本アドレッシングモード」本発
明のデータ処理装置の命令では種々のアドレッシングモ
ードをサポートする。その内の本発明のデータ処理装置
でサポートする基本アドレ・７シングモードには、レジ
スタ直接モード、レジスタ間接モード、レジスタ相対間
接モード、即値モト、絶対モード、ＰＣ相対間接モード
、スタックポツプモード及びスタックブツシュモードが
ある。

レジスタ直接モードは、レジスタの内容をそのままオペ
ランドとする。フォーマントの模式図を第１４図に示す
。図中、Ｒｎは汎用レジスタまたはＦＩＩＬＩレジスク
の番号を示す。

レジスタ間接モー１゛は、汎用レジスタの内容をアドレ
スとするメモリの内容をオペランドとする。

フォーマットの模式図を第１５図に示す。図中、Ｒｎは
汎用レジスタの番号を示す。

レジスタ相対間接モードは、ディスプレースメント値が
１６ビノトであるか３２ビア　ｔ・であるかにより２種
類に分かれる。それぞれ、汎用レジスタの内容に１６ビ
ソトまたは３２ヒツトのディスプレースメント値を加え
た値をアドレスとするメモリの内容をオペランドとする
。フォーマットの模式図を第１６図に示す。図中、Ｒｎ
は汎用レジスタの番号を示す。ｄｉｓｐ：１６とｄｉｓ
ｐ：３２とは、それぞれ、１６ビノトのディスプレース
メント値、３２ビツトのディスプレースメント値を示す
。ディスプレースメント値は符号付きとして扱われる。

即値モードは、命令コード中で指定されるピノドパクン
をそのまま２ａ数と見なしてオペランドとする。フォー
マットの模式図を第１７図に示す。

図中、１ｎｕｎ　　ｄａｔａは即値を示し、そのサイズ
はオペランドサイズとして命令中で指定される。

絶対モードは、アドレス値が１６ビツトで示されるか３
２ビツトで示されるかにより２種類に分かれる。それぞ
れ命令コード中で指定される１６ビノトまたは３２ビツ
トのピノドパクンをアドレスとしたメモリの内容をオペ
ランドとする。フォーマットの模式図を第１８図に示す
。図中、ａｂｓ：１６とａｂＳ：３２とはそれぞれ１６
ビント、３２ビツトのアドレス値を示す。ａｂｓ：１６
でアドレスが示される場合は指定されたアドレス値を３
２ビツトに符号拡張する。

ＰＣ相対間接モードは、ディスプレースメント値が１６
ビ７）か３２ビツトかにより２種類に分かれる。

それぞれプログラムカウンタの内容に１６ビツトまたは
３２ビツトのディスプレースメント値を加えた値をアド
レスとするメモリの内容をオペランドとする。フォーマ
ットの模式図を第１９図に示す。図中、ｄｉｓｐ　：　
１６とｄｉｓｐ　：　３２とはそれぞれ１６ビツトのデ
イスフブレースメントイ直、３２ビットのデイスブレス
メント値を示す。ディスプレースメント値は符号付きと
して扱われる。ＰＣ相対間接モードにおいて参照される
プログラムカウンタの値は、そのオペランドを含む命令
の先頭アドレスである。多段間接アドレッシングモード
においてプログラムカウンタの値が参照される場合にも
、同様に命令先頭のアドレスがＰＣ相対の基準値として
使用される。

スタックポツプモードは、ＳＰ（スタックポインタ）の
内容をアドレスとするメモリの内容をオペランドとする
。オペランドアクセス後、ＳＰをオペランドサイズだけ
インクリメントする。例えば、３２ビツトデータを扱う
場合は、オペランドアクセス後にＳＰが＋４だけ更新さ
れる。８，１６．６４ビツトのサイズのオペランドに対
するスタックポツプモードの指定も可能であり、それぞ
れＳＰが＋１．＋２．＋８だけ更新される。フォーマッ
トの模式図を第２０図に示す。オペランドに対しスタッ
クポツプモードが意味を持たないものについては、予約
命令例外が発生される。予約命令例外となるのは具体的
には、ｗｒｉｔｅオペランド及びｒｅａｄ−ＩＩｌｏｄ
ｉｆｙ−ｖｒｉｔｅオペランドに対するスタックポツプ
モード指定である。

スタックブツシュモードは、ＳＰの内容をオペランドサ
イズだけデータリメントした内容をアドレスとするメモ
リの内容をオペランドとする。スタノクブノンユモード
ではオペランドアクセス前０こＳＰがデータリメントさ
れる。例えば、３２ビ、トデータを扱う場合は、オペラ
ンドアクセス前にＳＰが−４だけ更新される。８，１６
．６４ビン１〜のサイズのオペランドに対するスタック
ブツシュモードの指定も可能であり、それぞれＳＰが一
］、−２．−８だけ更新される。

フォーマットの模式図を第２１図に示す。オペランドに
対してスタックブツシュモードが意味を持たないものに
対しては、予約命令例外が発生される予約命令例外とな
るのは具体的には、ｒｅａｄオペランド及びｒｅａｄ−
ｍｏｄｉｆｙ−ｗｒｉｔｅオペランドに対すスタックブ
ツシュモード指定である。

（２，４，２）　　ｒ多段間接アドレッシングモード」
複雑なアドレッシングも、基本的には加算と間接参照の
組み合わせに分解することができる。従って、加算と間
接参照のオペレーションとをアドレッシングのブリ５テ
イブとして与えておき、そ３ れを任意に組合わセることか出来れば、いかに複雑なア
ドレッシングモートをも実現することが出来る。本発明
のデータ処理装置の命令の多段間接アドレッシングモー
１一番才このような考え方に立脚したアドレッシングモ
ードである。複雑なアドレッシングモードは、モジュー
ル間のデータ参照及びＡＴ言語の処理系に特に有用であ
る。

多段間接アドレッシングモートを指定する際、基本アド
レッシングモード指定フィール１では、レシスタヘース
多段間接モード、ｐｃ＜−ス多段間接モード及び絶対ヘ
ース多段間接モードの３種類の指定方法の内のいずれか
１つを指定する。

レジスタヘース多段間接モードは、汎用レジスタの値を
拡張する多段間接アドレッシングのヘス値とするアドレ
ッシングモートである。フォーマントの模式図を第２２
図に示す。図中、Ｒｎは汎用レジスタの番号を示す。

ＰＣヘース多段間接モードは、プログラムカウンタの値
を拡張する多段間接アドレッシングのヘスイ直とするア
ドレッシングモードである。フォー４ マノ１−の模式図を第２３図に示す。

絶対ヘース多段間接モードは、ゼロを拡張する多段間接
アドレッシングのヘース値とするアドレノソングモード
である。フォーマットの模式図を第２４図に示す。

拡張される多段間接モード指定フィールドは、１６ビノ
トを単位としており、これが任意回反復される。１段の
多段間接モードにより、デイスプレスメントの加算、イ
ンデータスレジスタのスケリング（ＸＩ、Ｘ２．Ｘ４．
Ｘ８）と加算、メモリの間接参照が行われる。多段間接
モードのツメ一マットの模式図を第２５図に示す。図中
の各フィールドは以下に示す意味を有する。

Ｅ・０　：多段間接モード継続 Ｅ＝１　　ニアドレス計算終了 ｔｉｐ　＝＝＞　ａｄｄｒｅｓｓ　　ｏｆ　ｏｐｅｒａ
ｎｄｌ−０：メモリ間接参照なし ｉｍｐ　＋　ｄｉｓｐ　＋　Ｒｘ　＊　５ｃａｌｅ　、
＝＞　ｔｍｐＩ・１　：メモリ間接参照あり ｍｅｍ　［ｔｍｐ　＋　ｄｉｓｐ　＋　ＲＸ　＊　５ｃ
ａｌｅ　］＝＝＞　　ｔｍｐ Ｍ＝Ｏ：　＜ＲＸ＞をインデータスとして使用ト１　：
特殊なインデータス ＜Ｒｘ＞＝　０　　インデータス値を加算しない（Ｒｘ
・０） ＜Ｒｘ＞＝　１　　プログラムカウンタをインデータス
イ直として使用 （Ｒｘ＝ＰＣ，） ＜Ｒｘ＞＝　２−　　　ｒｅｓｅｒｖｅｄＤ＝Ｏ：多段
間接モード中の４ビットのフィールドｄ４のイ直を４倍
してデイスブレースメント値とし、これを加算する。ｄ
４は符号付きとして扱い、オペランドのサ イズとは関係なく必ず４倍して使用す る Ｄ・１　：多段間接モードの拡張部で指定されたｄｉｓ
ｐｘ　（１６／３２ビツト）をデイスプレスメント値と
し、これを加算する。

拡張部のサイズはｄ４フィールドで指定する ｄ４＝ｏｏｏ１　　ｄｉｓｐｘは１６ビソトｄ４＝ｏｏ
１０　　ｄｉｓｐｘは３２ビットＸＸ、インデータスの
スケール（ｓｃａｌｅ　＝　］／２／４／８） プログラムカウンタに対してＸ２．Ｘ４．Ｘ８のスケー
リングを行なった場合には、その段の処理終了後の中間
値（ｔｍｐ）として不定値が入る。

この多段間接モードによって得られる実効アドレスは予
測できない値となるが、例外は発生しない。プログラム
カウンタに対するスケーリングの指定は行なってはいけ
ない。

多段間接モードによる命令フォーマントのバリエーショ
ンを第２６図及び第２７図の模式図に示す。

第２６図は多段間接モードが継続するか終了するかのバ
リエーションを示す。第２７図はディスプレースメント
のサイズのバリエーションを示す。

任意段数の多段間接モードが利用できれば、コンパイラ
の中で段数による場合分けが不要になるので、コンパイ
ラの負担が軽減されるというメリットがある。多段の間
接参照の頻度が非常に少な７ いとしても、コンパイラとしては必ず正しいコドを発生
できなければならないからである。このため、フォーマ
、ト上では任意の段数を可能としている。

１′　、　　′。

（以　下　傘□　白） ８ （３）「メモリ空間とコンテキストスイッチ」本発明の
データ処理袋Ｗ１００は、プログラム及びデータを格納
するメモリ空間である論理空間と各種のレジスタ及び一
部の命令により操作されるデータを格納するメモリ空間
である制御空間との２つのメモリ空間をサポートする。

本発明のデータ処理装置１００の論理空間は、従来のデ
ータ処理装置においてプログラム、データを格納するメ
モリ空間と同しである。

本発明のデータ処理装置１００の制御空間は、制御空間
操作命令によりデータを書込むこと及び読出すことが可
能であり、各種のレジスタがバイトアドレスでマツプさ
れているレジスタ領域とデータを格納するためのデータ
領域とがある。なお、制御空間のデータ領域はコンテキ
スト操作命令でもアクセス可能である。

本発明のデータ処理装置と類似した手法で論理区間と制
御空間とをサポートして制御空間にコンテキストを保持
する技術としては、たとえば特開昭６４−９１２５３号
公報に詳細に開示されている。

（３，１）　　ｒコンテキストブロックフォーマット」
第３０図は本発明のデータ処理装置のコンテキストスイ
ッチング命令である１、ＤＣＴＸ命令と５ＴＣＴＸ命令
とで操作されるコンテキストブロックのフォーマットを
示す模式図である。

コンテキストブロックは、浮動小数点レジスタ１２、汎
用レジスタ１０．１１等にて構成されており、先頭アド
レスは第３４図の模式図にその構成を示ずＣＴＸＢＢレ
ジスタに保持される。

しＤＣＴＸ命令と５ＴＣＴＸ命令とで操作されるコンテ
キストブロックのフォーマットは第３１図の模式図にそ
の構成を示ずＣ３Ｗレジスタで指定される。

Ｃ３ｈレジスタのＦＲピッ目３とＲＧビット１４とが共
に“１”である場合は、コンテキストブロックは第３０
図に示すフォーマントになる。

ＦＲピッ目３が“０”でＲＧビット１４が“ドである場
合は、第３０図に示されている浮動小数点レジスタ１２
は１、ＤＣＴＸ命令と５ＴＣＴＸ命令とによる操作対象
とはならない。

ＰＲビン目３とＲＧビット１４とが共に０″である場台
は、第３０図に示されている浮動小数点レジスタ１２．
汎用レジスタ１０．１１がＬＤＣＴＸ命令と５ＴＣＴＸ
命令とによる操作対象とならない。この場合は、Ｃ３Ｗ
レジスクと４つのスタックポインタ５ＰＩ（ＳＰＯ，５
ＰＩＳＰ２．５Ｐ３）及びアドレス変換テーブルヘレス
を示ずＩＩ　Ａ　Ｔ　Ｂレジスタが操作対象となる。

ＵＡＴＢレジスクの構成は第３５図の模式図に示されて
いる。

（３，２）　　ｒコンテキスト操作命令」ＬＤＣＴＸ命
令のビットパタンを第３２図の模式図に示す。

１、ＤＣＴＸ命令（７）　ＣＴＸＢｌｌＤＲ７イー　ル
ド１６はロードすべきコンテキストブロックの先頭アド
レスを８ビツトの一船形アドレッシングモードで指定す
るフィールドである。

Ｘビット１５はロードすべきコンテキストブロックが論
理空間又は制御空間のいずれにあるのかを示すビットで
ある。Ｘビット１５が”０″である場合はコンテキスト
ブロックは論理空間にあり、Ｘビット１５が０１ｎであ
る場合はコンテキストブロックは制御空間にあることを
それぞれ示す。

ＬＤＣＴＸ命令が実行された場合、ＣＴＸＢＡＤＲ７４
ルドＪ６にて指定されるアドレスがＣＴＸＢＢレジスタ
にロードされ、Ｘピッｌ１５で指定される空間内のＣＴ
ＸＢＡＤＲ１６フイールドで指定されるアドレスにあり
且つ先頭のＣ５Ｗ値で指定されるフォーマットの操作対
象コンテキストブロックが対応するレジスタにロードさ
れる。

５ＴＣＴＸ命令のビットパタンを第３３図の模式図に示
す。

５ＴＣＴｘ命令のＸビット１７はコンテキス１−ブロッ
クをスＩ・アずべき空間を指定する。この５ＴＣＴＸ命
令のＸビット１７が“０′であればコンテキストブロッ
クを論理空間にストアすることが指定され、χビン目７
が“１″であればコンテキストブロックを制御空間にス
トアすることが指定される。ストアずべきメモリアドレ
スはＣＴＸＢＢレジスタで指定される。

５ＴＣＴＸ命令が実行されると、Ｘビット１７で指定さ
れる空間内のＣＴＸＢＢレジスタで指定されるアト２ レスに０３−レジスタで指定されるフォーマントのコン
テキストブロックに含まれるレジスタの内容が退避され
る。

（４）「本発明のデータ処理装置の機能ブロックの構成
」 第４図は本発明のデータ処理装置の一構成例を示すブロ
ック図である。

本発明のデータ処理装置の内部を機能的に大きく分ける
と、命令入力部１１０．　　命令フェソヂ部ＩＨ命令デ
コード部１１２．　　第１マイクロＲＯＭ部１１３゜第
２マイクロＲＯＭ部１１４．　　オペランドアドレス計
算部１１５．　　ＰＣ計算部１１６．　　整数演算部１
１７．浮動小数点演算部１１８．　　アドレス入出力部
１１９．　　オペランドアクセス部１２０．　　データ
入出力部１２１に分かれる。

アドレス人出力部１１９をアドレスバス１０１に結合し
、データ入出力部１２１をデータバス１０２に結合し、
命令人力部１１０を命令バス１０３に結合することによ
り前述の第６図に示すシステム構成をとることができる
。

（４，１）　　ｒ命令人力部」 命令入力部１１０は外部の命令バス１０３から３２ピン
トごとに命令コードを本発明にデータ処理装置へ入力す
る。

命令キャッシュ１０６のアクセス方法には、１つのアド
レスに対して３２ビツトの命令コードをアクセスする標
準アクセスモードと１つのアドレスに対して４回連続で
３２ビツトの命令コードをアクセスするクワッドアクセ
スモードとがあり、いずれの場合も命令入力部１１０は
入力した命令コードを命令フェッチ部１１１へ出力する
。

（４，２）　　ｒ命令フェッチ部」 命令フェッチ部１１１には命令アドレスのアドレス変換
機構、内蔵命令キャッシュ、命令用ＴＬＢ、命令キュー
とそれらの制御部がある。

命令フェッチ部１１１は、次にフェッチすべき命令のｐ
ｃ値を物理アドレスに変換し、内蔵命令キャッシュから
命令コードをフェッチし、命令デコード部１１２へ出力
する。内蔵命令キャッシュがミスした場合には、アドレ
ス人出力部１１９へ物理アドレスを出力して外部への命
令アクセスを要求し、命令入力部１１０を通じて入力さ
れた命令コードを内蔵命令キャッシュに登録する。

次にフエツチすべき命令のＰＣ値は命令キューに入力す
べき命令のＰＣ（Ｊとして専用のカウンタで計算される
。ジャンプが生した場合には、新たな命令のＰＣ値がオ
ペランドアドレス計算部１．１．５．　　ＩＩＧ計算部
１１６あるいは整数演算部１１７から転送されてくる。

命令用ＴＬＢがξスした場合のページングによるアドレ
ス変換及び命令用ＴＬＢ更新も命令）、ｚ７チ部１１１
の内部の制御回路により行われる。

また、本発明のデータ処理装置がバスウォッチモードで
ある場合は、アドレス入出力部１１９を通じて入力され
た物理アドレスがヒントする内蔵命令キャンシュのエン
トリを無効化する。

（４，３）　　ｒ命令デコード部」 命令デコード部１１２では基本的に１６ビツト（ハーフ
ワード）単位に命令コードをデコードする。

このブロックには第３ハーフワードに含まれる５ オベレーソヨンコートをテコ−１−スるＦＨＷデコーダ
、第２及び第３ハーフワードに含まれるオペレションコ
ードをデコードするＮＦＨ−デコーダ、アドレッシング
モードをデコードするアドレッシングモードデコーダが
含まれる。

更に、ＦＩＩＷデコーダ及びＮＦＨＷデコーダの出力を
更にデコードしてマイクロＲＯＭのエントリアドレスを
計算する第２デコーダ、条件分岐命令の分岐予測を行う
分岐予測機構１オペランドアドレス沼算の際のパイプラ
インコンフリクトをチエツクするアドレス計算コンフリ
クトヂエノク機構も含まれる。

命令デコード部１１２は命令フェッチ部１１１から出力
された命令コードをｌクロックにつきＯ〜６ハイトデコ
ートする。デコート結果の内の、整数演算部１１７での
演算に関する情報が第１マイクロＲＯＭ部１１３へ、浮
動小数点演算部１１８での演算に関する情報が第２マイ
クロＲＯＭ部１１４へ、オペランドアドレス計算に関係
する情報がオペランドアドレス計算部１１５へ、ｐｃ計
算に関係する情報がｐｃ計算部１１６へそれぞれ出力さ
れる。

（４，４）　　ｒ第１マイクロＲＯＭ部」第１マイクロ
ＲＯＭ部１１３には整数演算部１１７の制御を行う種々
のマイクロプログラムルーチンが格納されているマイク
ロＲＯＭ、　　マイクロシーケンサ、マイクロ命令デコ
ーダ等とが含まれる。

マイクロ命令はマイクロＲＯＭからｌクロックに１度読
出される。マイクロシーケンサは命令実行に関するマイ
クロプログラム実行のためのシーケンス処ｆｌの他に、
例外５割込、トラップ（この３つ併せてＢＩＴと総称す
る）の受付けと各ＢＩＴに対応するマイクロプログラム
のシーケンス処理も行う。

第１マイクロＲＯＭ部１１３へは命令コードに依存しな
い外部割込みや整数演算実行結果によるマイクロプログ
ラムの分岐条件も入力される。

マイクロデコーダの出力は主に整数演算部１１７に対し
て出力されるが、ジャンプ命令の実行時及び例外受付時
には一部の情報を他の機能ブロックへも出力する。

（４，５）　　ｒ第２マイクロＲＯＭ部」第２マイクロ
ＲＯＶＩ部１１４には浮動小数点演算部１１８の制御を
行う種々のマイクロプログラムルーチンが格納されてい
るマイクロＲＯＭ、　　マイクロシーケンサ、マイクロ
命令デコーダ等が含まれる。

マイクロ命令はマイクｌ−ｌＲＯＭから１クロツクに１
度読出される。マイクロシーケンサはマイクロプログラ
ムで示されるシーケンス処理の他に、浮動小数点演算に
関係する例外の処理も行い、マスクされていない浮動小
数点例外が検出された場合には第１マイクロＲＯＭ部１
１３へ例外処理を要求する。第２マイクロＲＯＭ部１１
４のマイクロシーケンサは第１マイクｔｅｌ　ＲＯＭ部
１１３のマイクロシーケンサと並列に動作し、整数演算
部１１７と並列に浮動小数点演算部１１８を制御する。

第２マイクロＲＯＭ部１１３には浮動小数点演算実行結
果によるフラッグ情報も入力される。

マイクロデコーダの出力は主に浮動小数点演算部１１８
に対して出力されるが、浮動小数点演算に関係する例外
の検出等の一部の情報は他の機能ブロックへも出力され
る。

（４，６）　　ｒオペランドアドレス計算部」オペラン
ドアドレス計算部１１５は、命令デコド部１１．２のア
ドレッシングモードデコーダ等から出力されたオペラン
ドアドレス計算に関係する情報によりハードワイヤード
制御される。このブロンクではメモリ間接アドレッシン
グのためのメモリアクセス以外のオペランドのアドレス
計算とジャンプ命令のジャンプ先アドレスの計算とが行
われる。

オペランドアドレスの計算結果は整数演算部１１７へ出
力される。オペランドアドレス計算終了段階での先行ジ
ャンプ処理では、ジャンプ先アドレスの計算結果が命令
フェッチ部１１１とｐｃ計算部とへ出力される。

即値オペランドは整数演算部１１７及び浮動小数点演算
部１１８へ出力される。アドレス計算に必要な汎用レジ
スタ及びプログラムカウンクの値は整数演算部１１７又
はｐｃ計算部１１６から入力される。

（４，７）　　ｒｐｃ計算部」 ９ ｐｃ計算部１１６は命令デコート部１１２から出力され
るＰＣ計算に関係する情報でハードワイヤードに制御さ
れ、命令のｐｃ値を計算する。

本発明のデータ処理装置の命令は前述の如く、可変長命
令であり、命令をデコートしてみないとその命令の長さ
が判らない。ＰＣＣ計算量１１６、命令デコード部１１
２から出力される命令長をデコード中の命令のｐｃ値に
加算することにより次の命令のｐｃ値を計算する。

また、ＰＣＣ計算量１１６は命令アドレスのブレイクポ
イントレジスタあるいはトリガポイントレジスタの値と
実行された命令のｐｃ値との比較も行われる。

ＰＣＣ計算量１１６計算結果は各命令のｐｃ値として命
令のデコード結果とともに出力される。

命令デコードステージでの先行ブランチ処理では、命令
デコード部１１から出力されるブランチ幅をｐｃ値に加
算することによりブランチ先命令のアドレスが計算され
る。

また、ＰＣＣ計算量１１６はサブルーチンへのジャ０ ンブ命令の実行時にスタックにブツシュしておいたサブ
ルーチンからの戻り先ＰＣ値のコピーを保持するＰＣス
タックが用意されている。ＰＣＣ計算量１１６、サブル
ーチンからのリターン命令に対してはＰＣスタックから
戻光ＰＣを読出ずことにより、プリリターン先命令のア
ドレスを生成する処理も行う。

（４，８）　　ｒ整数演算部」 整数演算部１１７は第１マイクロＲＯＭ部１１３のマイ
クロＲＯＭに格納されたマイクロプログラムにより制御
され、各整数演算命令の機能を実現するために必要な演
算を整数演算部１１７の内部にある。レジスタファイル
と演算器とを使用して実行する。

レジスタファイルには汎用レジスタ及び作業用レジスタ
が含まれる。また、整数演算部１１７には整数演算の結
果により変化するフラッグ及び外部割込みのマスクレベ
ルを定めるビット等を含むプロセッサ状態語（ＰＳＷ）
、　　Ｃ５−レジスタ、　ＵＡＴＢレジスタ、　　ＣＴ
ＸＢＢレジスタ、バッファメモリ制御レジスタ等も含ま
れる。

命令の演算対象となるオペランドがアドレスあるいは即
値である場合は、オペランドアドレス計算部１１５から
即値あるいは計算されたアドレスが入力される。また、
命令の演算対象となるオペランドがメモリ上のデータで
ある場合は、アドレス計算部１１５で計算されたアドレ
スがオペランドアクセス部１２０へ出力され、データバ
ッファあるいは外部からフェッチされたオペランドが整
数演算部１１７へ入力される。

演算に際して、データバッファ、外部のデータキャッシ
ュ１０７．１０８あるいは主メモリ１０９をリードする
必要がある場合は、整数演算部１１７はマイクロプログ
ラムの指示によりオペランドアクセス部１２０ヘアドレ
スを出力して目的のデータをフェッチする。

演算結果をデータバッファ、外部のデータキャッシュ１
０７．１０８あるいは主メモリ１０９ヘスドアする必要
がある場合は、整数演算部１１７はマイクロプログラム
の指示によりオペランドアクセス部１２０ヘアドレスと
データとを出力する。この際、ＰＣＣ計算量１１６らは
そのストア動作を行った命令のＰＣ値がオペランドアク
セス部１．２０へ出力される。

外部割込み１例外の処理等が行われて新たな命令アドレ
スを整数演算部１１７が得た場合は、整数演算部１１７
はこれを命令フェッチ部１１１　とｐｃ計算部１１６と
へ出力する。

（４，９）　　ｒ浮動小数点演算部」 浮動小数点演算部１１８は第２マイクロＲＯＭ部１１４
のマイクロＲＯＭに格納されたマイクロプログラムによ
り制御され、各浮動小数点演算命令の機能を実現するた
めに必要な演算を浮動小数点演算部１１８の内部にある
レジスタファイルと演算器とを使用して実行する。

また浮動小数点演算部１１８には浮動小数点演算の丸め
処理方法及び浮動小数点演算例外の検出許可をモード設
定する浮動小数点演算モード制御レジスタＦＭＣと、浮
動小数点演算結果に対するフラグ及び浮動小数点演算例
外の発生状態を示すステータスビットからなる浮動小数
点演算状態語ＦＳＷとが備えられている。

命令の演算対象となるオペランドが即値である３ 場合は、オペランドアドレス計算部１１５から浮動小数
点演算部１１８へ即値が入力される。また、命令の演算
対象となるオペランドがメモリ上のデータである場合は
、アｌ゛レス計算部１１５で計算されたアドレスがオペ
ランドアクセス部１２０へ出力され、データバッファま
たは外部からフェッチされたオペランドが浮動小数点演
算部１１８へ人力される。

オペランドを内蔵データキャッジ１．外部のデータキャ
ノソユ１０７．１０８あるいは主メモリ１０９ヘスドア
する必要がある場合は、浮動小数点演算部１１８ハマイ
クロプログラムの指示によりオペランドアクセス部１２
０ヘデータを出力する。ストア動作では浮動小数点演算
部１１８と整数演算部１１７とが協調して動作し、オペ
ランドアクセス部１２０に対して整数演算部１１７から
オペランドのアドレスが出力され、浮動小数点演算部１
１８からオペランドが出力される。この際、ＰＣ計算部
１１６からはそのストア動作を行った命令のＰＣ値がオ
ペランドアクセス部１２０へ出力される。

４ （４，１０）　ｒオペランドアクセス部」オペランドア
クセス部１２０にはオペランドアドレスのアドレス変換
機構、データバッファ、データ用ＴＬＢ、　　ストアバ
フファ、オペランドブレイクポイントレジスタとそれら
の制御部とがある。

なお、データバッファはモード切換えにより内蔵デーク
キャソシュまたはＰＣ（Ｉ！のトレースメモリとして動
作する。

データバッファを内蔵データキャッシュとして動作させ
る場合、データのロード動作に際しては、オペランドア
クセス部１２０はオペランドアドレス計算部１１５また
は整数演算部１１７から出力されたロードすべきデータ
の論理アドレスを物理アドレスに変換し、データバッフ
ァからデータをフェッチし、整数演算部１１７または浮
動点小数演算部１１８へ出力する。

データバッファがミスした場合には、オペランドアクセ
ス部１２０はアドレス入出力部１１９へ物理アドレスを
出力し、外部へのデータアクセスを要求し、データ入出
力部１２２を通して入力されたデ夕をデータバッファに
登録する。

データのストア動作に際しては、オペランドアクセス部
１２０は整数演算部１１７から出力されたストアずべき
データの論理アドレスを物理アドレスに変換し、整数演
算部１１７あるいは浮動小数点演算部１］８から出力さ
れたデータをデータバッファにストアすると共に、スト
アバッファを通してアドレス入出力部１１９へ物理アド
レスを出力し、データ入出力部１２２を通じてデータを
外部へ出力する。ストア動作でミスが発生した場合には
、データの更新は行われない。

ストアバッファではストアすべきデータとそのアドレス
１更にそのストア動作を行った命令のＰＣ値とが１組に
して管理される。ストアバッファでのストア動作は先入
れ先出し制御方式で管理される。

データバッファをコンテキスト退避用メモリとして動作
させる場合、データバッファはアドレスがｌｌ’ＦＦＦ
ＰＥＯＯＯ〜Ｈ’ＦＦＦＦＦＰＦＦ　（Ｉ＋’は１６進
数を表す〉の制御空間となる（ランダムアクセスメモリ
）ＲＡＭとして動作し、コンテキストスイッチング命令
又は制御空間操作命令でアクセスすることが可能である
。

データ用ＴＬ１１がミスした場合のページングによるア
ドレス変換及びデータ用ＴＬＢの更新もオペランドアク
セス部１２０の内部の制御回路により行われる。また、
メモリアクセスアドレスがメモリにマツプされたＩ１０
領域に入るか否かのチエツクも行われる。

また、データバッファを内蔵データキャッシュとして動
作させる際に、本発明のデータ処理装置がパスウォッチ
モードである場合には、オペランドアクセス部１２０は
アドレス人出力部１．１９を通して入力された物理アド
レスがヒツトするデータバッファのエントリを無効化す
る。

（４，１１，、）　ｒアドレス入出力部」アドレス入出
力部１１９は命令フェッチ部１１１　とオペランドアク
セス部１２０とから出力されたアドレスを本発明のデー
タ処理装置１００の外部−出力する。

７ アトレスの出力は本発明のデータ処理装置１００で定め
られたハスプロＩ・コルに従って実行される。

ハスプロトコルの制御はアドレス入出力部＋１９内にあ
るり（部ハス制御回路で行われる。外部ハス制御回路で
はベーシ不在例外及びハスアクセス例外、外部割込めの
受イづけも行う。

また、本発明のデータ処理装置１００以外の外部デバイ
スがハスマスクになっており、本発明のデータ処理装置
１００がハスウォッチモートである場合には、アドレス
入出力部１１９は外部デバイスがデータライ１〜サイク
ルを実行した際にアドレスバス１０１上へ出力されたア
ドレスを取込んで命令フェンチ部１１１　とオペランド
アクセス部１２０とへ転送する。

（４，１２）　ｒデータ人出力部」 データ人出力部１２１はオペランドのロード動作に際し
ては、データバス１０２からデータを取込みオペランド
アクセス部＋２０へ転送する。オペランドのス１−ア動
作に際しては、オペランドアクセス部＋２０から出力さ
れたオペランドをデータバス１０２へ出力する。

データキャッシュ１０７ｉ　１０８のアクセス方法には
、１つのアドレスに対して６４ビットのデータをアクセ
スする標準アクセスモードと１つのアドレスに対して４
回連続で６４ビツトのデータをアクセスするクワッドア
クセスモードとがあり、いずれの場合もデータ入出力部
１２１はオペランドアクセス部１２０と外部のメモリと
の間で遣取りするデータを（５）「パイプライン処理」 本発明のデータ処理装置１００は各種のバッファ記憶と
、命令ハス１０３．　　データバス１０２を使用したメ
モリの効率的アクセスにより命令をパイプライン処理し
て高性能に動作する。

ここでは、本発明のデータ処理装置１００のパイプライ
ン処理方法について説明する。

（５，１）　　ｒパイ１９４フ機構」 本発明のデータ処理装置１００のパイプライン処理機構
は第５図に模式的に示すように構成されている。

命令のブリフェッチを行う命令フェソチステジ（ＩＰス
テージ）３１．　　命令のデコートを行うデコードステ
ージ（Ｄステージ）３２．　　オペランドのアドレス計
算を行うオペランドアト１／ス計算ステージ（Ａステー
ジ）３３．　　マイクロＲｏｔアクセス（特にＲステー
ジ３７と称す）とオペランドのプリフェッチ（特にＯＦ
ステージ３８と称す）を行うオペランドフェッチステー
ジ（Ｆステージ）３４．　　命令の実行を行う実行ステ
ージ（Ｅステージ）３５．　　メモリオペランドのスト
アを行うストアステージ（Ｓステージ）３６の６段構成
でパイプライン処理を実行する。

Ｓステージ３６には３段のストアバソファがある。

各ステージは他のステージと番よ独立に動作し、理論上
は６つのステージが完全に独立動作する。

Ｓステージ３６以外の各ステージは１回の処理を最小１
クロツクで行うことができる。Ｓステージ３６は１回の
オペランドストア処理を最小２クロックで行うことがで
きる。従ってメモリオペランドのストア処理がない場合
、理想的にはｌクロックごとに次々とパイプライン処理
が進行する。

本発明のデータ処理装置にはメモリーメモリ間演算ある
いはメモリ間接アドレ、シング等のような１回の基本パ
イプライン処理のみでは処理出来ない命令があるが、こ
れらの処理に対してもなるべく均衡したパイプライン処
理が行えるように構成されている。

複数のメモリオペランドを有する命令に対しては、メモ
リオペランドの数に基づいてデコード段階で複数のパイ
プライン処理単位（ステノプコト）に分解してパイプラ
イン処理が行われる。

ＩＦステージ３１からＤステージ３２へ渡される情報は
命令コードそのものである。

Ｄステージ３２からＡステージ３３へ渡される情報は、
命令で指定された演算に関するコート　（Ｄコド４１と
称す）と、オペランドのアドレス計算に関係するコー１
゛（Ａコード４２と称す）と処理中命令のフ゛ログラム
力つンタイ直（ＰＣ）との３つである。

Ａステージ３３からＦステージ３４に渡される情報は、
マイクロプログラムルーチンのエントリ番地及びマイク
ロプログラムへのパラメータ等を含むＲコード４３と、
オペランドのアドレスとアクセス方法指示情報等を含む
Ｆコート４４と、処理中命令のプログラムカウンタ値（
ＰＣ）との３つである。

Ｆステージ３４からＥステージ３５へ渡される情報は、
演算制御情報とリテラル等を含むＥコード４５と、オペ
ランド及びオペレータアドレス等を含むＳコード（４６
ａ、　４６ｂ）と、処理中命令のプログラムカウンタ値
（ＰＣ）との３つである。

２ Ｓコード４６ａ、　４６ｂはアドレス４６ａ　とデータ
４６ｂとからなる。

Ｅステージ３５からＳステージ３６へ渡される情報は、
ストアすべき演算結果であるＷコード４７ａ、４７ｂと
、その演算結果を出力した命令のプログラムカウンタ（
ｉｆｆ（ｐｃ）との２つである。

Ｗコード４７ａ、　４７ｂはアドレス４７ａ　とデータ
４７ｂとからなる。

なお、トレース動作中はオペランドストアが行われなく
ても、実行待された命令のＰｆＪｆｉがＥステージ３５
からＳステージ３６へ渡される。

Ｅステージ３５以前のステージで検出されたＢＩＴはそ
のコードがＥステージ３５に到達するまでＢＩＴ処理を
起動しない。Ｅステージ３５で処理されている命令のみ
が実行段階の命令であり、ＩＦステージ３１〜Ｆステー
ジ３４で処理されている命令は未だ実行段階に至ってい
ないからである。従ってＥステジ３５以前で検出された
ＨＩＴは検出されたことがステップコード中に記録され
て次のステージに伝えられるのみである。

Ｓステージ３６で検出されたＢＩＴはＥステージ３５で
処理中命令の実行が完了した時点またはその命令の処理
がキャンセルされた時点で受付けられ、Ｅステージ３５
に戻って処理される。

（５，２）　　ｒ各パイプラインステージの処理」各パ
イプラインステージへの入出カステップコードには第４
図に示したように便宜上名称が付与されている。またス
テップコードには、オペレーションコードに関する処理
を行ってマイクロＲＯＭのエントリ番地やＥステージ３
５に対するパラメタ等になる系列と、Ｅステージ３５の
処理対象のオペランドになる系列との２系列がある。

また、Ｄステージ３２からＳステージ３６までの間では
処理中命令のプログラムカウンタ値が受渡される。

（５，２，１）　　ｒ命令フェッチステージ」命令フェ
ッチステージ（ＩＦステージ）３１で命令フェッチ部１
１１が動作する。

命令フェッチ部１１１は内蔵命令キヤ・ノシュあるいは
外部から命令をフ、７−７チして命令キューに入力し、
Ｄステージ３２に対して２〜６バイト単位に命令コード
を出力する。命令キューの人力は整置された４ハイド単
位で行われる。

命令フェッチ部１１１が標準アクセスモードで外部から
命令をフェッチする場合は整置された４ハイドにつき最
小２クロックを要する。

クワッドアクセスモードでは１６ハイトにつき最小５ク
ロツクを要する。

内蔵命令キャッシュがヒツトした場合は整置された８ハ
イ１−につきｌクロックでフェッチ可能である。

命令キューの出力単位は２バイトごとに可変であり、■
クロックの間に最大６ハイトまで出力できる。またジャ
ンプの直後には命令キューをバイパスして命令基本部２
バイトを直接命令デコーダに転送することもできる。

命令の論理アドレスの物理アドレスへの変換内蔵命令キ
ャッシュや命令用ＴＬＢの制御３プリフエツチ先命令ア
ドレスの管理あるいは命令キューの制御もＩＰステージ
３１で行われる。

５ （５，２，２）　　ｒ命令デコートステージ」命令デコ
ードステージ（Ｄステージ）３２はＩＰステージ３１か
ら人力された命令コードをデコートする。

命令コードのデコーｌは、命令デコート部１１２のＦＩ
ＩＷデコーダ、　ＮＦＩＩＷデコーダ、アトレッシング
モー１デコーダを使用して１りｌコックに１度行なわれ
、１回のデコード処理で０〜６ハイトの命令コードが消
費される（リターンサブルーヂン命令の復帰先アドレス
を含むステップコートの出力処理等では命令コートは消
費されない）。

１回のデコードでＡステージ３３に対してアドレス計算
情報であるＡコード４２とオペコードの中間デコード結
果であるＤコード４１とが出力される。

１）ステージ３２ではＰＣ計算部１１６の制御、命令キ
ューからの命令コード出力処理も行われる。

Ｄステージ３２ではブランチ命令あるいはサブルチンか
らのリターン命令に対して先行ジャンプ処理が行われる
。先行ジャンプを行った無条件ブランチ命令に対しては
Ｄコード４１及びＡコード４２は出力されず、Ｄステー
ジ３２において命令の処理を終了する。

（５，２，３）　　ｒオペランドアドレス計算ステージ
」オペランドアドレス計算ステージ（Ａステージ）３３
の処理は大きく２つに分かれる。

１つは命令デコード部１１２の第２デコーダを使用して
オペレーションコードの後段デコードを行う処理で、他
方はオペランドアドレス計算部５４でオペランドアドレ
スの計算を行う処理である。

オペレーションコードの後段デコード処理はＤコード４
１を入力とし、レジスク、メモリの書込み予約及びマイ
クロプログラムルーチンのエントリ番地とマイクロプロ
グラムに対するパラメータ等を含むＲコード４３を出力
する。

なお、レジスタあるいはメモリの書込み予約は、アドレ
ス計算で参照したレジスタあるいはメモリの内容がパイ
プライン上を先行する命令で書換えられていた場合に、
誤ったアドレス計算が行われることを防ぐためのもので
ある。

オペランドアドレス計算処理はＡコード４２を入力とし
、Ａコード４２に従ってオペランドアドレス計算部５４
でオペランドのアドレス計算を行い、その計算結果がＦ
コード４４として出力される。

またジャンプ命令に対してはジャンプ先アドレスの計算
が行われて先行ジャノブ処理が実行される。この際、ア
ドレス計算に伴うレジスタの読出し時に書込め予約のチ
エツクも行われ、先行命令がレジスタあるいはメモリに
対する書込み処理を終了していないために予約があるこ
とが指示されていれば、先行命令がＥステージ３５で書
込み処理を終了するまで待機状態になる。

Ａステージ３３ではＤステージ３２で先行ジャンプを行
わなかったジャンプ命令に対して先行ジャンプ処理が行
われる。

絶対値アドレスへのジャンプあるいはレジスタ間接アド
レノソングのジャンプ等に対してはＡステージ３３で先
行ジャンプが行われる。先行ジャンプを行った無条件ジ
ャンプ命令に対してはＲコード４３及びＦコード４４は
出力されず、Ａステージ３３において命令の処理を終了
する。

（５，２，４）　　ｒマイクロＲＯＭアクセスステージ
」オペランドフェッチステージ（Ｆステージ）３４の処
理も大きく２つに分かれる。

１つはマイクロＲＯＭのアクセス処理であり、特にＲス
テージ３７と称す。他方はオペラントプリフェッチ処理
であり、特にＯＦステージ３８と称す。

Ｒステージ３７とＯＦステージ３８とは必ずしも同時に
動作するわけではなく、データキャッシュのξス及びヒ
ツト、データＴＬＢの旦ス及びヒツト等に依存して動作
タイミングが異なる。

Ｒステージ３７の処理であるマイクロＲＯＭアクセス処
理は、Ｒコード４３に対して次のＥステージ３５での実
行に使用する実行制御コードであるＥコド４５を作り出
ずためのマイクロＲＯＭアクセスとマイクロ命令デコー
ド処理である。

１つのＲコードに対する処理が２つ以上のマイクロプロ
グラムステップに分解される場合、第１マイクロＲＯＭ
部１１３及び第２マイクロＲＯＨ部１１４がＥステージ
３５で使用され、次のＲコード４３がマイクロＲＯＭア
クセス待ちになる場合がある。

９ Ｒコート４３に対するマイクロｌｌ０Ｍアクセスが行わ
れるのばＥステージ３５でのマイクロＲＯＭアクセスが
行われない場合である。

本発明のデータ処理装置１００では多くの整数演算命令
が１マイクロプログラムステノブで行われ、多くの浮動
小数点演算命令が２マイクロプログラムステ、プで行わ
れるため、実際にはＲコード４３に対するマイクロＲＯ
Ｍアクセスが次々と行われる頻度が高い。

（５，２，５）　　ｒオペランドフェッチステージ」オ
ペランドフェッチステージ（ＯＦステージ）３８はＦス
テージ３４で行う上記の２つの処理の内のオペランドプ
リフェッチ処理を行う。

オペランドフェッチステージ３８ではＦコーＩ′４４の
論理アドレスをデータＴＬＢで物理アドレスに変換し、
その物理アドレスで内蔵データキャッシュをアクセスし
てオペランドをフェッチし、そのオペランドとＦコード
４４として転送されてきたその論理アドレスとを組合わ
せてＳコード４６ａ、　４６ｂとして出力する。

１つのＦコード４４では８バイト境界をクロスしてもよ
いが、８バイト以下のオペランドフェッチを指定する。

Ｆコード４４にはオペランドのアクセスを行うが否かの
指定も含まれており、Ａステージ３３でｇ（算されたオ
ペランドアドレス自体あるいは即値をＥステージ３５へ
転送する場合にはオペランドプリフェッチは行わず、Ｆ
コー；！４４の内容をＳコード４６ａ４６ｂとして転送
する。

プリフェッチしようとするオペランドとＥステージ３５
が書込み処理を行おうとするオペランドとが一致する場
合は、オペランドプリフェッチは内蔵データキャッシュ
からは行われず、バイパスして行なわれる。

（５，２，６）　　ｒ実行ステージ」 実行ステージ（Ｅステージ）３５はＥコード４５及びＳ
コード４６ａ、　４６ｂを入力として動作する。

このＥステージ３５が命令を実行するステージであり、
Ｆステージ３４以前のステージで行われた処理は総てＥ
ステージ３５のための前処理である。

Ｅステージ３５でジャンプが実行されたりあるいはＢＩ
Ｔ処理が起動されたりした場合は、ＩＰステージ３１〜
Ｆステージ３４まででの処理はすべて無効化される。

Ｅステージ３５はマイクロプログラムにより制御され、
Ｒコード４５に示されたマイクロプログラムルーチンの
エントり番地からの一連のマイクロ命令を実行すること
により命令を実行する。

Ｅコード４５には整数演算部１１７を制御するコード（
特にＥｌコードと称す）と浮動小数点演算部１１８を制
御するコー１”　（特にＥＦココ−′と称す）とがある
。ＥｌコードとＥＦコードとは独立に出力可能であり、
この際Ｅステージ３５では整数演算部１１７と浮動小数
点演算部１１８とが並列に動作する。

例えば浮動小数点演算部１１８でメモリオペランドを有
さない浮動小数点命令を実行する場合はこの動作は整数
演算部１１７の動作と並行して実行される。

整数演算でも浮動小数点演算でもマイクロＲＯＦＩの読
出しとマイクロ命令の実行とはパイプライン化されて行
われる。従って、マイクロプログラムで分岐が発生した
場合は１マイクロステツプの空きができる。

Ｅステージ３５ではＡステージ３３で行ったレジスタあ
るいはメモリに対する書込み予約をオペランドの書込み
の後に解除する。

各種の割込は命令の切目でＥステージ３５に直接受（Ｊ
けられ、マイクロプログラムにより必要な処理が実行さ
れる。その他の各種ＢＩＴの処理もＥステージ３５でマ
イクロプログラムにより行われる。

演算の結果をメモリにストアする必要がある場合は、Ｅ
ステージ３５ばＳステージ３６へＷコード４７ａ４７ｂ
とストア処理を行う命令のプログラムカウンタ値とを出
力する。

（５，２，７）　　ｒオペランドストアステージ」オペ
ランドストアステージ（Ｓステージ）３６はＷコート′
の論理アドレス４７ａをデータＴ１．Ｂで物理アドレス
に変換し、そのアドレスでＷコードのデータ４７ｂをデ
ータバッファにストアする。同時にオペランドストアス
テージ３６はＷコード４７ａ、　４７ｂと３ プログラムカウンタ値とをストアバッファに入力し、デ
ータＴＬＢから出力された物理アドレスを用いて外部の
メモリへＷコードのデータ４１ｂをストアする処理を行
う。

また、トレース動作中はオペランドストアステジ３６は
Ｅステージ３５から転送されたＰＣ値をデータバッファ
に蓄える。

オペランドスト７ステージ３６の動作はオペランドアク
セス部１２０で行われ、データＴ１、Ｂあるいはデータ
バッファがごスした際のアドレス変換処理及びデータバ
ッファの入換え処理も行う。

オペランドストアステージ３６がオペランドのストア処
理でＢＩＴを検出した場合はストアバ、ファにＷコード
４７ａ、　４７ｂとプログラムカウンタ値とを保持した
ままでＥステージ３５にＢＩＴを通知する。

（５，３）　　ｒ各バイブラインステージの状態制御」
パイプラインの各ステージは入力ラッチと出力ラッチを
有し、他のステージとは独立に動作することを基本とす
る。

各ステージは１つ前に行った処理が終了し、そ４ の処理結果を出カラフチから次のステージの入力ランチ
へ転送し、自分のステージの入力ラッチに次の処理に必
要な入力信号の総てがそろえば次の処理を開始する。

つまり、各ステージは１つ前段のステージから出力され
てくる次の処理に対する人力信号の総てが有効になり、
その時点の処理結果を後段のステージの入力ラッチへ転
送し、出力ランチが空になると次の処理を開始する。

各ステージが動作を開始する直前のタイミングで入力信
号が総てそろっている必要がある。入力信号がそろって
いなければ、そのステージは待機状態（入力待ち）にな
る。

出力ラソチから次のステージの入力ランチへの転送を行
われる際は次のステージの入力ラッチが空き状態になっ
ている必要があり、次のステージの入力ランチが空きで
ない場合もパイプラインステージは待機状態（出力待ち
）になる。

また、キャッシュあるいはＴＬＢがごスしたり、パイプ
ラインで処理中の命令間にデータ干渉が生しると、１つ
のステージの処理に複数クロンク必要となってパイプラ
イン処理が遅延する。

（６）「オペランドアクセス部の詳細動作」（６゜１）
「オペランドアクセス部の構成」第１図はオペランドア
クセス部１２０の一構成例を示す詳細なブロフク図であ
る。

オペランドアクセス部１２０は、データの論理アドレス
と物理アドレスとをペアにしてバッファリングするＴＬ
Ｂ２０１．物理アドレスとデータとをペアにしてバッフ
ァリングする内蔵のデータキャッシュとして動作するか
またはコンテキスト退避用の制御空間のメモリとして動
作するデータバッファ２０２、　　アクセスされたデー
タの論理アドレスの上位とＴＬＢ２０１の論理アドレス
タグとを比較する論理アドレス比較器２０３．　　ＴＬ
Ｂ２０１から出力された物理アドレスとデータバッファ
２０２から出力された物理アドレスタグとを比較する物
理アドレス比較器２０４、　　データ人出力回路２０７
．　　アドレス出力回路２０６、　　ストアバッファ部
２０８．　　更に論理アドレス比較器２０３及び物理ア
ドレス比較器２０４の比較結果に従って全体を制御する
オペランドアクセス制御回路２０５等にて構成されてい
る。

（６，２）　　ｒオペランドアクセス部のデータリード
動作」 整数演算部１１７から出力された論理アドレスのアドレ
ス変換対象となる」二値２０ビットの内の下位側（８ビ
ツト）でＴＬＢ２０１のエントリが指定される。

ＴＬＢ２０１の指定されたエントりからは論理アドレス
タグ（１２ビツト）と物理アドレス　（２０ビツト）と
が出力される。この際、論理アドレスの上位側（１２ビ
ツト）と論理アドレスタグとが一致すればＴＬＢ２０１
はヒツトしたことになり、ＴＬＢ２０１から出力された
物理アドレスは有効である。

データバッファ２０２が内蔵データキャッシュとして動
作する場合は、論理アドレスの内のページオフセットを
示し物理アドレスに変換されない下位ビット　（１２ビ
ツト）でデータバッファ２０２のエントリが指定される
。データバッファ２０２の指定されたエントリからは物
理アドレスタグ（２０ビツト）とデータとが出力される
。この際、ＴＬＢ２０１か７ ら出力された物理アドレスが有効で且つそれが物理アド
レスタグと一致すればデータバッファ２０２はヒツトし
たことになり、データバッファから出力されたデータは
有効である。

ＴＬＢ２０１がごスした場合は、オペランドアクセス制
御部２０５の制御により、本発明のデータ処理装置Ｉ０
０の外部のメモリにあるアドレス変換チーフルがアクセ
スされ、論理アドレスが物理アドレスに変換され、ＴＬ
Ｂ２０１のエントリが更新される。ＴＬＢ２０１のエン
トリの更新後、再びＴＬＢ２０１がアクセスされ、ＴＬ
Ｂ２０＋はヒノ１−する。

ＴＬｌ１２０１がヒツトしたが内蔵データキャッシュと
して動作したデータバッファ２０２がごスした場合は、
オペランドアクセス制御部２０５の制御により、物理ア
ドレスで外部のメモリがアクセスされ、データバッファ
２０２のエントリが更新される。

ＴＬＢ２０１がミスした場合は、ＴＬＢ２０１から読出
された物理アドレスとデータバッファの物理アドレスタ
グとが一致してもデータバッファ２０２はヒントとはな
らない。この場合、データバッファ２０２の８ ヒツト／ミスの判定はＴＬＢ２０１のエントリが更新さ
れてＴＬＢ２０１がヒツトした後に行われる。

データバッファ２０２が制御空間のメモリとして動作す
る場合は、論理空間のアクセスに対してＴＬＢ２０１で
変換された物理アドレスが本発明のデータ処理装置＋０
０の外部に出力されることにより外部からデータがフェ
ッチされる。

（６，３）　　ｒオペランドアクセス部のデータライト
動作」 オペランドアクセス部１２０に対するデータのライト動
作はＴＬＢ２０１のアクセスに関してはデータリド動作
時と同様である。

データバッファ２０２が内蔵データキャッシュとして動
作する場合、データバッファ２０２のアクセス動作もデ
ータリード動作と類似しているが、データバッファ２０
２からデータが続出されることはない。

データライト動作ではデータバッファ２０２がヒツトし
た場合はヒントしたエントリにデータが書込まれる。ミ
スした場合はデータバッファ２０２にはデータは書込ま
れず、エントリの更新動作も行われない。

本発明のデータ処理装置１００のデータバッファ２０２
はライトスルー制御のデータキャッシュとして動作し、
データライト動作時にデータバッファ２０２がヒツトし
た場合もくスした場合もストアデータが外部へ出力され
る。

データバッファ２０２が制御空間のメモリとして動作す
る場合は論理空間へのオペランドライト時にデータバッ
ファがアクセスされることはない。

この場合、Ｔ１、Ｂ２０］で変換された物理アドレスが
本発明のデータ処理装置１００の外部へ出力されると共
にストアデータが外部へ出力される。

外部へのデータのストア処理は最小でも２クロツクを必
要とし、本発明のデータ処理装置１００のＥステージ３
５のストア動作速度に比べて低速である。このため、ス
トアデータはそのストア動作を行った命令のＰＣ値、ス
トア先の物理アドレス、ストア先の論理アドレスと共に
ストアバッファに一旦登録され、その後にストアバッフ
ァがストア動作を行う。ストアバッファに登録されるス
トア動作を行った命令のｐｃ値はｐｃ計算部１１６から
人力された命令のｐｃ値である。

（６，４）　　ｒ制御空間アクセス部の動作」データバ
ッファ２０２が、アドレスがＩＩ’　ＦＰＦＦＥＯＯＯ
〜ｌＩ’ＰＦＦＦＦＦＦＦの制御空間のメモリとして動
作する場合は、アドレスが）ｌ’ＦＦＦＦＥＯＯＯ−Ｈ
’ＦＦＦＦＦＦＦＦである制御空間に対するアクセスは
データバッファ２０２に対して行われる。

制御空間のアクセスではアドレス変換は行われず、Ｔ１
．Ｂ２０１は動作しない。またデータバッファ２０２は
アドレス範囲がＨ’　ＦＦＦＦＥＯＯＯ〜ＩＩ’　ＦＦ
ＦＦＦＰＰＦであるランダムアクセスメモリ（ＲＡＭ）
　として動作する。

リード動作時には、ＡＡババス２４から入力されたアド
レスに従ってデータバッファ２０２の内容が読出され、
［１（ｌバス１２５を通して整数演算部１１１または浮
動小数点演算部１１８へ出力される。また、ライト動作
時には、＾Ａババス２４から入力されたアドレスに従っ
てＤＤババス２５を通してデータ入出力回路２０７に入
力されたデータがデータバッファ２０２に書込まれる。

アドレス範囲がＨ″ＦＦＦＦｎ０００−Ｈ’　ＦＦＦＰ
ＦＦＦＦ以外である領域の制御空間に対するアクセスは
、本発明のデータ処理装置１００の外部に対して行われ
る。

制御空間のアクセスをデータバッファ２０２に対して行
うか又は外部に対して行うかは、制御空間アドレスの上
位２０ビツトに従ってオペランドアクセス部１２０内で
判断される。この判断は、論理アドレス比較器２０３で
Ｔ’ＬＢ２０１側の２０ビツトを総て′１″にし、その
値とＡＡババス２４から入力されたアドレスの上位の２
０ビツト内のの最下位ビットをｄｏｎ’　ｔｃａｒｅに
した１９ビツト分とを比較することにより行２ （７）「外部アクセス動作」 （７，１）　　ｒ入出力信号線」 第７図は本発明のデータ処理装置１００の入出力信号を
示す模式図である。

本発明のデータ処理装置１００は、電源Ｖｃｃと接地Ｇ
ＮＤ、　　６４本のデータピンと３２本のアドレスビン
と３２木の命令ビン及び入力クロックＣＬＫの他に種々
の制御信号を入出力する。

命令アクセスの場合もデータアクセスの場合も、アドレ
スピンへは物理アドレスが出力される。

ＣＬＫは外部入力クロックであり、本発明のデータ処理
装置１００の動作クロックと同一周波数のクロックであ
る。

データアドレスストローブＤＡＳＩ（Ｉｔは負論理を表
す）はアドレスピンに出力されたデータアドレスが有効
であることを示す。

リードライトＲ／Ｗｌｌはデータビンでのバスサイクル
が入力であるか出力であるかを区別する。

データストローブＤＳｌは本発明のデータ処理装置１０
０がデータ人力準備を完了したことまたは本発明のデー
タ処理装置１００からデータが出力されたことを示す。

ＤＣ＃は本発明のデータ処理装置１００にデータアクセ
スサイクルを終了してもよいことを通知する信号である
。

３／ＩＴ（０：２）は第２８図に示す様に、アドレスピ
ンとデータピンとの値の意味を示す。

命令アドレスストローブＩＡＳＩはアドレスピンに出力
された命令アドレスが有効であることを示す。

命令ストローブｌ５１１は本発明のデータ処理装置１０
０が命令人力準備を完了したことを示す。

ＩＣＩＩＩま本発明のデータ処理装置１００に命令アク
セスサイクルを終了してもよいことを通知する信号であ
る。

ホールドリクエストＨＲＥＱＩＩは本発明のデータ処理
装置１００にバス権を要求する信号であり、ＨＡＣＫＩ
Ｉは本発明のデータ処理装置１００がホールドリクエス
トＨＲＥＱＩＩを受付けてバス権を他のデバイスに渡し
たことを示す信号である。

ＩＲＥＱ（０：２）は外部割込み要求信号である。

ＩＡＣＫＩは本発明のデータ処理装置１００が外部割込
みを受付け、割込みベクトルアクセスサイクルを行って
いることを示す信号である。

また、ＷＤビンは本発明のデータ処理装置のデータバス
を６４ビツト総て有効にするか、または３２ビツトのみ
を有効にするかをシステムリセット時に設定するために
使用されるビンである。

なお、第６図にはデータバスを６４ビツト総て有効にし
た場合の例が示されているが、本発明のデータ処理装置
ではデータバスを３２ビツトのみ有効にして動作させる
ことにより、低コストのシステムを構成することが可能
なようになっている。

（７，２）　　ｒ外部デバイスのアクセス」本発明のデ
ータ処理装置１００を用いた第６図に示したシステムの
例では、本発明のデータ処理装置ｆＥ１００とデータキ
ャッシュ１０７．１０８とがデータビンに接続スるデー
タバス１０２．　　アドレスビンに接続するアドレスバ
ス１０１　の他、ＢＡＴ（０：２）、　ＤＡＳ＃Ｒ／１
１１．０５１．　ＤＣＩＩでも接続されている。

本発明のデータ処理装置１００と命令キャソシプ。

５ １１とは命令ビンに接続する命令ハス１０３．　　アド
レスバス１０１　のイ也、ＢＡＴ（０：２）、　ＩＡＳ
＃、　ｌ５ＩＩ、　ＩＣ１１でも接続されている。

ＣＩ、Ｋはシステム全体に供給されシステムの基本タイ
ミングを決定するクロックである。

標準アクセスモードでのハスアクセスに際しては、デー
タバス１０２を用いたデータアクセスと命令ハス１０３
を用いた命令アクセスとをそれぞれ十分高速な外部のメ
モリに対して外部入力クロックＣＬＫの２サイクルに１
度の速度で行う。

クワッドアクセスモードでのハスアクセスに際してるよ
、データバス１０２を用いたデータアクセスと命令ハス
１．０３を用いた命令アクセスとをそれぞれ十分高速な
外部のメモリに対して外部入力クロックＣＬＫの５サイ
クルに４度の速度で行う。

アドレスバス１０１はデータキャッジ−ＬｉＯ２，１０
８のアクセスと命令キャッシュ１０６のアクセスとの両
方に利用される。

（８）「各種制御レジスタ」 （８，１）　　ｒプロセッサ状態語ｐｓｗの構成」６ 第３６図は本発明のデータ処理装置Ｉ００の整数演算部
１１７にあるプロセッサ状態語（ＰＳＷ）の構成を示す
模式図である。

第３６図において、Ｓ−ビット２０はリング０で割込み
処理用スタックポインタを使用中であるかりフグ０用ス
クンクポイりタを使用中であるかを示す。

ＲＮＧフィールド２１はプログラムが実行されているリ
ング番号を示す。

へＴフィールド２２はアドレス変換とメモリ保護とのモ
ードを示す。

ＦＥビット２３は浮動小数点演算トラップの起動モード
を示す。

ＤＢビット２４はデバッグ環境を示す。ＤＢ＝１であれ
ばデバッグサポートａ構がオンで、デバッグ条件が成立
すればセルフデバッグトラップが起動される。ＤＢ＝０
であればデバッグサポート機構がオフで、デバッグ条件
が成立してもセルフデバッグトランプは起動されない。

ＩＭＡＳＫフィールド２５は外部割込みのマスクレベル
を示す。ＩＭＡＳＫフィールド２５で示されたマスクレ
ベルより優先度の高い外部割込みが本発明のデータ処理
装置１００に入力されると割込み処理が起動される。

Ｐ　ＲＮ　Ｇフィールド２６は現在のリングを呼出した
リングのリング番号を示す。

ＦＬＡＧフィールド２７は整数演算に関するフラグを示
す。

ＰＳＷはりセント時にはオールゼロにクリアされる。ま
た、ＰＳＷは１、ＯＣ命令とＳＴＣ命令とでその内容を
読出すこと及び指定した内容を書込むことがそれぞれ可
能である。

（８，２）「へソファメモリ制御レジスタ」第３図は本
発明のデータ処理装置１００の内蔵データバッファ２０
２及び内蔵命令バッファの制御を行うバッファメモリ制
御レジスタの構成を示す模式図である。

第３図において、聞フィールド３は内蔵データバッファ
２０２の制御を行うフィールドであり、以下に示す意味
を有する。

ＤＭ・００；デークハノファを動作させない。

ＤＭ＝Ｏ１，：データバッファをアドレスがｌＩ’ＦＦ
ＦＦＥＯＯＯ〜ｌｌ’ＦＦＦＦＦＦＦＦである制御空間
のメモリとして動作させる。

ＤＭ＝ＩＯ：データバッファをライトスルー制御のデー
タキャッシュとして動作 させる。

ＤＭ＝１１　＋未定義。

ＲＰフィールドｊはデータバッファ２０２がデータキャ
ッシュとして動作する際の制御を行うフィルドであり、
以下に示す意味を有する。

ＲＰ＝００　：データキャッシュをフリーズ状態にする
。

ＲＰ・０■：未定義。

ＲＰ＝１０　：データキャッシュをラインサイズ１６バ
イトで動作させる。

ＲＩ’・１１：データキャッシュをラインサイズ３２バ
イトで動作させる。

団フィールド４は内蔵命令バッファの制御を行うフィー
ルドであり、以下に示す意味を有する。

ＩＭ＝００　：命令バッファを動作させない。

９ ＋Ｍ＝Ｏ１：命令バッファを命令キューが空のときフェ
ッチした命令を選択的に 登録するセレクティブキャノシュ として動作させる。

■−１０：未定義。

ＩＭ・１１．命令ハ゛ノファをラインサイズ１６バイト
の命令キャッシュとして動作 させる。

１、ＥＮフィールド２は命令バッファをセレクテイブキ
ャ・７シユとして動作させた際の命令の登録条件を制御
するフィールＩ・であり、以下に示す意味を有する。

ＬＨＮ＝０００・命令の登録は行わず命令キャッシュを
フリーズする。

ＬＥＮ＝ＯＯ１：命令キューが空になってから連続して
１ライン入換える。

ＬｌｉＮ＝０１０　：命令キ＄−が空になってから連続
して２ライン入換える。

ＬＥＮ＝０１１〜１１１：未定義。

（８，３）　　ｒパージ指定レジスタ」第２９図は本発
明のデータ処理装置１．ｏｏの内蔵デタバノファ２０２
及び内蔵命令バッファのパージ動作を制御するパージ指
定レジスタの構成を示す模式図である。

図中、ＤＳ５．　＋１１１６．　ＩＳ７．１１１８の各
ピントは内蔵データバッファ２０２のパージ動作を制御
するためのビットであり、これらの各ビットに“１″を
書込むとそれぞれのビットに対応するバッファメモリの
内容がパージされる。また、これらの各ビットに“０”
を書込むとそれぞれのビットに対応するバッファメモリ
の内容はパージされない。更に、このレジスタの値が読
出された場合には全ビットがゼロになる。

ｏｓ＝ｏ：負の物理アドレスのデータバッファエントリ
をパージしない。

ｏｓ＝］：ｊｔの物理アドレスのデータバッファエント
リをパージする。

Ｄｏ・０　：正の物理アドレスのデータバッファエント
リをパージしない。

Ｄｕｎ　　：正の物理アドレスのデータバッファエント
リをパージする。

ｌ５−０　　：負の物理アドレスの命令キャッシュエン
トリをパージしない。

ｌ５−１　　：負の物理アドレスの命令キャッシュエン
トリをパージする。

＋１１．０　　：正の物理アドレスの命令キャソシュエ
ントりをパージしない。

ＩＬｈｌ　　：正の物理アドレスの命令キャッシュエン
トリをパージする。

（９）「本発明のデータ処理装置の例外処理機能」（９
，１）　　ｒ本発明のデータ処理装置で検出されるＢＩ
Ｔの種類」 本発明のデータ処理装置１００で発生ずるＢＩＴには、
命令に依存しないＥＩＴとして、アクセスした論理アド
レスに対応するデータ及び命令が主メモリ１０９」二に
なくページフォールトが発生した場合に検出されるペー
ジ不在例外、論理アドレスを物理アドレスに変換中に発
生するエラー、メモリ保護違反及びｌ１０ｊＪｒ域に関
する不当なアクセスが生した場合に発生するアドレス変
換例外１命令またはオペランドアクセスにおいて一定時
間以内にハスからの応答がなくメモリアクセスが実行さ
れなかった場合に発生するハスアクセス例外がある。

また、命令に依存して発生ずるＥＴＴとして、ジャンプ
命令のジャンプ先アドレスが奇数であった場合に発生ず
る奇数アドレスジャンプトラップ割当てられていない命
令及びアトレンジングモトのピントパターンを実行しよ
うとした場合に発生ずる予約命令例外、整数演算で０除
算を行なった場合に発生するゼロ除算トラップ、浮動小
数点命令を実行した際にマスクされていない例外を検出
した場合に発生ずる浮動小数点演算トラップＴＲＡＰＡ
命令により発生する無条件トラップ、　ＴＲＡＰ／ｃｃ
命令により発生ずる条件トラップがある。

（９，２）　　ｒＥＩＴ処理ハンドラを起動する際の動
作」本発明のデータ処理装置１００ではＢＩＴを検出す
ると、以下の手順に従うマイクロプログラムが実行され
、ＥＩＴ処理ハンドラが起動される。

まず、検出したＢＩＴに応したヘクトル番号が本発明の
データ処理装置１００内部で生成される。

３ 次に、メモリ空間上にあり、それぞれのＢＩＴに対する
処理ハンドラの先頭アトｌメスとＥＩＴのヘクトルとが
ベアにして記憶されているＥＩＴヘクトルテーブルがア
クセスされる。

ＢＩＴへりＩ・ルテーブルの各エントリは８ハイドで構
成されており、ＥＩＴ処理ハンドラに処理が移るｉ；Ｉ
に本発明のデータ処理装置＋００のプロセッサステータ
スワード（ＰＳＷ）を更新するためのデータが含まれて
いる。

次に、１ｉｌＴ処理ハンドラから復帰した後に元の命令
列に戻るための戻り先命令のｐｃ値であるＮＥＸＴＰＣ
，ＥＩＴを起動する前のＰＳＷ、　　及び検出したＢＩ
Ｔの番号等の検出したＥＩＴに関する各種の情報である
ｌ’：ＩＴＩＮＦがスタックに退避される。

更に必要であれば、ＥＩＴを検出した命令のｐｃ値等の
情報もスタックに退避される。

これらの処理により生成されるスタックフレームはＢＩ
Ｔの種類に依存しており、５種類のフォーマットに分か
れる。

次に、読込まれたＢＩＴヘクトルテーブルエント４ すに基づいてＰＳＷが更新される。この際、ＰＳ−にｒ
ｅｓｅｒｖｅｄの値がセットされようとするとシステム
エラーとなる。このＰＳＷの更新により、メモリ保護情
報となるリング番号の更新、アドレス変換の有無の切換
え、デバッグ環境の切換え１割込みマスクレベルの切換
え、浮動小数点演算トラップ受付モードの切換えを行う
こと可能になる。

次に、ＥＦＴテーブルのエントリからフェッチされたｐ
ｃ値へのジャンプが行われ、ＥＴＴ処理ハンドラが起動
する。多重にＥＩＴが検出されており、未処理のＥＩＴ
が抑止されていない場合はＥＦＴ処理ハンドラの先頭命
令を実行する以前にその未処理のＢＩＴに対するＢＩＴ
処理ハンドラを起動するための処理が行われる。

（９，３）　　ｒ　ＥＩＴ処理ハンドラから元の命令列
への復帰動作」 ＥＴＴ処理ハンドラによる各ＢＩＴに対応する処理が終
了した後、ＥＩＴ処理ハンドラで最後に実行されるＲＥ
ＩＴ命令では以下のような処理を行うマイクロプログラ
ムが実行されて元の命令列に復帰する処理を行う。

まず、スタックからＥＴＴが検出された時点のＰＳＷ値
とＢＩＴＩＮＦとが読込まれる。続いてスタックがら戻
光命令の論理アｉ゛レスが読込まれる。

更に、ＢＩＴＩＮＦ中のフォーマ、ト情報により追加情
報の有無が判定され、追加情報があればスタックからそ
れが読込まれる。追加情報は前述の如く５つのフォーマ
ットに依存してそれぞれ異なる。

次に、スタックから読込まれたＢＩＴが検出された時点
のＰＳＷ値に従ってＰＳＷの全フィールドがＥＩＴ発生
前の値に復帰される。

ＢＩＴを発生したストアバッファによるライトサイクル
の再実行をＲ１！ＩＴ命令の実行中に行なう場合がある
。

次に、スタックから読込まれた戻り先命令の論理アドレ
スへのジャンプが実行され、元の命令列（１０）　ｒデ
ータバッファの詳細動作」（１０，１）データバッファ
の構成 第８図はデータバッファ２０２と物理アドレス比較器２
０４　との−構成例を示すブロック図である。

データバッファ２０２のタグアドレス部とデータ部とか
らなるメモリアレイ部ばＷブロック２３０．　Ｘブロッ
ク２３１．　Ｙブロック２３２．　Ｘブロック２３３の
４ブロツクにてＩＩ！威されている。なお、各ブロック
２３０、２３Ｌ　２３２．２３３には２０ビツトのタグ
アドレスと１６バイトのデータとで一組に構成されるエ
ントりが１２８個ずつある。

データはＷ１１２３４．　ＸＤ２３５．　ＹＤ２３６．
　Ｚ１１２３７７７）　４　ツ（７）データ入出力レジ
スタを介して人出力される。

タグアドレスば−Ｃ２３８，ＸＣ２３９，ＹＣ２４０，
ＺＣ２４１の４つのアドレス比較器へ出力される。

ＩＡレジスタ２４２はＴＬＢ２０１又はアドレス入出力
回路２４６からデータバッファ２０２へ人力されるアド
レスを保持し、上位２０ビツトが４つのアドレス比較器
２３８．２３９．２４０．２４］へ出力され、下位の５
ビット目から１３ビツト目の９ビットがメモリアレイ７ 部へ出力される。また、ＩＡレジスタ２４２の下位から
１２ビット目及び下位５ピツＩ・がマルチプレクサ制御
回路２４４へ出力される。

マルチプレクサ２４３は、４つのデータ入出力レジスタ
２３４．２３５．２３６．２３７とデータ人出力回路２
０７とのインターフェイスとなる８ハイＩ・の■ＯＤバ
ッファ２４５に接続されている。マルチプレクサ制御回
路２４４は４つのア）゛レス比較器２３８．２３９．２
４０２４１と１＾レジスタ２４２との内容に従ってマル
チプレクサ２４３を制御する。

（１０，２）　ｒデータキャッシュとしての動作」バッ
フアノモリ制御レジスタの０Ｍフィールド３を“１０”
とし、ＲＰフィールド１を“ｌＯ”とするとデータバッ
ファ２０２は容量が８ｋＢ、　　ラインサイズが１６ハ
イトで４ウエイセツトアソシアテイブのデータキャッシ
ュとして動作する。また、メモリアレイの４つのブロッ
ク２３０．２３１．２３２．２３３はそれぞれ１つのコ
ンパートメント この場合、リードアクセスではＩ＾レジスタ２４２に入
力されたアドレスの５ビット目から１１ピント８ 目の７ビツトで各コンパートメントのエントリがＭ択さ
れ、４つのタグアドレスが４つのアドレス比較器２３８
，　２３９，　２４０，　２４１にそれぞれ出力され、
４つのバイトデータが４つのデータ入出力レジスタ２３
４，　２３５，　２３６．　２３７にそれぞれ読出され
る。

４つのアドレス比較器２３８，　２３９，　２４０．　
２４１では４つのタグアドレスがＩＡレジスク２４２の
上位２０ビツトのアドレスとそれぞれ比較される。ＩＡ
レジスタ２４２の下位４ビツトのアドレスと比較結果と
に従って、一致したコンパートメントの出力データから
必要なデータがマルチプレクサ２４３により選択されて
＋００バツフア２４５に読出される。

ライトアクセスでは、ヒツトしたコンパートメントに同
様な動作で１００バツフア２４５からマルチプレクサ２
４３とデータ入出力レジスタ２３４．　２３５２３６、
　２６７とを通してデータが書込まれる。

データキャッシュがξスした場合は、４バイト×４回の
クワッドアクセスモードで外部のメモリがアクセスされ
、４つのコンパートメントの内の対応する１つのエント
リが書換えられる。このため、ＲＰＩ−“１０’“の１
６ハイトラインサイズモードでは、データバス１０２を
３２ビットで使用するシステムで有効に動作する。

バッフアノモリ制御レジスタの０Ｍフィールド３を１０
”とし、ＲＰフィールド１を１１”とすると、デタバノ
ファ２０２は容量が８ｋＢ．　　ラインサイズが３２バ
イトで２ウエイセツトアソシアテイブのデータキャッシ
ュとして動作する。この場合、メモリアレイはＷブロッ
ク２３０　とＸブロック２３１　とが組合わさって１つ
のコンパートメントとして動作し、またＹブロック２３
２とＸブロック２３３とが組合わさって１つのコンパー
トメントとして動作する。

Ｗブロック２３０とＸブロック２３１　との同一エント
りのタグアドレス部には同一の値が記憶され、同一エン
トりのデータ部には３２バイトのデータが１６ハイトず
つ記憶される。同様に、Ｙブロック２３２とＸブロック
２３３との同一エントりのタグアドレス部には同一の値
が記憶され、同一エントりのデータ部には３２ハイドの
データが１６バイＩ・ずつ記憶される。

この場合、リードアクセスではＩＡレジスタ２４２に人
力されたアドレスの６ビソ１−目から１２ピント目の７
ビノトで各コンパートメントのエンｌりが選択され、４
つのタグデータが４つのアドレス比較器２３８．２３９
．２４０．２４１にそれぞれ出力され、４つの１６バイ
トデータが４つのデータ入出力レジスタ２３４．２３５
．２３６．２３７にそれぞれ読出される。

４つのアドレス比較器２３８．２３９．２４０．２４１
では４つのタグアドレスがＩＡレジスタ２４２の上位２
０ピントのアドレスとそれぞれ比較される。ＩＡレジス
ク２４２の下位５ビツトのアドレスと比較結果とに従っ
て、一致したコンパートメントとなる２つのブロックの
出力データである３２バイトから必要なデータがマルチ
プレクサ２４３により選択され、ＩＯＣバッファ２４５
に読出される。

ライトアクセスでは、ヒソ１−シたコンパートメントに
同様な動作で１００バツフア２４５からマルチプレクサ
２４３とデータ入出力レジスタ２３４．２３５２３６、
２６７とを通してデータが書込まれる。

データキャッシュがごスしたときは８バイト×４回のク
ワッドアクセスモードで外部のメモリがアクセスされ、
２つのコンパートメントの内の対応する１つのエントリ
が書換えられる。このため、ＲＰ］＝”１１″の際の３
２バイトラインサイズモードでは、データバス１０２の
６４ビツトで使用するシステムで有効に動作する。

（１０，３）　ｒ制御空間メモリとしての動作」バッフ
ァメモリ市１０卸レジスタのＤＭフィールド３を”０１
”とするとＲＰフィールド１の値には拘わらずに、デー
タバッファ２０２はアドレスがＩＩ　’　ＦＦＦＦＥＯ
ＯＯ〜Ｈ’　ＦＦＦＦＦＦＰＦである容量８ｋＢの制御
空間メモリとして動作する。

この場合、メモリアレイのタグアドレス部は使用されず
、データ部のみが使用される。

データバッファは４つのブロック２３０．２３１．２３
２２３３が全体で２５６エントリ×３２ハイドのメモリ
アレイとして動作し、ＩＡレジスタ２４２で指定された
ｔｔｄｌ？卸空間アドレスの６ビツト目から１３ビツト
目でエントリが指定され、メモリアレイがアクセスされ
る。

２ リード動作では、読出された３２ハイドのデータの内の
必要なバイトがＩＡレジスタ２４２の下位５ビツトのア
ドレスに従ってマルチプレクサで選ばれ、１００バツフ
ア２４５に入力される。

ライト動作では、ＩＯＤバッファ２４５に保持された８
バイトのデータの内の必要なバイトがマルチプレクサで
対応するデータ入出力レジスタ２３４　、２３５２３６
、２３７に転送され、メモリアレイの対応する場所に書
込まれる。

（１１）　ｒコンテキストスイッチ動作の詳細」本発明
のデータ処理装置１００では第３０図に示すコンテキス
トブロック情報をコンテキストスイッチング命令である
ＬＤＣＴＸ命令と５ＴＣＴＸ命令とで操作する場合、８
バイト単位でデータを処理し、高速にコンテキストスイ
ソヂングを行う。

（１１，１）整数演算部の詳細構成 第２図はコンテキストスイッチング動作に関係する整数
演算部１１７の構成例の詳細を、オペランドアドレス計
算部１１５．　　浮動小数点演算部１１８゜オペランド
アクセス部１２０と共に示すブロック図である。

ＳＡレジスタ２１０はオペランドアドレス計算部１１５
から整数演算部１１７に出力されるオペランドアドレス
及び即値を保持するレジスタである。

ＡＡレジスタ２１１は整数演算部１１７からオペランド
アクセス部１２０にアドレスを出力するためのレジスタ
であり、保持内容に対するＬ　２．４．８のインクリメ
ント・データリメント機能を有する。

汎用レジスタファイル２１３と専用レジスタ・作業用レ
ジスタファイルとは整数演算部１１７内の各種のデータ
を保持し、演算回路２１４及び補助ＡＩ、Ｕ２１２とそ
れぞれ３木の４バイトのバスで結合されており、２つの
レジスタ上のオペランドに関する加算、比較等の演算が
演算回路２１４または補助ＡＬυ２１２で行える。

ＤＤレジスタ２１３は整数演算部１１７とオペランドア
クセス部１２０とがデータを人出力するためのインタフ
ェイスレジスタであり、８バイトのＤＤババス２３でオ
ペランドアクセス部１２０と結合されている。

ＦＦレジスタ２１７は整数演算部１１７と浮動小数点演
算部１１８とのインタフェイスレジスタである。

（１１，２）　ｒコンテキストのロード動作」コンテキ
ストロード動作の一例としで、Ｃ３Ｗレジスタに格納さ
れるべきデータのＦＲビット１３とＲＧビット１４とが
共に“１”であるコンテキストブロックに対してＬＤＣ
ＴＸ／ＣＳ命令を実行した場合の動作を説明する。この
場合、コンテキストブロックはアドレスがｌｌ’ＦＦＦ
ＦＦＯＯｏである制御空間におかれているとする。また
、ＬＤＣＴＸ／Ｃ５命令はＸピノ目５が°”１”である
１、ＤＣＴＸ命令である。

まず、ＣＴＸＢＡＤＲフィールドで指定されたアドレッ
シングモードに従ってオペランドアドレス計算部１１５
で計算されてＳＡレジスタ２４０に転送されたコンテキ
ストブロックの先頭アドレスＩＩ’　ＦＦＦＦＦＯＯＯ
がＳ１バス２２１　とＡＡレジスタ２１１　とを通して
ＡＡババス出力されると共に、Ｓｌバス２２１．　　演
算回路２１５及びＤｌバス２２５を通して専用レジスタ
・作業用レジスタファイル２１４中にあるＣＴＸＢＢレ
ジスタに格納される。

５ ＡＡレジスタ２１１は内容を出力後、その値を８インク
リメン１−する。

オペランドアクセス部１２０ではデータバッファ２０２
がアクセスされ、コンテキストブロックの先頭の８ハイ
ドがＤＤババス２３を通してＤＤレジスタに転送される
。

次に、ＤＤレジスタ２１６に格納された８バイトのデー
タの内の上位４バイトが３２バス２２２．　　演算回路
２１５．　　ＤＩハス２２５を通して専用レジスタ・作
業用レジスタファイル２１４中にあるＣ８−レジスタに
格納される。この際、演算回路２１５はＦＲビット１３
とＲＧピノ目４との内容をチエツクし、第１マイクロＲ
ＯＭ部１１３へその結果を伝えてマイクロプログラムで
のコンテキストブロックフォーマットの判断に使用する
。

また同時に、ＤＤレジスタ２１６に格納された８ハイド
のデータの内の下位４ハイドがＳ１バス２２１３補助Ａ
ＬＬ１２１２．　Ｄ３バス２２６を通して汎用レジスタ
ファイル２１３中にあるＳＰＯレジスタに格納される。

更に、同しく同時にへへレジスク２１１はＨ’　ＦＦＦ
ＦＦＯＯ８を６ ＡＡババス２２を通してオペランドアクセス部１２０に
転送し、データバッファ２０２からコンテキストブロッ
クの２番目の８バイトをＤＤレジスタ２１６へ読出ず。

ＡＡレジスタ２１１は値を出力した後、内容を８インク
リメントする。

次に、ＤＤレジスタ２１６に格納された８ハイドのデー
タの内の上位４バイトが８２バス２２２．　　演算回路
２１５．　　ＤＩパス２２５を通して汎用レジスタファ
イル２１３中にあるＳＰＩレジスタに格納される。この
際、同時にＤＤレジスタ２１６に格納された８バイトの
データの内の下位４ハイドがＳ１バス２２１．補助＾１
．１１２１２．　Ｄ３バス２２６を通じて汎用レジスタ
ファイル２１３中にあるＳＰ２レジスタに格納される。

また同時に、＾＾レジスタ２１１　はアドレスＩＩ’　
ＦＦＦＰＦＯＩＯをＡＡババス２２を通じてオペランド
アクセス部１２０に転送し、データバッファ２０２から
コンテキストブロックの３番目の８バイトをＤＤレジス
タ２１６へ読出す。

ＡＡレジスタ２１１は値を出力した後、内容を８イツク
リメントする。

同様の動作が反復され、ＣＳＷ、　ＳＰＯ〜３．　　［
ＩＡＴＢＲＯ〜１４の各レジスタに値がロードされる。

この際、ＳＦ３とＬＩＡＴＢ　　Ｒ１とＲ２，Ｒ３とＲ
４，１＋５とＲ６，Ｒ７とＲ８゜Ｒ９と１１１０．　Ｒ
１１と１１１２．　Ｒ１３と１１１４　とのそれぞれに
ＤＤレジスタ２１６の上位４バイトと下位４バイトとが
一度にロードされる。レジスタＲＯにＤ３バス２２６か
ら値がロードされる際は対応する上位４ハイドのロード
は行われない。

ＦＲＯ〜ＦＲ１５の各レジスタについてはオペランドア
クセス部１２０から浮動小数点演算部１１８に転送され
た８バイトのデータが浮動小数点演算部１１８で各浮動
小数点レジスタに格納される。但し、アドレスは整数演
算部１１７のＡＡレジスタ２１１から出力される。

オペランドアクセス部１２０から転送された８バイトの
データがＦＲ１５レジスタに格納される際には、＾Ａレ
ジスタ２１１からはアドレスは出力されず、データバッ
ファ２０２のアクセスは行われない。

データバッファ２０２ではなく、外部のメモリからコン
テキストがロードされる際は、オペランドアクセス部１
２０が外部のメモリをアクセスするため、データバッフ
ァ２０２からコンテキストをロドする場合に比してより
多くのクロックサイクルを必要とする。

（１１，３）　ｒコンテキストのストア動作」コンテキ
ストストア動作の一例としてＣ５−レジスタのＦＲビッ
ト１３とＲＧ１４ビットとが共に”］”である場合に５
ＴＣＴＸ／ＣＳ命令を実行した際の動作を説明する。な
おこの場合、ＣＴＸＢＲレジスタの内容はＨＦＦＦＦＦ
０ＯＯとする。また、５ＴＣＴＸ／Ｃ３命令はＸビット
１５が０１”であるＬＤ（、ＴＸ命令である。

まず、ＣＴＸＢＢレジスタに保持されているコンテキス
トブロックの先頭アドレスＩＩ’　ＦＦＦＰＰＯＯＯが
Ｓ３バス２１３を通して＾Ａレジスタ２１１に転送され
ると共に、Ｃ３Ｗレジスクの内容が３１バス２２１を通
してＤＤレジスタ２１６の上位４バイトに転送され、Ｓ
ＰＯレジスタの内容が３２バス２２２を通してＩＩＤレ
ジスタ２１６の下位４バイトに転送される。また同時に
Ｃ３ｈレジスタの内容が３１バス２２１から演算回路２
１５にも９ 人力され、演算回路２１５はＦＲピノ目３とＲＧピノｔ
□１４との内容をチエツクして第１マイクロＲＯＭ部１
１３へその結果を伝え、マイクロプログラムでのコンテ
キストブロックフォーマットの判断に使用する。

次に、ＡＡレジスタ２１１からアドレスＩｔ’　ＦＦＦ
ＦＦＯＯＯがＡＡババス２２を通してオペランドアクセ
ス部１２０に転送され、ＤＤレジスタ２１６からはコン
テキストブロックの先頭の８ハイ１−データとなるＣ５
Ｗレジスク値とＳＰＯレジスタ値とがＤＤハス１２３を
通してオペランドアクセス部１２０へ転送され、データ
バッファ２０２に格納される。

ＡＡレジスタ２１１　は値を出力した後、内容を８イン
クリメントする。この際、コンテキストブロックの２番
目の８ハイド情報の上位４バイトとなるＳＰＩレジスタ
の内容が３１バス２２１を通して汎用レジスタファイル
２１３からＤＤレジスタ２１６の−Ｌ位に転送され、下
位４バイトとなるＳＰ２レジスタの内容が８２バス２２
２を通して汎用レジスタファイル２１３からＤＤレジス
タ２１６の下位に転送される。

次に、ＡＡレジスタ２１１からアドレスＨ’　ＦＦＦＰ
ＦＯＯ８００ がＡＡバス］２２を通してオペランドアクセス部１２０
に転送され、ＤＤレジスタ２１６からはコンテキストブ
ロックの２番目の８ハイドデータとなるＳＰＩレジスタ
値とＳＰ２レジスタ値とがＤＤババス２３を通してオペ
ランドアクセス部】２０へ転送され、データバッファ２
０２に格納される。

ＡＡレジスタ２１１は値を出力した後、内容を８インク
リメントする。この際、コンテキストブロックの３番目
の８バイト情報の上位４バイトとなるＳＰ３レジスタの
内容が３１バス２２１を通して汎用レジスタファイル２
１３からＤＤレジスタ２１６の上位に転送され、下位４
バイトとなるＵＡＴＢレジスタの内容が５２バス２２２
を通して専用レジスタ・作業用レジスタファイル２１４
からＤＤレジスタ２１６の下位に転送される。

同様の動作が反復され、Ｃ５Ｗ、　ＳＰＯ〜３．　　Ｕ
ＡＴＢ。

ＲＯ〜１４の各レジスタの値がデータバッファ２０２に
ストアされる。この際、ＳＦ３とｔｌＡＴＢ、　Ｒ１と
１１２．　Ｒ３とＲ４，Ｒ５とＲ６，Ｒ７とＲ８，Ｒ９
とＲＩＯ，Ｒ１１とＲ１２，Ｒ１３とＲ１４の値がそれ
ぞれからＤＤレジスク２１６の上位４ハイドと下位４ハ
イドとに一度に値が転送される。

ＲＯレジスタの値がＤＤレジスタ２１６に転送される際
は対応する」三位４ハイドの転送は行われない。

また、ＲＯレジスタの値がＤＤレジスタ２１６からオペ
ランドアクセス部＋２０に転送される際、対応する上位
４バイトはゼロが転送される。

ＦＲＯ〜ＦＲ１５の各レジスタについては、浮動小数点
演算部１１８の各浮動小数点レジスタから読出された値
がオペランドアクセス部１２０へ転送される。

但し、アドレスは整数演算部１１７の静レジスタ２１１
から出力される。

データバッファ２０２ではなく、外部のメモリへコンテ
キストをストアする場合は、オペランドアクセス部１２
０が外部のメモリをアクセスするため、データバッファ
２０２ヘコンテキストをストアする場合に比してより多
くのクロックサイクルを必要とする。

（１２）　ｒ本発明の他の実施例」 上記実施例ではモード切換えによりデータバノファをコ
ンテキストブロックを保持する制御空間となるランダム
アクセスメモリまたはデータキャッシュのいずれかとし
て動作させる例を述べたが、同様の方法でモード切換え
により１つのバッファメモリをコンテキストブロックを
保持する制御空間となるランダムアクセスメモリまたは
命令キャッシュのいずれかとして動作させる構成を採っ
てもよい。

また、バッファメモリがランダムアクセスメモリとして
動作する際はコンテキストブロックを保持する制御空間
として動作するのではなく、論理メモリ空間の一部とし
て動作させる構成を採って　０３ なお上記実施例では、バッファメモリ制御レジスタの内
蔵データバッファ制御フィールドでデータバッファを制
御空間のメモリとして動作させることを指定すると、デ
ータバッファはアドレスがたとえばＨ’　ＦＦＦＦＥＯ
ＯＯ〜Ｈ’　ＦＦＦＦＦＦＦＦである制御空間領域のラ
ンダムアクセスメモリとして動作するように構成されて
いる。この場合、データバッファは、オペランドアクセ
ス部に出力された制御空間のアドレスがアドレス領域の
範囲内であればそのアドレスに保持されているデータを
出力する。

このため、上記実施例では、物理的には１つのデータバ
ッファがデータキャッシュとして動作することも、特定
アドレス領域のランダムアクセスメモリとして動作する
ことも可能なため、データバッファが効率的に利用出来
る。従って、コンテキストスイッチング命令等ではコン
テキスト退避用のデータバッファの領域を特に高速なメ
モリ領域として利用することが可能になり、タスクスイ
ッチング時間の最大値を更に小さくすることができる。

　０４ 更に、上記実施例の如く、データバッファがデータ処理
装置本体と同一の集積回路上に内蔵されている構成を採
る場合は、データバッファに対するアクセス時間は集積
回路外のメモリに幻するそれに比して特に短いため、上
述の効果が特に大きい。

［発明の効果］ 以上に詳述した如く本発明のデータ処理装置は、オペラ
ンドアクセス部ヘアドレスを出力するアドレスレジスタ
と、オペランドアクセス部との間でデータを入出力する
汎用レジスタの２倍のバイト幅のデータレジスタとを備
え、レジスタファイルとデータレジスタ間は複数のバス
からなり２つのデータを同時に転送する転送経路を有し
、２つ以上のレジスタにメモリからデータをロードする
命令であるＬＤＣＴＸ命令を実行する場合、命令実行制
御部の制御により、オペランドアクセス部から２つのレ
ジスタにロードすべき２つのデータが連結されたデータ
がデータレジスタへ転送され、データレジスタの上位４
バイトと下位４バイトとが２つの転送経路をそれぞれ通
じて２つのレジスタに同時に転送される。このため、デ
ータが１つずつ転送される場合に比して２倍の転送速度
でレジスタの内容をメモリへ転送することが可能になる
ので、コンテキストをロードするしＤＣＴＸ命令の実行
が高速化されてクスクスイソチングに要する時間が短縮
される。

また、２つ以上のレジスタからメモリへデータをストア
する命令である５ＴＣＴＸ命令を実行する場合、命令実
行制御部の制御により、２つのレジスタの内容が２つの
転送経路からデータレジスタの上位４バイトと下位４バ
イトとに同時に転送され、データレジスタで２つのデー
タが連結され、この連結されたデータがオペランドアク
セス部へ１つのメモリアクセスとして転送される。これ
により、データが１つずつ転送される場合に比して２倍
の転送速度でレジスタの内容を転送することが可能にな
るので、コンテキストをストアする５ＴＣＴＸ命令の実
行が高速化されてクスクスイソチングに要する時間が短
縮される。

【図面の簡単な説明】

第１図は本発明のデータ処理装置のオペランドアクセス
部の一構成例を示すブロック図、第２図は本発明のデー
タ処理装置の整数演算部の部分的詳細構成を示すブロッ
ク図、 第３図は本発明のデータ処理装置のバッファメモリ制御
レジスタの構成を示す模式図、第４図は本発明のデータ
処理装置の全体のｔＪ！戒例を示すブロック図、 第５図は本発明のデータ処理装置のベイブライン処理ス
テージの説明のためのブロック図、第６図は本発明のデ
ータ処理装置を用いたデータ処理システムの構成例を示
すブロック図、第７図は本発明のデータ処理装置の人出
力信号ビンを示す模式図、 第８図は本発明のデータ処理装置のデータバッファの詳
細な構成例を示すブロック図、第９図乃至第１３図は本
発明のデータ処理装置の命令のフォーマットを示す模式
図、 第１４図乃至第２７図は本発明のデータ処理装置の０７ 命令中のアドレッシングモード指定部ノフォーマソトを
示す模式図、 第２８図は本発明のデータ処理装置のＢＡＴ（０：２）
信号の意味を表す表を示す図、 第２９図は本発明のデータ処理装置のバッファメモリの
パージ指定のためのパージ指定レジスタの構成を示す模
式図、 第３０図は本発明のデータ処理装置のコンテキストブロ
ックのフォーマットの一例を示す模式図、第３１図は本
発明のデータ処理装置のコンテキストブロンクフォーマ
ノトを指定するＣ５Ｗレジスタの構成を示す模式図、 第３２図は本発明のデータ処理装置のコンテキストロー
ド命令のビンドパクンを示す模式図、第３３図は本発明
のデータ処理装置のコンテキストストア命令のピントパ
タンを示す模式図、第３４図は本発明のデータ処理装置
により実行中のコンテキストブロックの先頭アドレスを
保持するＣＴＸＢＢレジスクの構成を示す模式図、第３
５図は本発明のデータ処理装置のユーザ用ア　０８ ドレス変換テーブルの先頭アドレスを保持するためのＵ
ＡＴＢレジスタの構成を示す模式図、第３６図は本発明
のデータ処理装置のＰＳＷ　（プロセッサ状態後）の構
成を示す模式図である。 １１２・・・命令デコード部　１１３・・・第１マイク
ロＲＯＭ部　１１４第２マイクロＲＯＭ部　１１７・・
・整数演算部１１８・・・浮動小数点演算部　１２０・
・・オペランドアクセス部２０２・・・データバッファ
　２１１・・・ＡＡレジスタ２１３・・・汎用レジスタ
ファイル２１６・・・ＤＤレジスタ　２１４・・・専用
レジスタ・作業レジスタファイル２２１・・・Ｓ１バス
　２２２・・・Ｓ２バスなお、各図中同一符号は同−又
は相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）命令をデコードする命令デコード部と、前記命令
   デコード部の出力に従って命令の 実行を制御する制御部と、 第１のレジスタとの間に第１のデータ転送 経路を、第２のレジスタとの間に第２のデータ転送経路
   をそれぞれ有するデータレジスタと、 前記データレジスタに接続されたメモリと、前記メモリ
   のアドレスを保持するアドレス レジスタと、 前記アドレスレジスタに保持されているア ドレス値を出力して前記メモリをアクセスし、データを
   前記データレジスタにフェッチするメモリアクセス部と を備え、 前記制御部は、 前記命令デコード部が２つ以上のレジス タに前記メモリからデータをロードする命 令をデコードした場合、前記メモリアクセ ス部に前記メモリをアクセスさせて第１の データと第２のデータとを連結したデータ を前記データレジスタにフェッチさせ、 前記第１のレジスタには前記第１のデー タ転送経路を、前記第の２レジスタには前 記第２のデータ転送経路をそれぞれ経由し て前記データレジスタから前記第１のデー タと前記第２のデータとを同時に転送すべ くなしてあることを特徴とするデータ処理 装置。
2. （２）命令をデコードする命令デコード部と、前記命令
   デコード部の出力に従って命令の 実行を制御する制御部と、 第１のレジスタとの間に第１のデータ転送 経路をもち、第２のレジスタとの間に第２のデータ転送
   経路をもつデータレジスタと、 前記データレジスタに接続されたメモリと、前記メモリ
   のアドレスを保持するアドレス レジスタと、 前記アドレスレジスタに保持したアドレス 値を出力して前記メモリをアクセスし、前記データレジ
   スタの内容を前記メモリに転送するメモリアクセス部と を備え、 前記制御部は、 前記命令デコード部が２つ以上のレジス タからデータを前記メモリにストアする命 令をデコードした場合、前記第１のデータ 転送経路と前記第２のデータ転送経路とを 経由して第１のデータと第２のデータとを 前記第１のレジスタと前記第２のレジスタ から前記データレジスタへそれぞれ同時に 転送し、 前記データレジスタに前記第１のデータ と前記第２のデータとを連結させ、前記メ モリアクセス部に前記メモリをアクセスさ せて前記連結されたデータを前記データレ ジスタから前記メモリにストアさせるべく なしてあることを特徴とするデータ処理装 置。 命令をデコードする命令デコード部と、 前記命令デコード部の出力に従って命令の 実行を制御する制御部と、 第１のレジスタとの間に第１のデータ転送 経路を、第２のレジスタとの間に第２のデータ転送経路
   をそれぞれ有するデータレジスタと、 前記データレジスタに接続されたメモリと、前記メモリ
   のアドレスを保持するアドレス レジスタと、 前記アドレスレジスタに保持されているア ドレス値を出力して前記メモリをアクセスし、データを
   前記データレジスタにフェッチするメモリアクセス部と を備え、 前記制御部は、 前記命令デコード部が２つ以上のレジス タに前記メモリからデータをロードする命 令をデコードした場合、前記メモリアクセ ス部に前記メモリをアクセスさせて第１の データと第２のデータとを連結したデータ を前記データレジスタにフェッチさせ、 前記第１のレジスタには前記第１のデー タ転送経路を、前記第の２レジスタには前 記第２のデータ転送経路をそれぞれ経由し て前記データレジスタから前記第１のデー タと前記第２のデータとを同時に転送し、 前記命令デコード部が２つ以上のレジス タからデータを前記メモリにストアする命 令をデコードした場合、前記第１のデータ 転送経路と前記第２のデータ転送経路とを 経由して第１のデータと第２のデータとを 前記第１のレジスタと前記第２のレジスタ から前記データレジスタへそれぞれ同時に 転送し、 前記データレジスタに前記第１のデータ と前記第２のデータとを連結させ、前記メ モリアクセス部に前記メモリをアクセスさ せて前記連結されたデータを前記データレ ジスタから前記メモリにストアさせるべく なしてあることを特徴とするデータ処理装 置。