JPS60138640A - レジスタフアイル書込み方式 - Google Patents
レジスタフアイル書込み方式Info
- Publication number
- JPS60138640A JPS60138640A JP58246266A JP24626683A JPS60138640A JP S60138640 A JPS60138640 A JP S60138640A JP 58246266 A JP58246266 A JP 58246266A JP 24626683 A JP24626683 A JP 24626683A JP S60138640 A JPS60138640 A JP S60138640A
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- Japan
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- register file
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はデータ処理装置の演算部における汎用レジスタ
の書込み方丈に関し、特に連続したレジスタファイルに
データを書込む方式に関する。
の書込み方丈に関し、特に連続したレジスタファイルに
データを書込む方式に関する。
（従来技術）
第１図はレジスタファイル１と、アキュームレータ２と
、ＡＬＵ３とから成るデータ処理装置の演算部の主要な
構成を示す図である。第１図に示すような従来方丈によ
る構成では、レジスタファイル１への書込み幅とＡＬＵ
Ｍの演算幅とは同等であるか、あるいはＡＬＵろの演算
幅の方が小さいものが多かった。また、演算幅が広い場
合の書込み方法としては、第２図に示すように汎用レジ
スタ１１．１２の内部バスの側にラッチレジスタ１６を
置き、ランチレジスタ１６に１回書込んでからレジスタ
ファイル１０の上位ビットにセットし、さらにレジスタ
番号を変化させてレジスタファイル１０の下位ビットに
セントするという二重の手間をかけていた。さらに別の
方式においては、倍長で使用できるレジスタ１６の組合
せを限定し、第３図に示すようにＲｚｎ 、Ｒｚｎ−１
−１（ｎ ：正整数）の組合せのみが得られるようにし
ておいて、書込み時の操作が省略できるように構成して
いた。
、ＡＬＵ３とから成るデータ処理装置の演算部の主要な
構成を示す図である。第１図に示すような従来方丈によ
る構成では、レジスタファイル１への書込み幅とＡＬＵ
Ｍの演算幅とは同等であるか、あるいはＡＬＵろの演算
幅の方が小さいものが多かった。また、演算幅が広い場
合の書込み方法としては、第２図に示すように汎用レジ
スタ１１．１２の内部バスの側にラッチレジスタ１６を
置き、ランチレジスタ１６に１回書込んでからレジスタ
ファイル１０の上位ビットにセットし、さらにレジスタ
番号を変化させてレジスタファイル１０の下位ビットに
セントするという二重の手間をかけていた。さらに別の
方式においては、倍長で使用できるレジスタ１６の組合
せを限定し、第３図に示すようにＲｚｎ 、Ｒｚｎ−１
−１（ｎ ：正整数）の組合せのみが得られるようにし
ておいて、書込み時の操作が省略できるように構成して
いた。
しかし、この方酋では処理に使用されるレジスタが限定
されるため性能が十分ではなかった。
されるため性能が十分ではなかった。
上記のような従来方式の書込み方丈では、いずれも書込
みのステップが繁雑であシ、処理に手数がかかったり、
あるいけ処理範囲が限定されるという欠点があった。
みのステップが繁雑であシ、処理に手数がかかったり、
あるいけ処理範囲が限定されるという欠点があった。
（発明の目的）
本発明の目的は、レジスタ番号２Ｎ（Ｎ＝０゜１．２．
・・ｌＩ）のレジスタから成るレジスタファイルと、レ
ジスタ番号２Ｎ＋１ （Ｎ＝ｏ 、 １ 。
・・ｌＩ）のレジスタから成るレジスタファイルと、レ
ジスタ番号２Ｎ＋１ （Ｎ＝ｏ 、 １ 。
２ 、 ｌＩ ｍψ）のレジスタから成るレジスタファ
イルとのほかに、ζらにアドレスを修飾するための加算
器と定数を発生させるための定数発生器と。
イルとのほかに、ζらにアドレスを修飾するための加算
器と定数を発生させるための定数発生器と。
書込むべきデータを宛先のレジスタに接続するだめのセ
レクタとを具備し、レジスタファイルへの一回の書込み
動作で倍長のデータが書込めるようにして上記欠点を除
去し、レジスタファイルの使用の融通性を増加させるよ
うに構成して実現したレジスタファイル書込み方式を提
供することにある。
レクタとを具備し、レジスタファイルへの一回の書込み
動作で倍長のデータが書込めるようにして上記欠点を除
去し、レジスタファイルの使用の融通性を増加させるよ
うに構成して実現したレジスタファイル書込み方式を提
供することにある。
（発明の構成）
本発明によるし、ンズタファイル書込み方式は、第１お
よび第２のレジスタファイルと、加算器と。
よび第２のレジスタファイルと、加算器と。
定数発生器と、セレクタとを備えたものでおる。
第１のレジスタは偶数レジスタ番号のレジスタから成る
ものであり、第２のレジスタは奇数レジスタ番号のレジ
スタから成るものである。加算器は、レジスタのアドレ
スを修飾するためのものである。定数発生器は、定数を
発生させるだめのものである。セレクタは、書込むべき
データを宛先のレジスタにデータ線を接続するためのも
のである。
ものであり、第２のレジスタは奇数レジスタ番号のレジ
スタから成るものである。加算器は、レジスタのアドレ
スを修飾するためのものである。定数発生器は、定数を
発生させるだめのものである。セレクタは、書込むべき
データを宛先のレジスタにデータ線を接続するためのも
のである。
本発明においては、上記忙おいて偶数レジスタ番号、な
らびに奇数レジスタ番号のレジスタから成る第１および
第２のレジスタファイルへの一回の書込み動作により、
倍長のデータが書込めるように構成して実現したもので
ある。
らびに奇数レジスタ番号のレジスタから成る第１および
第２のレジスタファイルへの一回の書込み動作により、
倍長のデータが書込めるように構成して実現したもので
ある。
（実施例）
次に、本発明に関し図面を参照して詳細に説明する。
第４図は、本発明によるレジスタファイル書込み方式を
実現するレジスタファイル装置の一実施例を示すブロツ
ク図である。第４図において、３０はレジスタ番号２Ｎ
（Ｎ＝０．１，２．−−−）ルシスタ群が収容されてい
るレジスタファイル、ろ１はレジスタ番号２Ｎ＋１ （
Ｎ＝０ 、１ 、２ 。
実現するレジスタファイル装置の一実施例を示すブロツ
ク図である。第４図において、３０はレジスタ番号２Ｎ
（Ｎ＝０．１，２．−−−）ルシスタ群が収容されてい
るレジスタファイル、ろ１はレジスタ番号２Ｎ＋１ （
Ｎ＝０ 、１ 、２ 。
・・・）のレジスタ群が収容されているレジスタファイ
ル、１０は書込みデータを一時記憶するためのランチ、
２０．２１はそれぞれ書込みデータを膝当するレジスタ
ファイルへ送出するための第１および第２のセレクタ、
４ｏはレジスタファイルに含まれているレジスタを指定
するアドレスを修飾するための加算器、４１はアドレス
を修飾するだめの定数発生器である。
ル、１０は書込みデータを一時記憶するためのランチ、
２０．２１はそれぞれ書込みデータを膝当するレジスタ
ファイルへ送出するための第１および第２のセレクタ、
４ｏはレジスタファイルに含まれているレジスタを指定
するアドレスを修飾するための加算器、４１はアドレス
を修飾するだめの定数発生器である。
まず、レジスタ番号が２Ｎ（Ｎ＝ｏ 、 １，２ 。
＠Ｑ・）の場合について説明する。ことで、データを書
込むべきレジスタは２Ｎおよび２Ｎ＋１であるとする。
込むべきレジスタは２Ｎおよび２Ｎ＋１であるとする。
アドレス（２Ｎ÷２）がレジスタ選択信号線５１を介し
、レジスタファイル６１に対して与えられ、レジスタ２
Ｎ＋１が指定されている。２Ｎと定数発生器４１がらの
定数にとが加算され、得られた結果を２で割った値がレ
ジスタファイル３０のアドレスとしてレジスタ選択信号
線５０に与えられている。この場合に＝１であるので（
２Ｎ＋１）÷２＝Ｎ（余りｌ）となシ、レジスタ２Ｎが
選択される。第１および第２のセレクタ２０゜２１によ
りそのＡ側のデータが選択され、それぞれ上位側ビット
がレジスタ２Ｎへ送出され、下位側ビットがレジスタ２
Ｎ＋１へ送出される。第１および第２のセレクタ２０．
２１の選択信号線５２にはアドレス２Ｎの最下位ビット
が与えられている。これらのセレクタ２０．２１は信号
の論理値が０のときにＡ側を選択するようＫＣｌＩ４成
されている。
、レジスタファイル６１に対して与えられ、レジスタ２
Ｎ＋１が指定されている。２Ｎと定数発生器４１がらの
定数にとが加算され、得られた結果を２で割った値がレ
ジスタファイル３０のアドレスとしてレジスタ選択信号
線５０に与えられている。この場合に＝１であるので（
２Ｎ＋１）÷２＝Ｎ（余りｌ）となシ、レジスタ２Ｎが
選択される。第１および第２のセレクタ２０゜２１によ
りそのＡ側のデータが選択され、それぞれ上位側ビット
がレジスタ２Ｎへ送出され、下位側ビットがレジスタ２
Ｎ＋１へ送出される。第１および第２のセレクタ２０．
２１の選択信号線５２にはアドレス２Ｎの最下位ビット
が与えられている。これらのセレクタ２０．２１は信号
の論理値が０のときにＡ側を選択するようＫＣｌＩ４成
されている。
次に、データを書込むべきレジスタ番号が２Ｎ＋１．２
Ｎ＋２の場合について説明する。
Ｎ＋２の場合について説明する。
上に説明したものと同様に、アドレス（２Ｎ＋１）÷２
−Ｎがレジスタファイル６１に対して与えられ、レジス
タ２Ｎ＋１が選択さレテいる。一方、レジスタファイル
６ｏの内容には定数に＝ｘ：６Ｅ レジ２タフアイル３
ｏの内容に刀ｎ算され、その値を２で割った値がレジス
タアドレスとして与えられている。この場合、アドレス
は（（２Ｎ＋１）＋１）÷２＝Ｎ＋１となり、レジスタ
２Ｎ＋２が選択される。そこで、第１および第２のセレ
クタ２０．２１のＢ側のデータが選択され、それぞれデ
ータの上位側ビットがレジスタ２Ｎ＋１へ送出され、下
位側ビットがレジスタ２Ｎ＋２へ送出される。ここで、
第２のセレクタ６１の選択信号線５１には、アドレス２
Ｎ＋１の最下位ビットが与えられている。これらのセレ
クタ２０．２１は、信号の論理値が１のときにＢ側を選
択するように構成されている。
−Ｎがレジスタファイル６１に対して与えられ、レジス
タ２Ｎ＋１が選択さレテいる。一方、レジスタファイル
６ｏの内容には定数に＝ｘ：６Ｅ レジ２タフアイル３
ｏの内容に刀ｎ算され、その値を２で割った値がレジス
タアドレスとして与えられている。この場合、アドレス
は（（２Ｎ＋１）＋１）÷２＝Ｎ＋１となり、レジスタ
２Ｎ＋２が選択される。そこで、第１および第２のセレ
クタ２０．２１のＢ側のデータが選択され、それぞれデ
ータの上位側ビットがレジスタ２Ｎ＋１へ送出され、下
位側ビットがレジスタ２Ｎ＋２へ送出される。ここで、
第２のセレクタ６１の選択信号線５１には、アドレス２
Ｎ＋１の最下位ビットが与えられている。これらのセレ
クタ２０．２１は、信号の論理値が１のときにＢ側を選
択するように構成されている。
以上の説明では書込み信号に関しては説明してないが、
データがそろった時点で回路素子により決定される時間
の後に書込み信号を送出すればよいと解釈すべきである
。
データがそろった時点で回路素子により決定される時間
の後に書込み信号を送出すればよいと解釈すべきである
。
以上説明したように、レジスタファイルを二組に分け、
片側のレジスタ選択信号は加算器を通すことにより、ｎ
、ｎ−１−１（ｎ：正整数）の連続したレジスタデータ
を書込めるようにレジスタファイルが構成でき、システ
ムの効率を向上することが可能となる。
片側のレジスタ選択信号は加算器を通すことにより、ｎ
、ｎ−１−１（ｎ：正整数）の連続したレジスタデータ
を書込めるようにレジスタファイルが構成でき、システ
ムの効率を向上することが可能となる。
この書込み方丈はレジスタの幅とデータバスの幅との比
が２の場合に関して実現されたが、２゜のものに関して
も容易に拡張できることは明らかである。例えば、上記
の比が４の場合には、レジスタファイルの組を４ｎ 、
４ｎ＋１．４ｎ＋２ ＋４ｎ＋３の四組に分け、Ｋｅそ
れぞれ３，２，１゜０として演算した結果を４で割り、
得られた商の値をレジスタ指定番号とし、４人力のセレ
クタを使用シ、レジスタアドレスの下位２ピツ）’ｌｉ
＝参照して選択するように回路全構成すればよい。上記
の演算において２ｎで割るという操作は、選択信号の下
位ｎビットを無視することにより容易に行うことができ
る。
が２の場合に関して実現されたが、２゜のものに関して
も容易に拡張できることは明らかである。例えば、上記
の比が４の場合には、レジスタファイルの組を４ｎ 、
４ｎ＋１．４ｎ＋２ ＋４ｎ＋３の四組に分け、Ｋｅそ
れぞれ３，２，１゜０として演算した結果を４で割り、
得られた商の値をレジスタ指定番号とし、４人力のセレ
クタを使用シ、レジスタアドレスの下位２ピツ）’ｌｉ
＝参照して選択するように回路全構成すればよい。上記
の演算において２ｎで割るという操作は、選択信号の下
位ｎビットを無視することにより容易に行うことができ
る。
（発明の効果）
本発明は以上説明したように、レジスタ番号２Ｎ（Ｎ＝
０．１，２．・・・）のレジスタから成るレジスタファ
イルと、レジスタ番号２Ｎ＋１（Ｎ＝０ 、１ 、２
、・・・）のレジスタから成るレジスタファイルとを備
え、さらにアドレスを修飾するための加算器と定数を発
生させるための定数発生器と、書込むべきデータを宛先
のレジスタに接続するためのセレクタとから成シ、レジ
スタファイルへの一回の書、込み動作で倍長のデータが
書込めるように構成することにより、レジスタファイル
を分割し、レジスタアドレスを修飾するための加算器と
書込みデータを該当するレジスタに送出するためのセレ
クタとを利用できるので、−回の書込み操作で容易に倍
長のデータを書込めるという効果がある。
０．１，２．・・・）のレジスタから成るレジスタファ
イルと、レジスタ番号２Ｎ＋１（Ｎ＝０ 、１ 、２
、・・・）のレジスタから成るレジスタファイルとを備
え、さらにアドレスを修飾するための加算器と定数を発
生させるための定数発生器と、書込むべきデータを宛先
のレジスタに接続するためのセレクタとから成シ、レジ
スタファイルへの一回の書、込み動作で倍長のデータが
書込めるように構成することにより、レジスタファイル
を分割し、レジスタアドレスを修飾するための加算器と
書込みデータを該当するレジスタに送出するためのセレ
クタとを利用できるので、−回の書込み操作で容易に倍
長のデータを書込めるという効果がある。
第１図は、データ処理装置の演算部の主要な構成を示す
ブロック図である。 卯、２図は、従来のレジスタファイルの書込みを示す概
念図である。 第３図は、固定化された倍数を有する倍長データの書込
みを示す概念図である。 第４図は、本発明によるレジスタファイル書込み方式を
実現するためのデータ処理装置の一実施例を示すブロッ
ク図である。 １．１０〜１ろ、１６，３０．３１・・・・Φ・・幸レ
ジスタ ２−・・・・アキュームレータ ６拳・・・・ＡＬＵ ２０．２１−−”セレクタ ４０１１・・・加算器 ４１・・・・定数発生器 特許出願人 日本電気株式会社 代理人 弁理士 井 ノ ロ 壽 ォ１図 ２′２図 ：＜□ ３ ｒ和 才４図
ブロック図である。 卯、２図は、従来のレジスタファイルの書込みを示す概
念図である。 第３図は、固定化された倍数を有する倍長データの書込
みを示す概念図である。 第４図は、本発明によるレジスタファイル書込み方式を
実現するためのデータ処理装置の一実施例を示すブロッ
ク図である。 １．１０〜１ろ、１６，３０．３１・・・・Φ・・幸レ
ジスタ ２−・・・・アキュームレータ ６拳・・・・ＡＬＵ ２０．２１−−”セレクタ ４０１１・・・加算器 ４１・・・・定数発生器 特許出願人 日本電気株式会社 代理人 弁理士 井 ノ ロ 壽 ォ１図 ２′２図 ：＜□ ３ ｒ和 才４図
Claims (1)
- 偶数レジスタ番号のレジスタから成る第１のレジスタフ
ァイルと、奇数レジスタ番号のレジスタから成る第２の
レジスタファイルと、前記レジスタのアドレスを修飾す
るための加算器と、定数を発生させるための定数発生器
と、書込むべきデータを宛先のレジスタに送出するため
のセレクタとを具備し、前記偶数レジスタ番号ならびに
前記奇数レジスタ番号のレジスタから成る前記第１およ
び第２のレジスタファイルへの一回の書込み動作により
倍長のデータが書込めるように構成して実現したことを
特徴とするレジスタファイル書込み方丈。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58246266A JPS60138640A (ja) | 1983-12-27 | 1983-12-27 | レジスタフアイル書込み方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58246266A JPS60138640A (ja) | 1983-12-27 | 1983-12-27 | レジスタフアイル書込み方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60138640A true JPS60138640A (ja) | 1985-07-23 |
Family
ID=17145963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58246266A Pending JPS60138640A (ja) | 1983-12-27 | 1983-12-27 | レジスタフアイル書込み方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60138640A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62214480A (ja) * | 1986-03-15 | 1987-09-21 | Fujitsu Ltd | 画像演算処理回路 |
| JPH01228019A (ja) * | 1988-03-08 | 1989-09-12 | Fujitsu Ltd | データ処理装置 |
| JPH03186928A (ja) * | 1989-12-16 | 1991-08-14 | Mitsubishi Electric Corp | データ処理装置 |
| US5901301A (en) * | 1996-02-07 | 1999-05-04 | Mitsubishi Denki Kabushiki Kaisha | Data processor and method of processing data |
| US6757809B1 (en) | 1989-12-16 | 2004-06-29 | Renesas Technology Corp. | Data processor having 2n bits width data bus for context switching functions |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5344130A (en) * | 1976-10-05 | 1978-04-20 | Toshiba Corp | Floating access memory device |
| JPS5487130A (en) * | 1977-12-23 | 1979-07-11 | Fujitsu Ltd | Conventional register access system |
-
1983
- 1983-12-27 JP JP58246266A patent/JPS60138640A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5344130A (en) * | 1976-10-05 | 1978-04-20 | Toshiba Corp | Floating access memory device |
| JPS5487130A (en) * | 1977-12-23 | 1979-07-11 | Fujitsu Ltd | Conventional register access system |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62214480A (ja) * | 1986-03-15 | 1987-09-21 | Fujitsu Ltd | 画像演算処理回路 |
| JPH01228019A (ja) * | 1988-03-08 | 1989-09-12 | Fujitsu Ltd | データ処理装置 |
| JPH03186928A (ja) * | 1989-12-16 | 1991-08-14 | Mitsubishi Electric Corp | データ処理装置 |
| US6757809B1 (en) | 1989-12-16 | 2004-06-29 | Renesas Technology Corp. | Data processor having 2n bits width data bus for context switching functions |
| US5901301A (en) * | 1996-02-07 | 1999-05-04 | Mitsubishi Denki Kabushiki Kaisha | Data processor and method of processing data |
| USRE38679E1 (en) * | 1996-02-07 | 2004-12-28 | Mitsubishi Denki Kabushiki Kaisha | Data processor and method of processing data |
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