JPH0289132A - 論理アドレス生成方式 - Google Patents
論理アドレス生成方式Info
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- JPH0289132A JPH0289132A JP63238861A JP23886188A JPH0289132A JP H0289132 A JPH0289132 A JP H0289132A JP 63238861 A JP63238861 A JP 63238861A JP 23886188 A JP23886188 A JP 23886188A JP H0289132 A JPH0289132 A JP H0289132A
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- JP
- Japan
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- 238000000034 method Methods 0.000 claims description 11
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 6
- 238000006073 displacement reaction Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000015654 memory Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000010365 information processing Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/34—Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes
- G06F9/355—Indexed addressing
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は情報処理装置の論理アドレス生成方式に関す
る。
る。
近年、汎用コンピュータの利用分野の著しい拡大と共に
処理対象データ量も増加の一途をたどっており、これに
伴なってコンピュータの記憶を間である論理空間も拡張
される傾向にある。そして、この論理空間の拡張の方法
としてペースアドレスやアドレスインデックスを貯蔵す
るソフトウェア可視レジスタであるペースレジスタ（Ｂ
Ｒ）、インデツクスレジスタ（ＩＸＲ）を従来（シング
ルワード）の倍長（ダブルワード）に拡大する方法がと
られる。
処理対象データ量も増加の一途をたどっており、これに
伴なってコンピュータの記憶を間である論理空間も拡張
される傾向にある。そして、この論理空間の拡張の方法
としてペースアドレスやアドレスインデックスを貯蔵す
るソフトウェア可視レジスタであるペースレジスタ（Ｂ
Ｒ）、インデツクスレジスタ（ＩＸＲ）を従来（シング
ルワード）の倍長（ダブルワード）に拡大する方法がと
られる。
上述した従来の論理アドレス生成方法は、演算回路およ
びキャリルックアヘッド、入力データセレクタなどの周
辺回路もダブルワードに対応させる心安があり、ハード
ウェア量の増大を招く０と９わけ、アドレス演算回路の
ビットａを倍長すると、回路の遅延時間も単純には階に
な）、これをキャリルックアヘッドなどの高速化手法で
尚連化してもシングルワードの場合と同一の基本クロッ
ク周期で動作させることは困難な欠点がある。
びキャリルックアヘッド、入力データセレクタなどの周
辺回路もダブルワードに対応させる心安があり、ハード
ウェア量の増大を招く０と９わけ、アドレス演算回路の
ビットａを倍長すると、回路の遅延時間も単純には階に
な）、これをキャリルックアヘッドなどの高速化手法で
尚連化してもシングルワードの場合と同一の基本クロッ
ク周期で動作させることは困難な欠点がある。
この発明に係る論理アドレス生成方式は、制御回路の第
１の制御信号によって第１の迫択手段を選択し、ソフト
ウェア可視レジスタの上位ワードを論理アドレスの上位
ワードとして論理アドレスレジスタの上位部に格納し、
また、制御回路の第２の制御信号によって第１の選択手
段および第２の選択手段を選択し、ソフトウェア可視レ
ジスタの上位ワードおよびフリップフロップに保持され
たキャリを加算手段によυ加算し、その加算結果を論理
アドレスの上位部に格納するようにしたものである。
１の制御信号によって第１の迫択手段を選択し、ソフト
ウェア可視レジスタの上位ワードを論理アドレスの上位
ワードとして論理アドレスレジスタの上位部に格納し、
また、制御回路の第２の制御信号によって第１の選択手
段および第２の選択手段を選択し、ソフトウェア可視レ
ジスタの上位ワードおよびフリップフロップに保持され
たキャリを加算手段によυ加算し、その加算結果を論理
アドレスの上位部に格納するようにしたものである。
この発明はシングルワードの加算のみで計算が終了スる
メジャケースを１マシンサイクルで動作させ、ダブルワ
ードの加算が必要なマイナケースを２マシンサイクルで
動作させることができるＯ〔実施例〕 第１図はこの発明に係る論理アドレス生成方式の一実施
例を示すブロック図である。同図において、１は上位ワ
ード（ＢＲＨ）１ａと下位ワード（ＢＲＬ）１ ｂから
なるペースレジスタ（ＢＲ）、２は上位ワード（ＩＸＲ
Ｈ）２ａと下位ワード（ＩＸＲＬ）２ｂからなるインデ
ックスレジスタ（ＩＸＲ）、３ａ。
メジャケースを１マシンサイクルで動作させ、ダブルワ
ードの加算が必要なマイナケースを２マシンサイクルで
動作させることができるＯ〔実施例〕 第１図はこの発明に係る論理アドレス生成方式の一実施
例を示すブロック図である。同図において、１は上位ワ
ード（ＢＲＨ）１ａと下位ワード（ＢＲＬ）１ ｂから
なるペースレジスタ（ＢＲ）、２は上位ワード（ＩＸＲ
Ｈ）２ａと下位ワード（ＩＸＲＬ）２ｂからなるインデ
ックスレジスタ（ＩＸＲ）、３ａ。
３ｂおよび３Ｃは選択回路、 ４はその詳細を第２図に
示すように命令コード４ａ 、ペースレジスタ（ＢＲ）
１０番地指定フィールド４ｂ、インデックスレジスタ（
ＩＸＲ）２の番地指定フィールド４Ｃおよびオフセット
（変位）指定フィールド４ｄを偏見たプログラムバッフ
ァ、５は選択回路３ａ〜３Ｃの出力を加算する３人力加
算器、６はキャリ保持用のフリップフロップ６ａを備え
、制御信号群６ｂを出力する制御信号生成部、１は選択
回路、８は論理アドレスの上位ワード（ｔ、Ａｎ）８ａ
と下位ワード（ＬＡＬ）８ｂを備えた論理アドレスレジ
スタ（ＬＡ）、９は１６号線である。
示すように命令コード４ａ 、ペースレジスタ（ＢＲ）
１０番地指定フィールド４ｂ、インデックスレジスタ（
ＩＸＲ）２の番地指定フィールド４Ｃおよびオフセット
（変位）指定フィールド４ｄを偏見たプログラムバッフ
ァ、５は選択回路３ａ〜３Ｃの出力を加算する３人力加
算器、６はキャリ保持用のフリップフロップ６ａを備え
、制御信号群６ｂを出力する制御信号生成部、１は選択
回路、８は論理アドレスの上位ワード（ｔ、Ａｎ）８ａ
と下位ワード（ＬＡＬ）８ｂを備えた論理アドレスレジ
スタ（ＬＡ）、９は１６号線である。
なお、前記プログラムバッファ４は実行すべき機械命令
を主記憶（図示せず）から杭用して一時的に格納するバ
ッファであり、ここに格納される情報の形式は命令コー
ド４ａのみ共通で他のフィールド４ｂ〜４ｄはこの命令
コード４ａによって一義的に定まる形式をとる。したが
って、図示せぬ主記憶上の論理アドレスの指定を必要と
する命令の場合には前記したようにペースレジスタ（Ｂ
Ｒ）１０番地フィールド４ｂ 、インデックスレジスタ
（ＩＸＲ）２の番地フィールド４ｃ、オフセット（変位
）指定フィールド４ｄから構成するアドレスシラブルが
存在する０ 次に、上記構成に係る論理アドレス生成方式の動作につ
いて、第２図に示す実効アドレス展開（論理アドレス生
成）の仕組および第３図に示す十１１作フローを参照し
て説明する０まず、プログラムバッファ４のペースレジ
スタ（ＢＲ）１０査地指定フイールド４ｂ 、インデッ
クスレジスタ（ＩＸＲ）２の着地指定フィールド４Ｃお
よびオフセット（変位）指定フィールド４ｄの３つのフ
ィールドから構成すれるアドレスシラブルから実効アド
レス（論理空間の論理アドレス）の計算を開始すると、
制御信号生成部６が動作して、制御信号ｍ６ｂを出力す
る。この制御信号＃６ｂによυ選択回路３ａ、３ｂおよ
び３Ｃが選択される。このため、ペースレジスタ（ＢＲ
）１の下位ワード（ＢＲＬ）１ｂｌインデツクスレジス
タ（ＩＸＲ）２の下位ワード（ＩＸＲＬ） ２ｂ、プロ
グラムバッファ４のオフセット指定フィールド４ｄのデ
ータはそれぞれ選択回路３ａ、３ｂおよび３Ｃを介して
３人力加算器５に入力する。そして、ステップＳ、にお
いて、この３人力加算器５は第２図に示すように、ＢＲ
Ｌ＋ＩＸＲＬ＋オフセットを計算して、その結果を論理
アドレス（ＬＡ）８の下位ワード８ｂにセットする一方
、その計算結果のキャリを制御信号生成部６のフリップ
フロップ６ａにセットする。これと並行して制４６号生
成部６は信号線９を介して入力するインデックスレジス
タ（ＩＸＲ）２の上位ワード（ＩＸＲＨ） ２ａの値を
チエツクする０ このとき、オフセットのビット幅はベ
ースレジスタ（ＢＲ）１およびインデックスレジスタ（
ＩＸＲ）２よりも短かいので、第２図に示すように右詰
めにして、上位桁は「０」で埋められる。このとき、６
語の加算を示す部分ではシングルワードの場合はｒＡＪ
の領域が用いられ、ダブルワードの場合はｒＢＪの領域
が用いられる。ここで、ステップＳ、において、インデ
ックスレジスタ（ＩＸＲ）２の上位ワード（ＩＸＲＨ）
２ａがすべてｒＯＪ（＝ａＡ！ＩＯ）でかつキャリがｒ
ＯＪの場合、およびステップＳ。
を主記憶（図示せず）から杭用して一時的に格納するバ
ッファであり、ここに格納される情報の形式は命令コー
ド４ａのみ共通で他のフィールド４ｂ〜４ｄはこの命令
コード４ａによって一義的に定まる形式をとる。したが
って、図示せぬ主記憶上の論理アドレスの指定を必要と
する命令の場合には前記したようにペースレジスタ（Ｂ
Ｒ）１０番地フィールド４ｂ 、インデックスレジスタ
（ＩＸＲ）２の番地フィールド４ｃ、オフセット（変位
）指定フィールド４ｄから構成するアドレスシラブルが
存在する０ 次に、上記構成に係る論理アドレス生成方式の動作につ
いて、第２図に示す実効アドレス展開（論理アドレス生
成）の仕組および第３図に示す十１１作フローを参照し
て説明する０まず、プログラムバッファ４のペースレジ
スタ（ＢＲ）１０査地指定フイールド４ｂ 、インデッ
クスレジスタ（ＩＸＲ）２の着地指定フィールド４Ｃお
よびオフセット（変位）指定フィールド４ｄの３つのフ
ィールドから構成すれるアドレスシラブルから実効アド
レス（論理空間の論理アドレス）の計算を開始すると、
制御信号生成部６が動作して、制御信号ｍ６ｂを出力す
る。この制御信号＃６ｂによυ選択回路３ａ、３ｂおよ
び３Ｃが選択される。このため、ペースレジスタ（ＢＲ
）１の下位ワード（ＢＲＬ）１ｂｌインデツクスレジス
タ（ＩＸＲ）２の下位ワード（ＩＸＲＬ） ２ｂ、プロ
グラムバッファ４のオフセット指定フィールド４ｄのデ
ータはそれぞれ選択回路３ａ、３ｂおよび３Ｃを介して
３人力加算器５に入力する。そして、ステップＳ、にお
いて、この３人力加算器５は第２図に示すように、ＢＲ
Ｌ＋ＩＸＲＬ＋オフセットを計算して、その結果を論理
アドレス（ＬＡ）８の下位ワード８ｂにセットする一方
、その計算結果のキャリを制御信号生成部６のフリップ
フロップ６ａにセットする。これと並行して制４６号生
成部６は信号線９を介して入力するインデックスレジス
タ（ＩＸＲ）２の上位ワード（ＩＸＲＨ） ２ａの値を
チエツクする０ このとき、オフセットのビット幅はベ
ースレジスタ（ＢＲ）１およびインデックスレジスタ（
ＩＸＲ）２よりも短かいので、第２図に示すように右詰
めにして、上位桁は「０」で埋められる。このとき、６
語の加算を示す部分ではシングルワードの場合はｒＡＪ
の領域が用いられ、ダブルワードの場合はｒＢＪの領域
が用いられる。ここで、ステップＳ、において、インデ
ックスレジスタ（ＩＸＲ）２の上位ワード（ＩＸＲＨ）
２ａがすべてｒＯＪ（＝ａＡ！ＩＯ）でかつキャリがｒ
ＯＪの場合、およびステップＳ。
において、インデックスレジスタ（ＩＸＲ）２の上位ワ
ード（ＩＸＲＨ）２ａがすべてｒｌ Ｊ（＝ａｌｌ １
）でかつステップＳ４においてキャリが「１」の場合、
ステップＳｓ において、上位ワードの計算はベースレ
ジスタ（ＢＲ）１の上位ワード（ＢＲＨ） １ａ＋０と
なるので、この計算を実際に行なう必要がない。そして
、制御信号生成部６によって生成される制御信号群６ｂ
によシ選択回路Ｔが選択され、上記ベースレジスタ（Ｂ
Ｒ）１の上位ワード１ａのデータがこの選択回路７を介
して論理アドレスレジスタ（ＬＡ）８の上位ワード（Ｌ
ＡＨ）８ａに格納されると同時に前記３人力加ｑ器５の
出力（ＢＲＬ＋ＩＸＲＬ＋オフセットの計算結果）がこ
の論理アドレスレジスタ（ＬＡ）８の下位ワード（ＬＡ
Ｌ）８ｂに格納されてアドレス計算を１マシンサイクル
内で完了する。また、上記の条件に合致しない場合、上
位ワードの計算はＢＲＨ＋ＩＸＲＨ十下位ワードの計算
のキャリとなるので、ｌマシンサイクル内ではアドレス
計算は完了しない。この場合、制御信号生成部６で生成
される制御信号群６ｂによって第１マシンサイクルでは
３人力加算器５の出力（ＢＲＬ＋ＩＸＲＬ＋オフセット
の計算結果）をステップＳ、で論理アドレスレジスタ（
ＬＡ）の下位ワード（ＬＡＬ）８ｂに格納し、更にこの
計算結果のキャリを制御信号生成部６の７リツプ７０ツ
ブ６ａに格納する。そして、第２マシンサイクルでは同
様なｆｆｆ制御イｇ号群６ｂによって逆折回路３ａ、３
ｂおよび３Ｃが選択されるので、ベースレジスタ（ＢＲ
）１の上位？−ド（ＢＲＨ）［ａ、インデックスレジス
タ（ＩＸＲ：）２の上位ワード（ＩＸＲＨ）２ａおよび
、キャリを格納したフリップフロップ６ａの谷データは
それぞれ選択回路３ａ、３ｂおよび３Ｃを介して３人力
加算器５に入力する。このため、ステップＳ、において
、３人力加算器５はＢＲＨ＋ｌＸ１ＩＨ＋（下位ワード
の計−のキャリ）の計算結果を出力する。そして、制御
信号Ｎ６ｂによシ遣択回路７が選択されると、ステップ
Ｓｌｌにおいて、この３人力加算器５の計算結果の出力
信号はとの込択回路Ｔを介して論理アドレスレジスタ（
ＬＡ）の上位ワード（ＬＡＨ）８ａに格納されアドレス
計算を２マシンサイクルで完了する。このように、ダブ
ルワードの場合の上位ワードの加算はベースレジスタ（
ＢＲ）の上位ワード（ＢＲＨ）１ａとインデックレジス
タ（ＩＸＲ）２の上位ワード（ＩＸＲＨ） ２ａの要素
しかなく、シかもインデックス修飾がシングルワード（
３２ビツト＝４ギガバイト）境界を超えて行なわれない
限シ、加算の結果得られる論理アドレスレジスタ（ＬＡ
）１３の上位ワード（ＬＡＷ）８ａはベースレジスタ（
ＢＲ）の上位ワード（ＢＲＨ）１ａそのままで良いこと
になる。すなわち、実効アドレス展開の内、一番Ｎ度の
高いケースが下位ワードの加算のみで済むことになる。
ード（ＩＸＲＨ）２ａがすべてｒｌ Ｊ（＝ａｌｌ １
）でかつステップＳ４においてキャリが「１」の場合、
ステップＳｓ において、上位ワードの計算はベースレ
ジスタ（ＢＲ）１の上位ワード（ＢＲＨ） １ａ＋０と
なるので、この計算を実際に行なう必要がない。そして
、制御信号生成部６によって生成される制御信号群６ｂ
によシ選択回路Ｔが選択され、上記ベースレジスタ（Ｂ
Ｒ）１の上位ワード１ａのデータがこの選択回路７を介
して論理アドレスレジスタ（ＬＡ）８の上位ワード（Ｌ
ＡＨ）８ａに格納されると同時に前記３人力加ｑ器５の
出力（ＢＲＬ＋ＩＸＲＬ＋オフセットの計算結果）がこ
の論理アドレスレジスタ（ＬＡ）８の下位ワード（ＬＡ
Ｌ）８ｂに格納されてアドレス計算を１マシンサイクル
内で完了する。また、上記の条件に合致しない場合、上
位ワードの計算はＢＲＨ＋ＩＸＲＨ十下位ワードの計算
のキャリとなるので、ｌマシンサイクル内ではアドレス
計算は完了しない。この場合、制御信号生成部６で生成
される制御信号群６ｂによって第１マシンサイクルでは
３人力加算器５の出力（ＢＲＬ＋ＩＸＲＬ＋オフセット
の計算結果）をステップＳ、で論理アドレスレジスタ（
ＬＡ）の下位ワード（ＬＡＬ）８ｂに格納し、更にこの
計算結果のキャリを制御信号生成部６の７リツプ７０ツ
ブ６ａに格納する。そして、第２マシンサイクルでは同
様なｆｆｆ制御イｇ号群６ｂによって逆折回路３ａ、３
ｂおよび３Ｃが選択されるので、ベースレジスタ（ＢＲ
）１の上位？−ド（ＢＲＨ）［ａ、インデックスレジス
タ（ＩＸＲ：）２の上位ワード（ＩＸＲＨ）２ａおよび
、キャリを格納したフリップフロップ６ａの谷データは
それぞれ選択回路３ａ、３ｂおよび３Ｃを介して３人力
加算器５に入力する。このため、ステップＳ、において
、３人力加算器５はＢＲＨ＋ｌＸ１ＩＨ＋（下位ワード
の計−のキャリ）の計算結果を出力する。そして、制御
信号Ｎ６ｂによシ遣択回路７が選択されると、ステップ
Ｓｌｌにおいて、この３人力加算器５の計算結果の出力
信号はとの込択回路Ｔを介して論理アドレスレジスタ（
ＬＡ）の上位ワード（ＬＡＨ）８ａに格納されアドレス
計算を２マシンサイクルで完了する。このように、ダブ
ルワードの場合の上位ワードの加算はベースレジスタ（
ＢＲ）の上位ワード（ＢＲＨ）１ａとインデックレジス
タ（ＩＸＲ）２の上位ワード（ＩＸＲＨ） ２ａの要素
しかなく、シかもインデックス修飾がシングルワード（
３２ビツト＝４ギガバイト）境界を超えて行なわれない
限シ、加算の結果得られる論理アドレスレジスタ（ＬＡ
）１３の上位ワード（ＬＡＷ）８ａはベースレジスタ（
ＢＲ）の上位ワード（ＢＲＨ）１ａそのままで良いこと
になる。すなわち、実効アドレス展開の内、一番Ｎ度の
高いケースが下位ワードの加算のみで済むことになる。
なお、オフセット４ｄ又はフリップフロップ６ａを選択
する選択回路３Ｃの出力信号はオフセット４ｄ又はフリ
ップフロップ６ａを右詰めとし、上位を「０」で埋めて
等ビット長としたものである。
する選択回路３Ｃの出力信号はオフセット４ｄ又はフリ
ップフロップ６ａを右詰めとし、上位を「０」で埋めて
等ビット長としたものである。
また、ベースレジスタ（ＢＲ）１およびインデックスレ
ジスタ（ＩＸＲ）２はいずれも簡略化するために１ワー
ド方向が描かれていないが、プログラムバッファ（ＰＲ
）４のベースレジスタ（ＢＲ）の番地指定フィールド４
ｂ、インデックスレジスタ（ＩＸＲ）２０番番地指定フ
ィールド４Ｃ各々番地指定されたｌワード分のベースレ
ジスタ（ＢＲ）１ およびインデックスレジスタ（ＩＸ
Ｒ）２である。さらに、上述の説明ではベースレジスタ
（ＢＲ）１およびインデックスレジスタ（ＩＸＲ）２は
それぞれ等長の上位ワード（ＢＲＨ）１ａ、下位ワード
（ＢＲＬ ）１ｂおよび上位ワード（ＩＸＲＨ）２ａ、
下位ワード（ＩＸＲＬ）２ｂに分割していたが、これに
限定せず等分を要しないことはもちろんである。
ジスタ（ＩＸＲ）２はいずれも簡略化するために１ワー
ド方向が描かれていないが、プログラムバッファ（ＰＲ
）４のベースレジスタ（ＢＲ）の番地指定フィールド４
ｂ、インデックスレジスタ（ＩＸＲ）２０番番地指定フ
ィールド４Ｃ各々番地指定されたｌワード分のベースレ
ジスタ（ＢＲ）１ およびインデックスレジスタ（ＩＸ
Ｒ）２である。さらに、上述の説明ではベースレジスタ
（ＢＲ）１およびインデックスレジスタ（ＩＸＲ）２は
それぞれ等長の上位ワード（ＢＲＨ）１ａ、下位ワード
（ＢＲＬ ）１ｂおよび上位ワード（ＩＸＲＨ）２ａ、
下位ワード（ＩＸＲＬ）２ｂに分割していたが、これに
限定せず等分を要しないことはもちろんである。
以上詳細に説明したように、この発明に係る論理アドレ
ス生成方式によれば、倍語長（ダブルワード）に拡張し
たソフトウェア可視レジスタを使って論理アドレスを生
成する際に単語長（シングルワード）の演算回路と上位
語の演算の必要性を判定し、必要な制御信号群を生成す
る制御回路を有することによシ、シングルワードの加算
のみで計算が終了するメジャケースを１マシンサイクル
で動作させ、ダブルワードの加算が必要なマイナケース
を２マシンサイクルで動作させることにより、最小のハ
ードウェア量増加により、ダブルワードに拡張した論理
アドレスの生成を可能にする。
ス生成方式によれば、倍語長（ダブルワード）に拡張し
たソフトウェア可視レジスタを使って論理アドレスを生
成する際に単語長（シングルワード）の演算回路と上位
語の演算の必要性を判定し、必要な制御信号群を生成す
る制御回路を有することによシ、シングルワードの加算
のみで計算が終了するメジャケースを１マシンサイクル
で動作させ、ダブルワードの加算が必要なマイナケース
を２マシンサイクルで動作させることにより、最小のハ
ードウェア量増加により、ダブルワードに拡張した論理
アドレスの生成を可能にする。
しかも、回路遅延時間上も基本マシンサイクル幅を短縮
でき、装置全体の性能が向上するなどの効果がある。
でき、装置全体の性能が向上するなどの効果がある。
第１図はこの発明に係る論理アドレス生成方式の一実施
例を示すブロック図、第２図は第１図における実効アド
レス展開（論理アドレス生成）の仕組みを示す図、第３
図は第１図における１ｉｆｉＷ理アドレス生成の動作を
示すフローチャートである。 １・・・・ベースレジスタ（ＢＲ）、ｌａ・・・・上位
ワード（ＢＲＨ）、１ｂ・・・・下位ワード（ＢＲＬ）
、２・・・・インデックスレジスタ（ＩＸＲ）２９ ＠
＠ １１ ＠上位ワー１’（ＩＸＲＨ）、２ｂ−−−
−下位ワード（ＩＸＲＬ）、３ａ〜３Ｃ・・・・選択回
路、４・・・・プログラムバッファ、４ａ・・・・命令
コード、４ｂ・・・・ベースレジスタ（ＢＲ）１の番地
指定フィールド、４Ｃ・・・・インデックスレジスタ（
ＩＸＲ）２の番地指定フィールド、４ｄ・―・・オフセ
ット（変位）指定フィールド、５・・・・３人力加算器
、６・・・番制御信号生成部、６ａ・・＠−７リツプフ
ロツプ、７・・・・選択回路、８・・・・論理アドレス
レジスタ（ＬＡ）、８ａ・・・・上位ワード（ＬＡＨ）
、９ｂ。 ・・・下位ワード（ＬＡＬ）０
例を示すブロック図、第２図は第１図における実効アド
レス展開（論理アドレス生成）の仕組みを示す図、第３
図は第１図における１ｉｆｉＷ理アドレス生成の動作を
示すフローチャートである。 １・・・・ベースレジスタ（ＢＲ）、ｌａ・・・・上位
ワード（ＢＲＨ）、１ｂ・・・・下位ワード（ＢＲＬ）
、２・・・・インデックスレジスタ（ＩＸＲ）２９ ＠
＠ １１ ＠上位ワー１’（ＩＸＲＨ）、２ｂ−−−
−下位ワード（ＩＸＲＬ）、３ａ〜３Ｃ・・・・選択回
路、４・・・・プログラムバッファ、４ａ・・・・命令
コード、４ｂ・・・・ベースレジスタ（ＢＲ）１の番地
指定フィールド、４Ｃ・・・・インデックスレジスタ（
ＩＸＲ）２の番地指定フィールド、４ｄ・―・・オフセ
ット（変位）指定フィールド、５・・・・３人力加算器
、６・・・番制御信号生成部、６ａ・・＠−７リツプフ
ロツプ、７・・・・選択回路、８・・・・論理アドレス
レジスタ（ＬＡ）、８ａ・・・・上位ワード（ＬＡＨ）
、９ｂ。 ・・・下位ワード（ＬＡＬ）０
Claims (1)
- 生成される論理アドレスのビット幅より短かいビット幅
の加算手段と、複数のソフトウェア可視レジスタ手段と
、このソフトウェア可視レジスタ手段の異なる２ワード
をそれぞれ上位ワード／下位ワードに分割して加算手段
に出力する第１選択手段および第２選択手段と、ソフト
ウェア可視レジスタ手段の下位ワードを加算手段により
加算しその加算結果を論理アドレスの下位ワードとして
論理アドレスレジスタの下位部に格納する第３の手段と
、下位ワードの加算の結果生ずるキャリを保持する保持
手段と、下位ワードの加算の結果生じるキャリと第２選
択手段に対して供給されるソフトウェア可視レジスタ手
段の上位ワードとから上位ワードの加算の必要性を判定
する制御手段と、この制御手段の第１の制御信号によつ
てソフトウェア可視レジスタ手段の上位ワードを論理ア
ドレスの上位ワードとして論理アドレスレジスタ手段の
上位部に格納する第４の手段と、制御手段の第２の制御
信号によつてソフトウェア可視レジスタ手段の上位ワー
ドおよび保持手段に保持されたキャリを加算手段によつ
て加算し、その加算結果を論理アドレスの上位ワードと
して論理アドレスレジスタ手段の上位部に格納する第５
の手段とを備えたことを特徴とする論理アドレス生成方
式。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63238861A JPH0289132A (ja) | 1988-09-26 | 1988-09-26 | 論理アドレス生成方式 |
| US07/412,517 US5136699A (en) | 1988-09-26 | 1989-09-26 | Logical address generating device for an instruction specifying two words, each divided into two parts |
| FR898912582A FR2637098B1 (fr) | 1988-09-26 | 1989-09-26 | Dispositif generateur d'adresse logique pour une instruction specifiant deux mots, divises chacun en deux parties |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63238861A JPH0289132A (ja) | 1988-09-26 | 1988-09-26 | 論理アドレス生成方式 |
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Family
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Family Applications (1)
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| JP63238861A Pending JPH0289132A (ja) | 1988-09-26 | 1988-09-26 | 論理アドレス生成方式 |
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