JP2874221B2 - 演算制御回路 - Google Patents
演算制御回路Info
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- JP2874221B2 JP2874221B2 JP1276858A JP27685889A JP2874221B2 JP 2874221 B2 JP2874221 B2 JP 2874221B2 JP 1276858 A JP1276858 A JP 1276858A JP 27685889 A JP27685889 A JP 27685889A JP 2874221 B2 JP2874221 B2 JP 2874221B2
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- rectangular area
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、平面座標上の任意の矩形領域について与え
られた点が、その矩形領域に含まれるか否かの判別を行
ない、かつその領域に含まれる場合にその矩形領域内の
座標系に変換する演算制御回路に関する。
られた点が、その矩形領域に含まれるか否かの判別を行
ない、かつその領域に含まれる場合にその矩形領域内の
座標系に変換する演算制御回路に関する。
従来、この種の演算制御は、ソフトウェア的手段によ
り演算しており、その結果によって所要の制御データを
得るようになっていた。例えば、マルチウィンドウ表示
の演算制御などがこれに該当する。
り演算しており、その結果によって所要の制御データを
得るようになっていた。例えば、マルチウィンドウ表示
の演算制御などがこれに該当する。
上述した従来のソフトウェア的手段では、演算命令の
実行により、所要の制御データを得るので、対象とする
矩形領域の数が増加するに従って演算量も増加し、所定
時間内で所要の制御データを得ることが困難になってく
るという欠点がある。
実行により、所要の制御データを得るので、対象とする
矩形領域の数が増加するに従って演算量も増加し、所定
時間内で所要の制御データを得ることが困難になってく
るという欠点がある。
本発明の目的は、このような欠点を除き、ハードウェ
ア的演算手段により所要の制御データを得るようにし
て、所定時間内に制御ゲータが得られるようにした演算
制御回路を提供することにある。
ア的演算手段により所要の制御データを得るようにし
て、所定時間内に制御ゲータが得られるようにした演算
制御回路を提供することにある。
本発明の演算制御回路の構成は、二次元座標平面内の
任意の矩形領域の対角する２つの頂点の座標データを格
納する４個のデータ・レジスタからなるＮ組の領域指定
レジスタと、前記各矩形領域に対応して領域内データを
それぞれ格納するようにしたＮ個のメモリ・ブロック
と、前記Ｎ個のメモリ・ブロックの各々についてその所
在位置を指示するアドレス情報をそれぞれ格納するＮ組
のアドレス情報格納レジスタと、前記原座標平面内に与
えられた任意の点の座標データを保持する２個のラッチ
回路と、前記の各矩形領域指定レジスタの２つの頂点の
座標データと前記２個のラッチ回路の点座標データとか
ら、この点がその矩形領域に属するか否をそれぞれ判定
する領域判別信号、および、その矩形領域に属する場合
には、原点に最も近いその矩形領域の頂点を新たな原点
とした矩形領域内座標系により前記点の座標を変換して
矩形領域内座標データを生成し出力するＮ個の領域判別
回路と、これらＮ個の領域判別回路から出力される領域
判別信号を入力し、これら領域判別信号が同時にアクテ
ィブとなった時、これらの領域判別信号の間に優先順位
を設けて優先度の高い領域判別信号をアクティブにして
出力する優先順位決定回路と、前記Ｎ個の領域判別回路
の座標データ出力の中から前記優先順位決定回路により
アクティブとなった領域判別信号に対応する矩形領域の
座標データをアクティブ出力し、信号バスに供給するよ
うにした３ステート・バッファ回路と、前記の各レジス
タ及び各ラッチ回路にデータをそれぞれ設定しかつ確認
する手段とを有することを特徴とする。
任意の矩形領域の対角する２つの頂点の座標データを格
納する４個のデータ・レジスタからなるＮ組の領域指定
レジスタと、前記各矩形領域に対応して領域内データを
それぞれ格納するようにしたＮ個のメモリ・ブロック
と、前記Ｎ個のメモリ・ブロックの各々についてその所
在位置を指示するアドレス情報をそれぞれ格納するＮ組
のアドレス情報格納レジスタと、前記原座標平面内に与
えられた任意の点の座標データを保持する２個のラッチ
回路と、前記の各矩形領域指定レジスタの２つの頂点の
座標データと前記２個のラッチ回路の点座標データとか
ら、この点がその矩形領域に属するか否をそれぞれ判定
する領域判別信号、および、その矩形領域に属する場合
には、原点に最も近いその矩形領域の頂点を新たな原点
とした矩形領域内座標系により前記点の座標を変換して
矩形領域内座標データを生成し出力するＮ個の領域判別
回路と、これらＮ個の領域判別回路から出力される領域
判別信号を入力し、これら領域判別信号が同時にアクテ
ィブとなった時、これらの領域判別信号の間に優先順位
を設けて優先度の高い領域判別信号をアクティブにして
出力する優先順位決定回路と、前記Ｎ個の領域判別回路
の座標データ出力の中から前記優先順位決定回路により
アクティブとなった領域判別信号に対応する矩形領域の
座標データをアクティブ出力し、信号バスに供給するよ
うにした３ステート・バッファ回路と、前記の各レジス
タ及び各ラッチ回路にデータをそれぞれ設定しかつ確認
する手段とを有することを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すプロック図である。
本実施例は、矩形領域指定レジスタ10〜１（Ｎ−１）、
領域判定回路20〜２（Ｎ−１）、３ステート・バッファ
回路30〜３（Ｎ−１）、優先順位決定回路４、メモリ・
ブロックのアドレス情報格納レジスタ５およびＸ、Ｙラ
ッチ回路60、61から構成される。矩形領域指定レジスタ
10〜１（Ｎ−１）は、Ｘ−Ｙ座標平面上の矩形領域の対
角する頂点Ｐ及び頂点Ｑの座標データPX（ｉ）、PY
（ｉ）、QX（ｉ）、QY（ｉ）を格納して矩形領域を指定
するＮ組のレジスタ・バンク（Ｗ（０）〜Ｗ（Ｎ−
１））であり、ラッチ回路60,61は同じ座標平面上に与
えられる任意の点Ｒの座標データ（X,Y）を保持するＸ
ラッチ及びＹラッチである。また、領域判別回路20〜２
（Ｎ−１）は、各矩形領域毎に、与えられた点Ｒがその
矩形領域に属するか否かを判別し、その矩形領域に属す
る場合には、その矩形領域の４つの頂点の内のＸ−Ｙ座
標平面の原点に最も近い頂点を新たな原点とする矩形領
域内座標系に点Ｒの座標データを変換し、各々の領域判
別信号及び変換した点Ｒの座標データ（WX,WY）ｉを生
成する。
本実施例は、矩形領域指定レジスタ10〜１（Ｎ−１）、
領域判定回路20〜２（Ｎ−１）、３ステート・バッファ
回路30〜３（Ｎ−１）、優先順位決定回路４、メモリ・
ブロックのアドレス情報格納レジスタ５およびＸ、Ｙラ
ッチ回路60、61から構成される。矩形領域指定レジスタ
10〜１（Ｎ−１）は、Ｘ−Ｙ座標平面上の矩形領域の対
角する頂点Ｐ及び頂点Ｑの座標データPX（ｉ）、PY
（ｉ）、QX（ｉ）、QY（ｉ）を格納して矩形領域を指定
するＮ組のレジスタ・バンク（Ｗ（０）〜Ｗ（Ｎ−
１））であり、ラッチ回路60,61は同じ座標平面上に与
えられる任意の点Ｒの座標データ（X,Y）を保持するＸ
ラッチ及びＹラッチである。また、領域判別回路20〜２
（Ｎ−１）は、各矩形領域毎に、与えられた点Ｒがその
矩形領域に属するか否かを判別し、その矩形領域に属す
る場合には、その矩形領域の４つの頂点の内のＸ−Ｙ座
標平面の原点に最も近い頂点を新たな原点とする矩形領
域内座標系に点Ｒの座標データを変換し、各々の領域判
別信号及び変換した点Ｒの座標データ（WX,WY）ｉを生
成する。
優先順位決定回路４は、前記Ｎ個の領域判別信号を入
力として、例えば矩形領域に０から（Ｎ−１）までの番
号を付与し、入力の領域判別信号が同時にアクティブと
なったときには番号の若い方の矩形領域に対応する領域
判別信号を優先してアクティブとするようにした矩形領
域指示信号40〜４（Ｎ−１）を出力する。また、対象と
する矩形領域の個数を拡張可能とするため、これら出力
信号40〜４（Ｎ−１）を能動・非能動制御する出力許可
信号入力（INT）401、及び、出力信号がすべてノンアク
ティプ（非能動）であることを示す領域外信号出力（EX
T）402とを備える。また、領域判別回路20〜２（Ｎ−
１）の変換されたそれぞれの座標データ出力は、各領域
判別信号WS（ｉ）に対応する優先順位決定回路４の出力
Ｓ（ｉ）を制御入力とした３ステート・バッファ回路30
〜３（Ｎ−１）を介してバス接続され、変換された座標
データ出力（WX,WY）300を得るようにしている。
力として、例えば矩形領域に０から（Ｎ−１）までの番
号を付与し、入力の領域判別信号が同時にアクティブと
なったときには番号の若い方の矩形領域に対応する領域
判別信号を優先してアクティブとするようにした矩形領
域指示信号40〜４（Ｎ−１）を出力する。また、対象と
する矩形領域の個数を拡張可能とするため、これら出力
信号40〜４（Ｎ−１）を能動・非能動制御する出力許可
信号入力（INT）401、及び、出力信号がすべてノンアク
ティプ（非能動）であることを示す領域外信号出力（EX
T）402とを備える。また、領域判別回路20〜２（Ｎ−
１）の変換されたそれぞれの座標データ出力は、各領域
判別信号WS（ｉ）に対応する優先順位決定回路４の出力
Ｓ（ｉ）を制御入力とした３ステート・バッファ回路30
〜３（Ｎ−１）を介してバス接続され、変換された座標
データ出力（WX,WY）300を得るようにしている。
また、アドレス情報格納レジスタ・バンク５は、各矩
形領域に対応して領域データをそれぞれ格納するように
したメモリ・ブロックの所在位置を指示するアドレス情
報を各矩形領域に対応して保持するＮ個のアドレス情報
格納レジスタDPA（０）〜DPA（Ｎ−１）からなるレジス
タ・バンクで、優先順位決定回路の出力である出力信号
40〜４（Ｎ−１）により、該当する矩形領域の領域デー
タを格納しているメモリ・ブロックのアドレス情報を格
納したアドレス情報格納レジスタが選択され、そのメモ
リ・ブロックの所在位置を指示するアドレス・データ
（DPS）501を出力する。なお、これらのレジスタ・バン
ク10〜１（Ｎ−１）と５、及びラッチ回路60,61に対し
て、データを書込み、また読出す手段は別途備えている
ものとする。
形領域に対応して領域データをそれぞれ格納するように
したメモリ・ブロックの所在位置を指示するアドレス情
報を各矩形領域に対応して保持するＮ個のアドレス情報
格納レジスタDPA（０）〜DPA（Ｎ−１）からなるレジス
タ・バンクで、優先順位決定回路の出力である出力信号
40〜４（Ｎ−１）により、該当する矩形領域の領域デー
タを格納しているメモリ・ブロックのアドレス情報を格
納したアドレス情報格納レジスタが選択され、そのメモ
リ・ブロックの所在位置を指示するアドレス・データ
（DPS）501を出力する。なお、これらのレジスタ・バン
ク10〜１（Ｎ−１）と５、及びラッチ回路60,61に対し
て、データを書込み、また読出す手段は別途備えている
ものとする。
第２図、第３図は、第１図の領域判別回路20〜２（Ｎ
−１）の一つの構成例を示すブロック図である。
−１）の一つの構成例を示すブロック図である。
第２図はＸ座標軸のデータ処理部を示したもので、反
転回路604,605、全加算器及び零検出回路606、607、３
ステート・バッファ回路608および論理回路から構成さ
れる。また、601は第１図のＸラッチ60の出力Ｘ、602、
603は矩形領域指定レジスタＷ（ｉ）の出力PX、QXであ
る。これらの出力PX、QXを２の補数に変換して、各々Ｘ
との間で全加算演算処理するために、出力PX及びPYを反
転回路604、605により反転して（２−１）の補数にした
値に、全加算器のLSBのキャリー入力に１を加えた上、
Ｘとの間で各々全加算演算する。これによりＸとPXの２
の補数及び、ＸとQXの２の補数との加算演算が行なわ
れ、ＸがPXあるいはQX以上のときには、606及び607の全
加算器の各MSBより桁上げが発生することにより、Ｘ≧P
Xの信号あるいはＸ≧QXの信号が得られる。
転回路604,605、全加算器及び零検出回路606、607、３
ステート・バッファ回路608および論理回路から構成さ
れる。また、601は第１図のＸラッチ60の出力Ｘ、602、
603は矩形領域指定レジスタＷ（ｉ）の出力PX、QXであ
る。これらの出力PX、QXを２の補数に変換して、各々Ｘ
との間で全加算演算処理するために、出力PX及びPYを反
転回路604、605により反転して（２−１）の補数にした
値に、全加算器のLSBのキャリー入力に１を加えた上、
Ｘとの間で各々全加算演算する。これによりＸとPXの２
の補数及び、ＸとQXの２の補数との加算演算が行なわ
れ、ＸがPXあるいはQX以上のときには、606及び607の全
加算器の各MSBより桁上げが発生することにより、Ｘ≧P
Xの信号あるいはＸ≧QXの信号が得られる。
ここで、Ｘ＝PXあるいはＸ＝QXのとき、606あるいは6
07の全加算器の各ビット出力はすべて０となるので、全
ビットのNORをとることにより、Ｘ＝PXの信号あるいは
Ｘ＝QXの信号を得る。Ｘ＜PXの信号あるいはＸ＜QXの信
号は、Ｘ≧PXの信号あるいはＸ≧QXの信号をそれぞれ反
転することで得られる。
07の全加算器の各ビット出力はすべて０となるので、全
ビットのNORをとることにより、Ｘ＝PXの信号あるいは
Ｘ＝QXの信号を得る。Ｘ＜PXの信号あるいはＸ＜QXの信
号は、Ｘ≧PXの信号あるいはＸ≧QXの信号をそれぞれ反
転することで得られる。
Ｘが領域［PX,QX］に属するか否かの判定信号（XIN
T）609は、PX≦QXの場合の、Ｘ＝QX信号とＸ＜QX信号と
の間で論理和をとり、さらにこの論理和信号と、Ｘ≧PX
信号との間で論理積をとった論理積信号と、及び、PX≧
QXの場合の、Ｘ＝PX信号とＸ＜PX信号との間で論理和を
とり、さらにこの論理和信号と、Ｘ≧QX信号との間で論
理積をとった論理積信号の、前記２つの論理積信号の論
理和をとることにより得られる。
T）609は、PX≦QXの場合の、Ｘ＝QX信号とＸ＜QX信号と
の間で論理和をとり、さらにこの論理和信号と、Ｘ≧PX
信号との間で論理積をとった論理積信号と、及び、PX≧
QXの場合の、Ｘ＝PX信号とＸ＜PX信号との間で論理和を
とり、さらにこの論理和信号と、Ｘ≧QX信号との間で論
理積をとった論理積信号の、前記２つの論理積信号の論
理和をとることにより得られる。
また、矩形領域内座標データ（WX）610は、PX≧QXの
場合にはQX側607の全加算器出力を、PX≦QXの場合にはP
X側606の全加算器出力を、前記２つの論理積信号を各々
の出力制御信号とする３ステート・バッファ回路608に
より選択して出力するようにして得ることができる。
場合にはQX側607の全加算器出力を、PX≦QXの場合にはP
X側606の全加算器出力を、前記２つの論理積信号を各々
の出力制御信号とする３ステート・バッファ回路608に
より選択して出力するようにして得ることができる。
Ｙ座標軸データの処理も同様である。
第３図は、第１図の矩形領域判別回路20〜２（Ｎ−
１）の各々の全体構成を示すブロック図である。Ｘ軸領
域、Ｙ軸領域の各領域判定回路701、702は、第２図に示
した回路と同じ構成であり、これらの領域判定回路70
1、702と、３ステート・バッファ回路703、704と、AND
回路とから構成される。矩形領域判別信号（WS（ｉ））
2i0は、第１図の優先順位決定回路４への入力となる。
同様に、優先順位決定回路４からその出力Siが、３ステ
ート・バッファ回路703、704の各出力制御信号として与
えられる。この３ステート・バッファ回路703、704の組
は、第１図の３ステート・バッファ回路30〜３（Ｎ−
１）を構成している。
１）の各々の全体構成を示すブロック図である。Ｘ軸領
域、Ｙ軸領域の各領域判定回路701、702は、第２図に示
した回路と同じ構成であり、これらの領域判定回路70
1、702と、３ステート・バッファ回路703、704と、AND
回路とから構成される。矩形領域判別信号（WS（ｉ））
2i0は、第１図の優先順位決定回路４への入力となる。
同様に、優先順位決定回路４からその出力Siが、３ステ
ート・バッファ回路703、704の各出力制御信号として与
えられる。この３ステート・バッファ回路703、704の組
は、第１図の３ステート・バッファ回路30〜３（Ｎ−
１）を構成している。
第４図は、Ｎ＝８の場合について、第１図の優先順位
決定回路４の構成例を示したもので、インバータ801〜8
08と、AND回路811〜819とから構成される。ここで、領
域判別信号WS（０）〜WS（７）（200〜270）は、各矩形
領域Ｗ（０）〜Ｗ（７）に対する領域判別回路20〜２
（Ｎ−１）から出力される領域判別信号出力である。こ
の優先順位決定回路により、複数の領域判別信号WS
（０）〜WS（７）が同時にアクティブ（能動）になった
ときには、番号の若いものを優先してアクティブ信号と
して矩形領域指示信号Ｓ0〜Ｓ7（40〜47）に出力する。
また、出力許可信号（INT）401、領域外信号（EXT）402
を使用することにより、対象矩形領域の個数の拡張に対
応が可能となる。
決定回路４の構成例を示したもので、インバータ801〜8
08と、AND回路811〜819とから構成される。ここで、領
域判別信号WS（０）〜WS（７）（200〜270）は、各矩形
領域Ｗ（０）〜Ｗ（７）に対する領域判別回路20〜２
（Ｎ−１）から出力される領域判別信号出力である。こ
の優先順位決定回路により、複数の領域判別信号WS
（０）〜WS（７）が同時にアクティブ（能動）になった
ときには、番号の若いものを優先してアクティブ信号と
して矩形領域指示信号Ｓ0〜Ｓ7（40〜47）に出力する。
また、出力許可信号（INT）401、領域外信号（EXT）402
を使用することにより、対象矩形領域の個数の拡張に対
応が可能となる。
第５図は、矩形領域に対応する領域データを格納した
メモリ・ブロックの所在位置を指示するアドレス情報を
格納するアドレス情報格納レジスタ・バンク部及び周辺
部の構成を示すブロック図で、各矩形領域に対応するア
ドレス情報格納レジスタには、各矩形領域に対応する領
域データを格納しているメモリ・プロックの所在位置を
指示する、例えばそのメモリ・ブロックの先頭アドレス
値を設定し、優先順位決定回路４から出力される矩形領
域指示信号Ｓ0〜Ｓ7により、対応するアドレス情報格納
レジスタを選択し、該矩形領域の領域データを格納して
いるメモリ・ブロックの所在位置を指示する先頭アドレ
ス値を出力（501）するようにしている。メモリ・ブロ
ック・アドレス・デコーダ502は、出力501を受け、メモ
リ・プロック選択信号DPSo〜DPS7としてデコード出力す
る。
メモリ・ブロックの所在位置を指示するアドレス情報を
格納するアドレス情報格納レジスタ・バンク部及び周辺
部の構成を示すブロック図で、各矩形領域に対応するア
ドレス情報格納レジスタには、各矩形領域に対応する領
域データを格納しているメモリ・プロックの所在位置を
指示する、例えばそのメモリ・ブロックの先頭アドレス
値を設定し、優先順位決定回路４から出力される矩形領
域指示信号Ｓ0〜Ｓ7により、対応するアドレス情報格納
レジスタを選択し、該矩形領域の領域データを格納して
いるメモリ・ブロックの所在位置を指示する先頭アドレ
ス値を出力（501）するようにしている。メモリ・ブロ
ック・アドレス・デコーダ502は、出力501を受け、メモ
リ・プロック選択信号DPSo〜DPS7としてデコード出力す
る。
以上の構成により、矩形領域Ｗ（ｉ）に属する点Ｒ
（WX,WY）に対応する領域データを格納したメモリ・ブ
ロックの所在位置を指示する完全なアドレス情報が得ら
れ、所要のデータをアクセスすることができる。
（WX,WY）に対応する領域データを格納したメモリ・ブ
ロックの所在位置を指示する完全なアドレス情報が得ら
れ、所要のデータをアクセスすることができる。
本実施例は、ハードウェアの演算機能を主としたが、
各レジスタへのデータの設定をソフトウェアを用いて逐
次変更することにより、矩形領域の優先順位をダイナミ
ックに変更することができる。
各レジスタへのデータの設定をソフトウェアを用いて逐
次変更することにより、矩形領域の優先順位をダイナミ
ックに変更することができる。
例えば、マルチウィンドウの演算制御において２つの
ウィンドウ領域Ａ1、Ａ2について、最初にＷ（ｉ）、DP
A（ｉ）の各レジスタにＡ1の該当データを、Ｗ（ｊ）、
DPA（ｊ）の各レジスタにＡ2の該当データを格納し、ま
たDPA（ｉ）、DPA（ｊ）に設定したメモリ・ブロック・
アドレスで指定されるメモリ・ブロックＢ1、Ｂ2にウィ
ンドウ領域Ａ1、Ａ2への表示データを各々格納する。こ
のときウィンドウ領域Ａ1、Ａ2の重なり合った領域があ
れば、表示データＡ1が優先して選択される。（ここで
ｉ＜ｊとする）。
ウィンドウ領域Ａ1、Ａ2について、最初にＷ（ｉ）、DP
A（ｉ）の各レジスタにＡ1の該当データを、Ｗ（ｊ）、
DPA（ｊ）の各レジスタにＡ2の該当データを格納し、ま
たDPA（ｉ）、DPA（ｊ）に設定したメモリ・ブロック・
アドレスで指定されるメモリ・ブロックＢ1、Ｂ2にウィ
ンドウ領域Ａ1、Ａ2への表示データを各々格納する。こ
のときウィンドウ領域Ａ1、Ａ2の重なり合った領域があ
れば、表示データＡ1が優先して選択される。（ここで
ｉ＜ｊとする）。
次に、Ｗ（ｉ）、DPA（ｉ）にＡ2の該当データを、Ｗ
（ｊ）、DPA（ｊ）にＡ1の該当データを各々格納し、Ｂ
1、Ｂ2のデータはそのままにしておくと、ウィンドウ領
域Ａ1、Ａ2が重なった領域では、今度は表示データＡ2
が優先して選択される。これによりＢ1、Ｂ2に格納した
表示データはそのままで、８個のデータを変更するだけ
で、簡単に各ウィンドウの表示優先順位を変更できる。
また、Ｗ（ｉ）の４つのレジスタへのデータを変更する
だけで、矩形領域の拡大、縮小、移動の制御が可能とな
る。
（ｊ）、DPA（ｊ）にＡ1の該当データを各々格納し、Ｂ
1、Ｂ2のデータはそのままにしておくと、ウィンドウ領
域Ａ1、Ａ2が重なった領域では、今度は表示データＡ2
が優先して選択される。これによりＢ1、Ｂ2に格納した
表示データはそのままで、８個のデータを変更するだけ
で、簡単に各ウィンドウの表示優先順位を変更できる。
また、Ｗ（ｉ）の４つのレジスタへのデータを変更する
だけで、矩形領域の拡大、縮小、移動の制御が可能とな
る。
以上説明したように本発明は、座標平面上において任
意の矩形領域を設定し、この矩形領域に任意の点が属す
るか否かの判別を行い、それが属する場合には、その点
の座標データを矩形領域の座標データに変換し、あるい
は矩形領域が複数の場合にはそれらに優先順位を設けて
同様の判別と座標変換を行う演算制御をハードウェア的
手段で実現することにより、この種の演算制御を利用す
るシステムのソフトウェアのオーバーヘッドを軽減でき
る効果がある。
意の矩形領域を設定し、この矩形領域に任意の点が属す
るか否かの判別を行い、それが属する場合には、その点
の座標データを矩形領域の座標データに変換し、あるい
は矩形領域が複数の場合にはそれらに優先順位を設けて
同様の判別と座標変換を行う演算制御をハードウェア的
手段で実現することにより、この種の演算制御を利用す
るシステムのソフトウェアのオーバーヘッドを軽減でき
る効果がある。
第１図は本発明の一実施例のブロック図、第２図及び第
３図は第１図の領域判別回路部2iの構成例を示すブロッ
ク図、第４図は第１図の優先順位決定回路部４の一構成
例のブロック図、第５図は第１図の矩形領域の領域デー
タを格納しているメモリ・ブロックのアドレス情報を格
納するアドレス情報格納レジスタ・バンク及び周辺部の
ブロック図である。 10〜１（Ｎ−１）……矩形領域指定レジスタ、20〜２
（Ｎ−１）……領域判別回路、701,702……領域判定回
路、200〜２（Ｎ−１）０……領域判別信号出力、201〜
２（Ｎ−１）１…領域内座標値変換出力、30〜３（Ｎ−
１）,608,703,704……３ステート・バッファ回路、300
……最優先領域内座標値出力、４……優先順位決定回
路、40〜４（Ｎ−１）……矩形領域指示信号、609……
領域判別信号、401…出力許可信号、402……領域外信
号、５……アドレス情報格納レジスタ、501……アドレ
ス値出力信号、502……アドレス・デコーダ、60,61……
点の座標値ラッチ回路、601……座標値入力信号、602,6
03…境界値データ入力、604,605……反転回路、606,607
……全加算器及び零検出回路、610,705,706…領域内座
標値出力。
３図は第１図の領域判別回路部2iの構成例を示すブロッ
ク図、第４図は第１図の優先順位決定回路部４の一構成
例のブロック図、第５図は第１図の矩形領域の領域デー
タを格納しているメモリ・ブロックのアドレス情報を格
納するアドレス情報格納レジスタ・バンク及び周辺部の
ブロック図である。 10〜１（Ｎ−１）……矩形領域指定レジスタ、20〜２
（Ｎ−１）……領域判別回路、701,702……領域判定回
路、200〜２（Ｎ−１）０……領域判別信号出力、201〜
２（Ｎ−１）１…領域内座標値変換出力、30〜３（Ｎ−
１）,608,703,704……３ステート・バッファ回路、300
……最優先領域内座標値出力、４……優先順位決定回
路、40〜４（Ｎ−１）……矩形領域指示信号、609……
領域判別信号、401…出力許可信号、402……領域外信
号、５……アドレス情報格納レジスタ、501……アドレ
ス値出力信号、502……アドレス・デコーダ、60,61……
点の座標値ラッチ回路、601……座標値入力信号、602,6
03…境界値データ入力、604,605……反転回路、606,607
……全加算器及び零検出回路、610,705,706…領域内座
標値出力。
Claims (2)
- 【請求項１】二次元座標平面内の任意の矩形領域の対角
する２つの頂点の座標データを格納する４個のデータ・
レジスタからなるＮ組の矩形領域指定レジスタと、前記
各矩形領域に対応して領域内データをそれぞれ格納する
ようにしたＮ個のメモリ・ブロックと、前記Ｎ個のメモ
リ・ブロックの所在位置を指示するアドレス情報を格納
するＮ組のアドレス情報格納レジスタと、前記原座標平
面内に与えられた任意の点の座標データを保持する２個
のラッチ回路と、前記の各矩形領域指定レジスタの２つ
の頂点の座標データと前記２個のラッチ回路の点座標デ
ータとから、この点がその矩形領域に属するか否をそれ
ぞれ判定する領域判別信号、および、その矩形領域に属
する場合には、原点に最も近いその矩形領域の頂点を新
たな原点とした矩形領域内座標系により前記点の座標を
変換して矩形領域内座標データを生成し出力するＮ個の
領域判別回路と、これらＮ個の領域判別信号を入力し、
これら領域判別信号が同時にアクティブとなった時、こ
れらの間に優先順位を設けて優先度の高い領域判別信号
をアクティブにして出力する優先順位決定回路と、前記
Ｎ個の領域判別回路の座標データ出力の中から前記優先
順位決定回路によりアクティブとなった判別信号の矩形
領域に対応する矩形領域内座標データをアクティブ出力
し、信号バスに供給するようにした３ステート・バッフ
ァ回路と、前記の各レジスタ及び各ラッチ回路にデータ
をそれぞれ設定しかつ確認する手段とを有することを特
徴とする演算制御回路． - 【請求項２】優先順位決定回路が、その全出力を能動・
非能動制御する出力許可信号入力と、各領域判別回路の
領域判別信号がすべて非能動で、該当する矩形領域がな
いことを示す領域外信号出力とを有するものである請求
項（１）記載の演算制御回路．
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1276858A JP2874221B2 (ja) | 1989-10-23 | 1989-10-23 | 演算制御回路 |
| US07/575,540 US5261028A (en) | 1989-08-30 | 1990-08-30 | Circuit for discriminating a given point within a predetermined area defined by two boundary values |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1276858A JP2874221B2 (ja) | 1989-10-23 | 1989-10-23 | 演算制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03136174A JPH03136174A (ja) | 1991-06-10 |
| JP2874221B2 true JP2874221B2 (ja) | 1999-03-24 |
Family
ID=17575393
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1276858A Expired - Lifetime JP2874221B2 (ja) | 1989-08-30 | 1989-10-23 | 演算制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2874221B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5873123B2 (ja) | 2014-03-04 | 2016-03-01 | サーモス株式会社 | 飲料用容器の蓋体構造 |
-
1989
- 1989-10-23 JP JP1276858A patent/JP2874221B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03136174A (ja) | 1991-06-10 |
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