JP3487420B2

JP3487420B2 - Ｓｉｍｄ型並列計算装置

Info

Publication number: JP3487420B2
Application number: JP2000038482A
Authority: JP
Inventors: 昭倫京
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2000-02-16
Filing date: 2000-02-16
Publication date: 2004-01-19
Anticipated expiration: 2020-02-16
Also published as: JP2001229134A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は単一命令流（ＳＩＭ
Ｄ；ＳｉｎｇｌｅＩｎｓｔｒｕｃｔｉｏｎＭｕｌｔ
ｉｐｌｅＤａｔａ）型並列計算装置に関し、特にＳＩ
ＭＤプロセッサアレイ型の並列計算装置上でのラベル伝
搬制御の実現方式に関する。

【０００２】

【従来の技術】従来より、ビデオ信号などの画像処理用
のコンピュータアーキテクチャとしてＳＩＭＤアーキテ
クチャを採用するものがある。ＳＩＭＤアーキテクチャ
は、１つの命令を複数のプロセッサエレメント（ＰＥ）
が同時に処理できるようになされたものである。その具
体例としては、たとえば文献１「Childers J. et al(T
I)."SVP:Serial Video Processor",IEEE 1990 Custom I
ntegrated Circuits Conference, pp.17.3.1-4.」，文
献２「Y.Fujita et al(NEC) "IMAP: Integrated Memor
y Array Processor", Journal of Circuits, Systems a
nd Computers, Vol.2,No.3, pp.227--245, 1992」，文
献３「許他: 一次元プロセッサアレイに基づく超高速画
像処理システムの開発環境,情報処理学会論文誌, Vol.
39,No.6,pp.1790-1800,1998.」，および文献４「特開平
１１−０１５９６１号公報」などがある。

【０００３】たとえば、上記文献２および３に開示され
たＳＩＭＤ型並列計算装置を図示すると、図４のように
なる。ただし、図４には、演算命令部２１と、処理部２
２とのみを示している。演算命令部２１は、プログラム
カウンタ２３と、プログラムメモリ２４とを備える。処
理部２２は、複数（図示は３個）のプロセッサエレメン
ト２５，２６，および２７からなる。演算命令部２１
は、プログラムメモリ２４に接続されたバスＡを介して
複数のプロセッサエレメント２５，２６，および２７に
接続されている。各プロセッサエレメント２５，２６，
および２７は、複数の汎用レジスタ（以下、単にレジス
タという）ｒ１，ｒ２，…と、マスクレジスタｍｒと、
演算部ａｒとを含んで構成されている。

【０００４】ところで、画像処理において頻繁に用いら
れる処理の１つにラベル付け処理がある。ラベル付け処
理とは、たとえば２値０と２値１とからなる２値画像に
おいて、図５（ａ）に示すように、２値１の画素が固ま
っている各領域に別々のユニークなラベルを割り振る処
理を指す。図５（ａ）でいえば、３つの領域に３通りの
互いに異なるラベルを割り当てることである。文献３で
も述べられているように、図４に示したＳＩＭＤ型並列
計算装置によるラベル付け処理の実現方式の１つに、追
跡あるいは伝搬に基づく手法が有効である。すなわち、
図５（ｂ）に示すように、まずラベル付けの対象となる
領域の境界画素の中から伝搬の開始点としていくつかの
特徴的な画素（図５（ｂ）では、境界の凸部および凹部
での画素）を選び、それぞれに初期ラベル値を割り当て
る。次に、図５（ｃ）に示すように、画素が２値１の領
域に向けて一斉に伝搬動作を繰り返す。伝搬可能な（画
素値が２値１の）領域がなくなった時点で伝搬動作は自
動的に停止し、ラベル付けされた画像が得られる。図５
（ｄ)は、例として図５（ｃ）の状態から、伝搬が衝突
したときにはラベル値の小さいものでラベル値の大きい
ものを上書きする場合でのラベル付け結果として、３つ
の領域がそれぞれラベル値２，８，および１３にラベル
付けされた様子を示している。

【０００５】図５（ｃ）において、実際には、以下のよ
うに、伝搬可否判定→伝搬の実施→新伝搬開始点の生
成、という３つの要素処理を繰り返すことによって伝搬
が進行する。すなわち、各伝搬開始点は、その８近傍の
各画素に対し、そこへの伝搬の可否（画素値が多値１
か、あるいは自分のラベル値との大小関係。図５（ｄ）
の例では、伝搬したいラベル値がすでに存在するラベル
値よりも小さい場合に伝搬可能と判定している）を調べ
（＝伝搬可否判定）、伝搬可能と判定された画素には伝
搬のラベル値を上書きし（＝伝搬の実施）、その上、当
該画素を新たなる伝搬開始点として登録する（＝新伝搬
開始点の生成）。この３つの要素処理からなる伝搬処理
は、伝搬開始点が新たに生成されなくなるまで繰り返さ
れる。

【０００６】上記のように、伝搬処理には、伝搬の可否
判定をし伝搬可と判定されたプロセッサエレメントのみ
が実際に伝搬を実施するという条件分岐処理を伴うが、
図４に示した従来のＳＩＭＤ型並列計算装置の構成で
は、１つの命令ストリームに対する並列処理であるた
め、そのままでは各プロセッサエレメント２５，２６，
および２７は処理結果に依存した条件分岐を行うことが
できない。そこで、分岐処理は、通常、たとえば文献２
のＳＩＭＤ型並列計算装置において行われているよう
に、各プロセッサエレメント２５，２６，および２７に
バスＡ上の命令ストリームに従って処理をするかどうか
を表すマスクレジスタｍｒ(２値１の場合に実行、２値
０の場合に実行しない）を設け、バスＡを時分割により
それぞれの分岐先に相当する命令ストリームを流すこと
によって実現している。また、分岐条件の算出は、通
常、比較(減算)処理を行うことによってセットされるフ
ラグ値のいずれかを利用する。減算処理によってセット
されるフラグの種類としては、通常、ゼロフラグ，サイ
ンフラグ，キャリーフラグ，およびオーバーフローフラ
グなど数種類が存在するので、分岐条件の算出に際して
は、これらの中から比較処理の目的に応じた１つを選
び、選ばれたフラグが２値１であるプロセッサエレメン
トだけが後続の命令ストリームを実行するように動作す
る。なお、分岐のまた分岐のような、あらゆる状況下に
おいても分岐条件を正確に算出するためには、分岐条件
算出時点でのマスクレジスタｍｒの値も考慮する必要が
あり、そのため、通常、上記で求めたフラグ値を一度現
在のマスクレジスタｍｒと論理積したものが用いられ
る。

【０００７】したがって、ＳＩＭＤ型並列計算装置上で
の伝搬可否判定処理とは、マスクレジスタｍｒに格納す
る値を算出する処理でもある。伝搬開始点から隣接１画
素に伝搬する動作のうちの、「伝搬可否判定」から「伝
搬の実施」までの処理の流れ図を図６に示す。なお、伝
搬が衝突した場合にどちらのラベルを優先するかの条件
を表す値は前もってレジスタｒ３に格納されているもの
とする。

【０００８】図６において、まず、手順６００では、伝
搬対象位置の画素（例えば、伝搬開始点の８近傍位置に
ある画素のうちの１つ）の現在値および伝搬したいラベ
ル値をそれぞれメモリからレジスタｒ１およびｒ２にロ
ードする。

【０００９】次に、手順６０１では、プロセッサエレメ
ント２５，２６，および２７毎にレジスタｒ１とレジス
タｒ２とで比較演算（ｒ２−ｒ１）を行い、結果のフラ
グ値のうちレジスタｒ３で指定したものを一時記憶レジ
スタｒｘ（あらかじめ定められた任意のレジスタ）に得
る。

【００１０】続いて、手順６０２では、プロセッサエレ
メント２５，２６，および２７毎にレジスタｒ１に格納
された伝搬画素値が多値１（多値は２値以上）であるか
どうかを判定し、多値１であれば２値１を、多値１以外
であれば２値０を一時記憶レジスタｒｙ（あらかじめ定
められた任意のレジスタ）に格納する。レジスタｒ１に
格納された伝搬画素値が多値１であるかどうかの判定
は、たとえば、レジスタｒ１の伝搬画素値と多値１（４
ビットの場合、０００１）とのビット毎の排他的論理和
を行い、その結果の全ビットの論理和の反転値が２値１
であるか２値０であるかに基づいて行われる。

【００１１】次に、手順６０３では、プロセッサエレメ
ント２５，２６，および２７毎に一時記憶レジスタｒｘ
と一時記憶レジスタｒｙとの論理和の結果とマスクレジ
スタｍｒとの論理積をとり、その結果をマスクレジスタ
ｍｒに格納する。

【００１２】続いて、手順６０４では、「ｒ１にｒ２の
値をコピー」という命令をバスＡに流し、それをマスク
レジスタｍｒが２値１のプロセッサエレメントのみが実
行する。

【００１３】最後に、手順６０５では、「ｒ１の値をメ
モリにストア」という命令をバスＡに流し、それをマス
クレジスタｍｒが２値１のプロセッサエレメントのみが
実行することで、レジスタｒ１に格納された伝搬結果を
メモリに書き戻している。

【００１４】図６では、手順６００〜６０３のうち、手
順６０１および６０２が伝搬可否判定処理に相当し、手
順６０３が伝搬の実施処理に相当する。

【００１５】このように従来のＳＩＭＤ型並列計算装置
では、伝搬の手法を用いてラベル付け処理を実現するの
に、伝搬可否判定→伝搬の実施→新伝搬開始点の生成、
を繰り返す必要がある。そのうち、伝搬可否判定処理お
よび伝搬の実施処理に着目すると、その実現には図６の
手順６０１〜６０３に示すように、ＳＩＭＤ型並列計算
装置において一般的に存在する基本的な論理命令を５〜
７個も実行する必要があることがわかる。すなわち、手
順６０１では減算命令およびフラグ値取得命令が、手順
６０２ではビット毎の排他的論理和の結果の全ビットの
論理積の反転、手順６０３では論理和命令および論理積
命令が必要である。

【００１６】

【発明が解決しようとする課題】上述した従来のＳＩＭ
Ｄ型並列計算装置では、通常、伝搬処理では、伝搬開始
画素の近傍８画素が伝搬の対象画素となるので、５〜７
マシンサイクルもかかる伝搬可否判定処理を繰り返し毎
に８回も行う必要があることになり、効率が悪いという
問題点があった。

【００１７】本発明の第１の目的は、１マシンサイクル
内で実行できる程度の複雑さの拡張命令を既存の命令セ
ットに追加することにより、伝搬処理をより効率的に実
現できるようにしたＳＩＭＤ型並列計算装置を提供する
ことにある。

【００１８】本発明の第２の目的は、さらに、直前に行
われた他の減算命令によって生成されたキャリーフラグ
を伝搬可否判定時に考慮することができるＳＩＭＤ型並
列計算装置を提供することにある。

【００１９】なお、たとえば、文献４「特開平１１―０
１５９６１号」に示すように、伝搬処理全体をハードウ
ェアで実現する方法も提案されているが、本発明の特徴
は既存のＳＩＭＤ型並列計算装置にわずかな変更を加え
るだけで伝搬処理を効率化できる点にあり、特開平１１
―０１５９６１号のそれとは異なるものである。

【００２０】

【００２１】

【００２２】

【課題を解決するための手段】本発明のＳＩＭＤ型並列
計算装置は、複数のプロセッサエレメントを備えるＳＩ
ＭＤ型並列計算装置において、各プロセッサエレメント
の命令セット内に、第１オペランドと第２オペランドと
に対して減算を施し、減算の結果得られたフラグ値を出
力する減算手段と、前記減算手段から出力されたフラグ
値のうちの、第３オペランドによって指定された種類の
フラグ値を出力するフラグ値取得手段と、第１オペラン
ドが多値１であるかどうかを判定し、多値１であれば２
値１を、多値１以外であれば２値０を出力する多値１判
定手段と、前記多値１判定手段の出力と前記フラグ値取
得手段からのフラグ値とを論理和する論理和手段と、マ
スクレジスタと前記論理和手段の出力とを論理積し、結
果を前記マスクレジスタに格納する論理積手段とを備
え、かつそれら各手段を一連に実行する伝播可否判定命
令を拡張命令として有することを特徴とする。

【００２３】また、本発明のＳＩＭＤ型並列計算装置
は、複数のプロセッサエレメントを備えるＳＩＭＤ型並
列計算装置において、各プロセッサエレメントの命令セ
ット内に、第１オペランドと第２オペランドとに対して
キャリーフラグを考慮した減算を施し、減算の結果得ら
れたフラグ値を出力するキャリー付き減算手段と、前記
キャリー付き減算手段から出力されたフラグ値のうち
の、第３オペランドによって指定された種類のフラグ値
を出力するフラグ値取得手段と、第１オペランドが多値
１であるかどうかを判定し、多値１であれば２値１を、
多値１以外であれば２値０を出力する多値１判定手段
と、前記多値１判定手段の出力と前記フラグ値取得手段
からのフラグ値とを論理和する論理和手段と、マスクレ
ジスタと前記論理和手段の出力とを論理積し、結果を前
記マスクレジスタに格納する論理積手段とを備え、かつ
それら各手段を一連に実行するキャリー付き伝播可否判
定命令を拡張命令として有することを特徴とする。

【００２４】一方、本発明の伝搬可否判定命令の拡張方
法は、複数のプロセッサエレメントを備えるＳＩＭＤ型
並列計算装置における各プロセッサエレメントの命令セ
ット内に、第１オペランドと第２オペランドとに対して
減算を施し、減算の結果得られたフラグ値を出力する減
算手段と、前記減算手段から出力されたフラグ値のうち
の、第３オペランドによって指定された種類のフラグ値
を出力するフラグ値取得手段と、第１オペランドが多値
１であるかどうかを判定し、多値１であれば２値１を、
多値１以外であれば２値０を出力する多値１判定手段
と、前記多値１判定手段の出力と前記フラグ値取得手段
からのフラグ値とを論理和する論理和手段と、マスクレ
ジスタと前記論理和手段の出力とを論理積し、結果を前
記マスクレジスタに格納する論理積手段とを備え、かつ
それら各手段を一連に実行する伝播可否判定命令を拡張
命令として追加することを特徴とする。

【００２５】また、本発明の伝搬可否判定命令の拡張方
法は、複数のプロセッサエレメントを備えるＳＩＭＤ型
並列計算装置における各プロセッサエレメントの命令セ
ット内に、第１オペランドと第２オペランドとに対して
キャリーフラグを考慮した減算を施し、減算の結果得ら
れたフラグ値を出力するキャリー付き減算手段と、前記
キャリー付き減算手段から出力されたフラグ値のうち
の、第３オペランドによって指定された種類のフラグ値
を出力するフラグ値取得手段と、第１オペランドが多値
１であるかどうかを判定し、多値１であれば２値１を、
多値１以外であれば２値０を出力する多値１判定手段
と、前記多値１判定手段の出力と前記フラグ値取得手段
からのフラグ値とを論理和する論理和手段と、マスクレ
ジスタと前記論理和手段の出力とを論理積し、結果を前
記マスクレジスタに格納する論理積手段とを備え、かつ
それら各手段を一連に実行するキャリー付き伝播可否判
定命令を拡張命令として追加することを特徴とする。

【００２６】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。

【００２７】（１）第１の実施の形態図１は、本発明の第１の実施の形態に係るＳＩＭＤ型並
列計算装置において命令セット内に拡張命令として追加
された伝搬可否判定命令（以下、ｐｒｐｍ命令と略記す
る）の構成を説明する図である。ｐｒｐｍ命令は、第１
オペランドｒ１（以下、オペランドとそれを格納するレ
ジスタとに同一符号を付して説明する），第２オペラン
ドｒ２，および第３オペランドｒ３の３つのオペランド
を持ち、減算手段（ｓｕｂ）１００，フラグ値取得手段
（ｇｔｆ）１０１，論理和手段（ｏｒ）１０２，論理積
手段（ａｎｄ）１０３，および多値１判定手段（＝＝
１）１０４からなる一連の動作を１クロックサイクル内
で実行する。ＳＩＭＤ型並列計算装置は、ｐｒｐｍ命令
コールにより、上記一連の動作を呼び出すことができる
ように構成されている。

【００２８】減算手段１００は、ｐｒｐｍ命令の第１オ
ペランドｒ１と第２オペランドｒ２とに対して減算（ｒ
２−ｒ１）を施す。そして、減算手段１００は、減算の
結果を捨て、減算の結果得られたフラグ値、たとえば、
ゼロフラグ，サインフラグ，キャリーフラグ，およびオ
ーバーフローフラグなどのフラグ値（図１では４ビッ
ト）をフラグ値取得手段１０１に送る。

【００２９】フラグ値取得手段１０１は、ｐｒｐｍ命令
の第３オペランドｒ３によって指定された種類のフラグ
値（図１では４つのフラグ値のうちのどれかを選ぶため
に４ビットとしている）を出力し、論理和手段１０２に
送る。なお、減算の結果としてのフラグ値には、ゼロフ
ラグ，サインフラグ，キャリーフラグ，およびオーバー
フローフラグの４種類が存在するものとし、フラグ値の
種類を指定する第３オペランドｒ３が多値０，１，２，
４の際にそれぞれゼロフラグ，サインフラグ，キャリー
フラグ，およびオーバーフローフラグの値（２値０か２
値１）がフラグ値取得手段１０１により出力されるもの
とする。

【００３０】論理和手段１０２は、フラグ値取得手段１
０１から出力されるフラグおよび多値１判定手段１０４
の出力を入力とし、双方のいずれかが２値１ならば２値
１を、双方がともに２値０ならば２値０を出力するよう
に動作し、結果を論理積手段１０３に出力する。

【００３１】論理積手段１０３は、マスクレジスタｍｒ
と論理和手段１０２の出力とを入力し、双方がともに２
値１であれば２値１を、そうでなければ２値０を、マス
クレジスタｍｒに格納する。

【００３２】多値１判定手段１０４は、第１オペランド
ｒ１が多値１（４ビットの場合、０００１）であるかど
うかを判定し、多値１であれば２値１を、多値１以外で
あれば２値０を出力する。レジスタｒ１が多値１である
かどうかを判定は、具体的には、レジスタｒ１と多値０
００１とをビット毎に排他的論理和し、その結果の全ビ
ットの論理和の反転値を出力する。

【００３３】次に、このように構成された第１の実施の
形態に係るＳＩＭＤ型並列計算装置の動作について説明
する。

【００３４】図２（ａ）〜（ｄ）は、第１の実施の形態
に係るＳＩＭＤ型並列計算装置におけるｐｒｐｍ命令の
実行時の一連の動作過程を例示する図である。図２
（ａ）に示すように、ＳＩＭＤ型並列計算装置には、４
つのプロセッサエレメント（ＰＥ）２００，２１０，２
２０，および２３０が存在し、すでに伝搬対象画素の値
および伝搬するラベル値がメモリよりレジスタｒ１およ
びｒ２にそれぞれロードされていて、各プロセッサエレ
メント２００，２１０，２２０，および２３０でのその
値が多値１および５，０および６，７および４，ならび
に１および５になっているものとする。また、各プロセ
ッサエレメント２００，２１０，２２０，および２３０
のマスクレジスタｍｒの現在値は２値１，１，１，０で
あるものとする。

【００３５】ここでは、図２において、伝搬が衝突した
ときには小さいラベル値の方を採用する場合での、マス
クレジスタｍｒにセットすべき値をｐｒｐｍ命令を用い
て求める場合の動作について説明する。

【００３６】図２（ａ）の状態から、第１〜３オペラン
ドｒ１，ｒ２，およびｒ３にそれぞれレジスタｒ１，レ
ジスタｒ２，および多値１を指定し、ｐｒｐｍ命令を実
行する。ここで、第３オペランドｒ３に多値１を指定し
たのは、前記のように、伝搬が衝突した場合は小さいラ
ベル値の方を採用することになっており、そのため第１
オペランドｒ１が第２オペランドｒ２よりも小さいかど
うかを判定するのに、第２オペランドｒ２から第１オペ
ランドｒ１を減算した結果のサインフラグを用いるよう
に指定するためである。

【００３７】ｐｒｐｍ命令の実行により、図２（ｂ）に
示すように、各プロセッサエレメント２００，２１０，
２２０，および２３０のマスクレジスタｍｒは、以下の
ように変更される。

【００３８】プロセッサエレメント２００では、第１オ
ペランドｒ１が多値１であるので、多値１判定手段１０
４が２値１を出力し、フラグ値取得手段１０１の出力に
かかわりなく、論理和手段１０２の出力が２値１とな
る。このため、当初のマスクレジスタｍｒの値にかかわ
らずに伝搬可能と判定され、論理積手段１０３がマスク
レジスタｍｒに２値１を格納する。

【００３９】プロセッサエレメント２１０では、第１オ
ペランドｒ１が多値０であるので、多値１判定手段１０
４が２値０を出力する。一方、第１オペランドｒ１が多
値０、かつ第２オペランドｒ２が多値６であるので、減
算手段１００からフラグ値取得手段１０１を通じて出力
されるサインフラグは２値０となる。このため、論理和
手段１０２の出力が２値０となって伝搬不可と判定さ
れ、論理積手段１０３がマスクレジスタｍｒに２値０を
格納する。

【００４０】プロセッサエレメント２２０では、第１オ
ペランドｒ１が多値７であるので、多値１判定手段１０
４が２値０を出力する。一方、第１オペランドｒ１が多
値７、かつ第２オペランドｒ２が多値４であるので、減
算手段１００からフラグ値取得手段１０１を通じて出力
されるサインフラグは２値１となる。このため、論理和
手段１０２の出力が２値１となって伝搬可能と判定さ
れ、論理積手段１０３がマスクレジスタｍｒに２値１を
格納する。

【００４１】プロセッサエレメント２３０では、マスク
レジスタｍｒが２値０なので伝搬不可と判定され、論理
積手段１０３がマスクレジスタｍｒに２値０を格納す
る。

【００４２】１画素分の伝搬処理を完了するには、ｐｒ
ｐｍ命令の実行後に、さらに、まずバスＡに「ｒ２の値
をｒ１にコピー」する命令を流す。この命令は、マスク
レジスタｍｒが２値１のプロセッサエレメントのみで実
行されるので、図２（ｃ）に示すように、プロセッサエ
レメント２００および２２０においてのみ第２オペラン
ドｒ２の値が第２オペランドｒ１にコピーされる。

【００４３】続いて、図２（ｄ）に示すように、バスＡ
に「ｒ１をメモリにストア」する命令を流す。この命令
も、マスクレジスタｍｒが２値１のプロセッサエレメン
トのみで実行されるので、プロセッサエレメント２００
および２２０の第１オペランドｒ１の値、すなわち伝搬
結果がメモリに書き戻され、ここで１画素分の伝搬処理
が完了する。

【００４４】このように、図２（ａ）〜（ｄ）までの一
連の処理が１画素分の伝搬処理に相当し、ｐｒｐｍ命令
は、そのうち図２（ｂ）において実行されている。な
お、伝搬処理を繰り返すには、実際には伝搬を受けた画
素を次の伝搬開始点として登録する処理（＝新伝搬開始
点の生成）も必要であるが、この処理は本発明とは直接
関係しないため、ここではそれについての説明を省略す
る。

【００４５】このように、第１の実施の形態に係るＳＩ
ＭＤ型並列計算装置では、伝搬可否判定処理に際し、プ
ロセッサエレメント毎にｐｒｐｍ命令を実行することに
より、マスクレジスタｍｒに、続く命令ストリームを実
行すべきかどうかを決定する際に用いられる値が１マシ
ンサイクルで求まる。すなわち、これまで５〜７マシン
サイクルが必要であった伝搬可否判定処理が、１マシン
サイクルで完了できるようになり、高速化の効果が得ら
れる。

【００４６】（２）第２の実施の形態図３を参照すると、本発明の第２の実施の形態に係るＳ
ＩＭＤ型並列計算装置は、３つのオペランドｒ１，ｒ
２，ｒ３を持つキャリー付き伝搬可否判定命令（以下、
ｐｒｐｍｃ命令と略記する）を備え、かつ図１に示し
た減算手段１００をキャリーフラグを考慮したキャリー
付き減算手段１０５に置き換えた点以外は、図１と同様
な一連の動作を、ｐｒｐｍｃ命令コールにより呼び出せ
るように構成されている。

【００４７】このように構成された第２の実施の形態に
係るＳＩＭＤ型並列計算装置は、直前に行われた他の減
算命令によって生成されたキャリーフラグを伝搬可否判
定処理時に考慮に入れたい場合に用いられる。なお、第
２の実施の形態に係るＳＩＭＤ型並列計算装置の動作
は、キャリー付き減算手段１０５がキャリーフラグを考
慮して減算を行う以外の点は、図１に示した第１の実施
の形態に係るＳＩＭＤ型並列計算装置の場合と全く同様
になるので、その詳しい説明を省略する。

【００４８】

【発明の効果】本発明の効果は、従来、ＳＩＭＤ型並列
計算装置において５〜７マシンサイクルが必要であった
伝搬可否判定処理を、１マシンサイクルで行うことを可
能にし、伝搬処理の実現を効率化できることである。そ
の理由は、減算手段，フラグ値取得手段，多値１判定手
段，論理和手段，および論理積手段を一連に実行する伝
搬可否判定命令を拡張命令として命令セット内に追加し
たからである。

【００４９】また、直前に行われた他の減算命令によっ
て生成されたキャリーフラグを伝搬可否判定処理時に考
慮することができることである。その理由は、減算手段
をキャリーフラグ付きの減算手段に置き換えたからであ
る。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係るＳＩＭＤ型並
列計算装置における伝搬可否判定命令の構成を示すブロ
ック図である。

【図２】第１の実施の形態に係るＳＩＭＤ型並列計算装
置における伝搬可否判定命令の実行時の一連の動作過程
を例示する図である。

【図３】本発明の第２の実施の形態に係るＳＩＭＤ型並
列計算装置におけるキャリー付き伝搬可否判定命令の構
成を示すブロック図である。

【図４】従来のＳＩＭＤ型並列計算装置の構成を示す図
である。

【図５】従来のＳＩＭＤ型並列計算装置上での伝搬処理
の流れを示す図である。

【図６】従来のＳＩＭＤ型並列計算装置上での伝搬処理
の実現の方法を説明する流れ図である。

【符号の説明】

２１演算命令部２２処理部２３プログラムカウンタ２４プログラムメモリ２５,２６,２７プロセッサエレメント１００減算手段１０１フラグ値獲得手段１０２論理和手段１０３論理積手段１０４多値１判定手段１０５キャリー付き減算手段２００,２１０,２２０,２３０プロセッサエレメントｒ１，ｒ２，… 汎用レジスタ（オペランド）ｍｒマスタレジスタ

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 15/80 G06F 15/16 - 15/177 G06F 9/30 - 9/36 G06F 9/38

Claims

(57)【特許請求の範囲】

【請求項１】複数のプロセッサエレメントを備えるＳＩ
ＭＤ型並列計算装置において、各プロセッサエレメントの命令セット内に、第１オペラ
ンドと第２オペランドとに対して減算を施し、減算の結
果得られたフラグ値を出力する減算手段と、前記減算手
段から出力されたフラグ値のうちの、第３オペランドに
よって指定された種類のフラグ値を出力するフラグ値取
得手段と、第１オペランドが多値１であるかどうかを判
定し、多値１であれば２値１を、多値１以外であれば２
値０を出力する多値１判定手段と、前記多値１判定手段
の出力と前記フラグ値取得手段からのフラグ値とを論理
和する論理和手段と、マスクレジスタと前記論理和手段
の出力とを論理積し、結果を前記マスクレジスタに格納
する論理積手段とを備え、かつそれら各手段を一連に実
行する伝播可否判定命令を拡張命令として有することを
特徴とするＳＩＭＤ型並列計算装置。
【請求項２】前記減算手段が出力するフラグ値が、ゼロ
フラグ，サインフラグ，キャリーフラグ，およびオーバ
ーフローフラグからなる請求項１記載のＳＩＭＤ型並列
計算装置。
【請求項３】複数のプロセッサエレメントを備えるＳＩ
ＭＤ型並列計算装置において、各プロセッサエレメントの命令セット内に、第１オペラ
ンドと第２オペランドとに対してキャリーフラグを考慮
した減算を施し、減算の結果得られたフラグ値を出力す
るキャリー付き減算手段と、前記キャリー付き減算手段
から出力されたフラグ値のうちの、第３オペランドによ
って指定された種類のフラグ値を出力するフラグ値取得
手段と、第１オペランドが多値１であるかどうかを判定
し、多値１であれば２値１を、多値１以外であれば２値
０を出力する多値１判定手段と、前記多値１判定手段の
出力と前記フラグ値取得手段からのフラグ値とを論理和
する論理和手段と、マスクレジスタと前記論理和手段の
出力とを論理積し、結果を前記マスクレジスタに格納す
る論理積手段とを備え、かつそれら各手段を一連に実行
するキャリー付き伝播可否判定命令を拡張命令として有
することを特徴とするＳＩＭＤ型並列計算装置。
【請求項４】前記キャリー付き減算手段が出力するフラ
グ値が、ゼロフラグ，サインフラグ，キャリーフラグ，
およびオーバーフローフラグからなる請求項３記載のＳ
ＩＭＤ型並列計算装置。
【請求項５】複数のプロセッサエレメントを備えるＳＩ
ＭＤ型並列計算装置における各プロセッサエレメントの
命令セット内に、第１オペランドと第２オペランドとに
対して減算を施し、減算の結果得られたフラグ値を出力
する減算手段と、前記減算手段から出力されたフラグ値
のうちの、第３オペランドによって指定された種類のフ
ラグ値を出力するフラグ値取得手段と、第１オペランド
が多値１であるかどうかを判定し、多値１であれば２値
１を、多値１以外であれば２値０を出力する多値１判定
手段と、前記多値１判定手段の出力と前記フラグ値取得
手段からのフラグ値とを論理和する論理和手段と、マス
クレジスタと前記論理和手段の出力とを論理積し、結果
を前記マスクレジスタに格納する論理積手段とを備え、
かつそれら各手段を一連に実行する伝播可否判定命令を
拡張命令として追加することを特徴とする伝搬可否判定
命令の拡張方法。
【請求項６】前記減算手段が出力するフラグ値が、ゼロ
フラグ，サインフラグ，キャリーフラグ，およびオーバ
ーフローフラグからなる請求項５記載の伝搬可否判定命
令の拡張方法。
【請求項７】複数のプロセッサエレメントを備えるＳＩ
ＭＤ型並列計算装置における各プロセッサエレメントの
命令セット内に、第１オペランドと第２オペランドとに
対してキャリーフラグを考慮した減算を施し、減算の結
果得られたフラグ値を出力するキャリー付き減算手段
と、前記キャリー付き減算手段から出力されたフラグ値
のうちの、第３オペランドによって指定された種類のフ
ラグ値を出力するフラグ値取得手段と、第１オペランド
が多値１であるかどうかを判定し、多値１であれば２値
１を、多値１以外であれば２値０を出力する多値１判定
手段と、前記多値１判定手段の出力と前記フラグ値取得
手段からのフラグ値とを論理和する論理和手段と、マス
クレジスタと前記論理和手段の出力とを論理積し、結果
を前記マスクレジスタに格納する論理積手段とを備え、
かつそれら各手段を一連に実行するキャリー付き伝播可
否判定命令を拡張命令として追加することを特徴とする
キャリー付き伝搬可否判定命令の拡張方法。
【請求項８】前記キャリー付き減算手段が出力するフラ
グ値が、ゼロフラグ，サインフラグ，キャリーフラグ，
およびオーバーフローフラグからなる請求項７記載のキ
ャリー付き伝搬可否判定命令の拡張方法。