JP2654451B2 - データ出力方法 - Google Patents
データ出力方法Info
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- JP2654451B2 JP2654451B2 JP1155974A JP15597489A JP2654451B2 JP 2654451 B2 JP2654451 B2 JP 2654451B2 JP 1155974 A JP1155974 A JP 1155974A JP 15597489 A JP15597489 A JP 15597489A JP 2654451 B2 JP2654451 B2 JP 2654451B2
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- Japan
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
- G06F15/8076—Details on data register access
- G06F15/8084—Special arrangements thereof, e.g. mask or switch
Description
【発明の詳細な説明】 A.産業上の利用分野 この発明はデータ処理システムにおける浮動小数点演
算に関し、より具体的には不動小数点演算の間に入出力
操作を同時に行えるようにした浮動小数点装置に関す
る。
算に関し、より具体的には不動小数点演算の間に入出力
操作を同時に行えるようにした浮動小数点装置に関す
る。
B.従来技術 伝統的にはコンピュータは整数演算を実行する。すな
わちコンピュータはビットとして表現された２進整数
（２進デジット）の加算および減算を実行する。浮動小
数点演算もコンピュータで実行される。浮動小数点演算
パラメータは仮数および指数を含む。浮動小数点演算を
実行する手順は整数演算の手順と異なっており、より複
雑である。そして複雑であるために、多くのコンピュー
タは特殊目的のハードウェアを有し浮動小数点演算操作
を実行するようになっている。このハードウェアは通
常、浮動小数点ユニットと呼ばれ、中央処理ユニット
（CPU）とは別個に設けられている。
わちコンピュータはビットとして表現された２進整数
（２進デジット）の加算および減算を実行する。浮動小
数点演算もコンピュータで実行される。浮動小数点演算
パラメータは仮数および指数を含む。浮動小数点演算を
実行する手順は整数演算の手順と異なっており、より複
雑である。そして複雑であるために、多くのコンピュー
タは特殊目的のハードウェアを有し浮動小数点演算操作
を実行するようになっている。このハードウェアは通
常、浮動小数点ユニットと呼ばれ、中央処理ユニット
（CPU）とは別個に設けられている。
IBM RT PCワークステーションでは、浮動小数点ユニ
ットはバスを介してCPUに接続されている。CPUは浮動小
数点命令を実行する際にバスを介してコマンドを浮動小
数点ユニットに送出してこれらコマンドを実行し、さら
にCPU内の命令実行を、FPU（浮動小数点ユニット）がそ
の演算操作を実行する際に、継続する。
ットはバスを介してCPUに接続されている。CPUは浮動小
数点命令を実行する際にバスを介してコマンドを浮動小
数点ユニットに送出してこれらコマンドを実行し、さら
にCPU内の命令実行を、FPU（浮動小数点ユニット）がそ
の演算操作を実行する際に、継続する。
科学およびエンジニアリングのアプリケーションで
は、浮動小数点ベクトル演算が重要である。そしてFPU
が効率良くベクトル浮動小数点演算を実行することが要
請される。伝統的にベクトル処理は大容量のローカル・
メモリが必要である点に特徴があり、このローカル・メ
モリに大量のベクトル・ベースのデータがストアされ、
これによってベクトル・プロセッサがシステム・プロセ
ッサとインターフェースすることなしに操作を行えるよ
うになっている。このような構成においてはシステム・
プロセッサおよびベクトル・プロセッサ間のバスの能力
は問題とならない。ベクトル処理実行時間のベクトル入
出力（I/O）時間に対する割合いは大きいからである。
は、浮動小数点ベクトル演算が重要である。そしてFPU
が効率良くベクトル浮動小数点演算を実行することが要
請される。伝統的にベクトル処理は大容量のローカル・
メモリが必要である点に特徴があり、このローカル・メ
モリに大量のベクトル・ベースのデータがストアされ、
これによってベクトル・プロセッサがシステム・プロセ
ッサとインターフェースすることなしに操作を行えるよ
うになっている。このような構成においてはシステム・
プロセッサおよびベクトル・プロセッサ間のバスの能力
は問題とならない。ベクトル処理実行時間のベクトル入
出力（I/O）時間に対する割合いは大きいからである。
しかし大容量のローカル・メモリは高価である。この
発明はFPU演算操作をFPU I/O操作と同時に行えるように
して、このようなジレンマを解消するようにするもので
ある。
発明はFPU演算操作をFPU I/O操作と同時に行えるように
して、このようなジレンマを解消するようにするもので
ある。
C.発明の要旨 この発明によれば一連の操作シーケンスを実行し、所
与の結果を得るシステムが提供される。この場合、この
システムは（１）各操作シーケンスからの結果を継続し
て計算処理するステップと、（２）現行シーケンスの操
作結果を計算処理する間に先行シーケンスの計算処理結
果を読み出すステップとを含む。また、一連の操作シー
ケンスを計算処理しその結果を供給し、（１）各操作シ
ーケンスについて結果を継続して計算処理するステップ
と、（２）現行シーケンスの操作結果を計算処理する間
に次シーケンスの計算処理用のパラメタを書き込むステ
ップとを含むシステムも提供される。このような態様
で、入力および出力操作が計算処理操作と同時に実行さ
れる。
与の結果を得るシステムが提供される。この場合、この
システムは（１）各操作シーケンスからの結果を継続し
て計算処理するステップと、（２）現行シーケンスの操
作結果を計算処理する間に先行シーケンスの計算処理結
果を読み出すステップとを含む。また、一連の操作シー
ケンスを計算処理しその結果を供給し、（１）各操作シ
ーケンスについて結果を継続して計算処理するステップ
と、（２）現行シーケンスの操作結果を計算処理する間
に次シーケンスの計算処理用のパラメタを書き込むステ
ップとを含むシステムも提供される。このような態様
で、入力および出力操作が計算処理操作と同時に実行さ
れる。
この発明の好ましい実施例においては、さらに操作シ
ーケンスの計算処理結果をレジスタにストアするように
している。レジスタは操作の次シーケンスのパラメータ
も含んでいる。この実施例では、レジスタは結果または
パラメータをストアするのに割り当てられ、この割り当
ては、計算処理の継続中維持される。
ーケンスの計算処理結果をレジスタにストアするように
している。レジスタは操作の次シーケンスのパラメータ
も含んでいる。この実施例では、レジスタは結果または
パラメータをストアするのに割り当てられ、この割り当
ては、計算処理の継続中維持される。
この発明の好ましい実施例の一部として操作シーケン
ス結果の計算処理がベクトル算術アプリケーション上で
実行される。ベクトル算術アプリケーションはパイプラ
インの態様で実行される。実際のベクトル算術は乗算お
よび加算操作を含む。これら操作が実行されるときに、
レジスタの読み出しが行われる。これらレジスタには先
行操作の結果がストアされている。また現行の算術操作
の実行中に、次の算術操作用のオペランドがレジスタに
転送される。いくつかの算術操作がパイプラインの態様
で実行され、またこれらパイプライン操作の各々と同時
に入出力操作が実行されるので、算術操作および入出力
操作の実行速度が大幅に向上する。
ス結果の計算処理がベクトル算術アプリケーション上で
実行される。ベクトル算術アプリケーションはパイプラ
インの態様で実行される。実際のベクトル算術は乗算お
よび加算操作を含む。これら操作が実行されるときに、
レジスタの読み出しが行われる。これらレジスタには先
行操作の結果がストアされている。また現行の算術操作
の実行中に、次の算術操作用のオペランドがレジスタに
転送される。いくつかの算術操作がパイプラインの態様
で実行され、またこれらパイプライン操作の各々と同時
に入出力操作が実行されるので、算術操作および入出力
操作の実行速度が大幅に向上する。
D.実施例 この発明は浮動小数点算術操作の計算処理に関連す
る。第1A図は従来の浮動小数点算術操作用の単純なルー
プを示す。ステップ10においてループ・カウントＩが１
にセットされる。ステップ12においてＹ（Ｉ）がＹ
（Ｉ）プラスＸ（Ｉ）＊Ｋにセットされる。ステップ14
においてループ・カウントＩが増分される。ステップ16
でＩが所定のパラメータＮより小さいか否かが判断され
る。Ｎはループ計算処理の回数を示す。カウントＩがＮ
より小さければ処理はステップ12に戻る。カウントＩが
Ｎ以上であればこの処理は終了する。実際に実行される
計算操作は第1B図に示されるコンピュータ・インストラ
クションに説明される。最初定数ＫがレジスタR0に転送
される。つぎに浮動小数点乗算操作が実行される。ここ
でＸ（１）がレジスタR1に転送され、R1はR0で乗算さ
れ、その結果がR1に転送される。浮動小数点の加算はＹ
（Ｉ）をレジスタR2に転送し、R2をR1に加算し、その結
果をR2に転送することによって実行される。最後に、操
作の結果は、R2の内容をＹ（Ｉ）にストアすることによ
って読み出される。
る。第1A図は従来の浮動小数点算術操作用の単純なルー
プを示す。ステップ10においてループ・カウントＩが１
にセットされる。ステップ12においてＹ（Ｉ）がＹ
（Ｉ）プラスＸ（Ｉ）＊Ｋにセットされる。ステップ14
においてループ・カウントＩが増分される。ステップ16
でＩが所定のパラメータＮより小さいか否かが判断され
る。Ｎはループ計算処理の回数を示す。カウントＩがＮ
より小さければ処理はステップ12に戻る。カウントＩが
Ｎ以上であればこの処理は終了する。実際に実行される
計算操作は第1B図に示されるコンピュータ・インストラ
クションに説明される。最初定数ＫがレジスタR0に転送
される。つぎに浮動小数点乗算操作が実行される。ここ
でＸ（１）がレジスタR1に転送され、R1はR0で乗算さ
れ、その結果がR1に転送される。浮動小数点の加算はＹ
（Ｉ）をレジスタR2に転送し、R2をR1に加算し、その結
果をR2に転送することによって実行される。最後に、操
作の結果は、R2の内容をＹ（Ｉ）にストアすることによ
って読み出される。
第２図は従来例のタイミングを示す。この例では乗算
操作20が実行され、そののち加算操作２が実行され、つ
ぎに読み出し操作24が実行される。ループ・カウントＩ
が増分され、つぎの乗算操作26、加算操作28および読み
出し操作30が同様に実行される。
操作20が実行され、そののち加算操作２が実行され、つ
ぎに読み出し操作24が実行される。ループ・カウントＩ
が増分され、つぎの乗算操作26、加算操作28および読み
出し操作30が同様に実行される。
このように、これら操作の各々はループ・カウントに
応じて実行される。すなわち同一のパラメータＩに関連
するすべての操作は継続した順番で起こり、つぎのオペ
ランド（Ｉ＋１）は先行する組の操作が終了するまで使
用されない。換言すれば、Ｉの操作シーケンスとＩ＋１
の操作シーケンスとの間には混在もオーバーラップもな
い。
応じて実行される。すなわち同一のパラメータＩに関連
するすべての操作は継続した順番で起こり、つぎのオペ
ランド（Ｉ＋１）は先行する組の操作が終了するまで使
用されない。換言すれば、Ｉの操作シーケンスとＩ＋１
の操作シーケンスとの間には混在もオーバーラップもな
い。
第３図はデータ処理システムのブロック図である。こ
のデータ処理システムは浮動小数点ユニット101を有
し、この浮動小数点ユニット101がバス54によってDMAコ
ントローラ53に接続されている。そしてこのDMAコント
ローラ53がバス51を介してシステム・プロセッサ50およ
びシステム・メモリ52に接続されている。浮動小数点ユ
ニット101はI/Oコントロール・ユニット60を有し、この
I/Oコントロール・ユニット60がシステム・プロセッサ5
0および浮動小数点ユニット101の間、ならびにシステム
・メモリ52および浮動小数点ユニット101の間でシステ
ム・バス54を介して情報の転送を行う。I/Oコントロー
ル・ユニット60からのデータはバス62によりレジスタ・
ファイル58、浮動小数点演算術論理ユニット（ALU）64
および浮動小数点乗算ユニット74へ供給される。ALU64
は浮動少数点乗算操作以外のすべての浮動少数点、整数
および論理操作を実行する。ALU64は最高で４個までの
操作を処理するようにパイプライン処理の構成となって
いる。換言すればパイプライン・モードでは４つの操作
が同時に実行され、各サイクルに１個の操作結果が生成
される。タイミング信号は信号線８を介して発振器６か
ら供給される。
のデータ処理システムは浮動小数点ユニット101を有
し、この浮動小数点ユニット101がバス54によってDMAコ
ントローラ53に接続されている。そしてこのDMAコント
ローラ53がバス51を介してシステム・プロセッサ50およ
びシステム・メモリ52に接続されている。浮動小数点ユ
ニット101はI/Oコントロール・ユニット60を有し、この
I/Oコントロール・ユニット60がシステム・プロセッサ5
0および浮動小数点ユニット101の間、ならびにシステム
・メモリ52および浮動小数点ユニット101の間でシステ
ム・バス54を介して情報の転送を行う。I/Oコントロー
ル・ユニット60からのデータはバス62によりレジスタ・
ファイル58、浮動小数点演算術論理ユニット（ALU）64
および浮動小数点乗算ユニット74へ供給される。ALU64
は浮動少数点乗算操作以外のすべての浮動少数点、整数
および論理操作を実行する。ALU64は最高で４個までの
操作を処理するようにパイプライン処理の構成となって
いる。換言すればパイプライン・モードでは４つの操作
が同時に実行され、各サイクルに１個の操作結果が生成
される。タイミング信号は信号線８を介して発振器６か
ら供給される。
乗算ユニット74はすべての浮動小数点乗算を実行す
る。そして倍精度で最高２個の操作、単精度で最高４個
の操作を一時にパイプラインで実行できる。単精度のモ
ードでは、乗算ユニット74は各サイクルについて１個の
結果を生成する。倍精度モードでは４サイクルごとに１
個の結果を生成する。ALU64はバス66を介して出力をゲ
ート要素68に供給する。同様に乗算ユニット74はバス76
を介してゲート要素80に結果を出力する。ゲート要素6
8、80はバス62に結合される。レジスタ・ファイル58は
オペランド・パラメータおよび結果パラメータを記憶す
るのに用いられる。
る。そして倍精度で最高２個の操作、単精度で最高４個
の操作を一時にパイプラインで実行できる。単精度のモ
ードでは、乗算ユニット74は各サイクルについて１個の
結果を生成する。倍精度モードでは４サイクルごとに１
個の結果を生成する。ALU64はバス66を介して出力をゲ
ート要素68に供給する。同様に乗算ユニット74はバス76
を介してゲート要素80に結果を出力する。ゲート要素6
8、80はバス62に結合される。レジスタ・ファイル58は
オペランド・パラメータおよび結果パラメータを記憶す
るのに用いられる。
マイクロコード部98およびシーケンス部100は浮動小
数点ユニット101の動作を制御する。シーケンス部100は
マイクロコード部98をアクセスするためにアドレスを出
力する。シーケンス部100はインストラクション・デコ
ード部90に接続され、このインストラクション・デコー
ド部90はシステム・プロセッサ50からバス54を介してイ
ンストラクションを受け取る。これらインストラクショ
ンはインストラクション・デコード部90でデコードさ
れ、バス92、ゲート94およびバス96を介してシーケンス
部100に供給され、実行用に特別のセクションを選択す
る。マイクロコードの個々のビットはI/Oコントロール
・ユニット60（バス86によって）、ALU64（バス81によ
って）および乗算ユニット74（バス82によって）を制御
するために用いられる。インストラクション・デコード
・ユニット90はシステム・バス54からインストラクショ
ンを受け取るとインストラクションを２つのカテゴリに
分離する。第１のカテゴリは順次的なインストラクショ
ン用であり、このインストラクションは特別の継続した
順序で実行されなければならない。第２のカテゴリは並
行的なインストラクション用であり、このインストラク
ションは並行的に実行できるものである。並行的とは、
処理中の順次的インストラクションの実行とオーバーラ
ップさせることができるという意味である。
数点ユニット101の動作を制御する。シーケンス部100は
マイクロコード部98をアクセスするためにアドレスを出
力する。シーケンス部100はインストラクション・デコ
ード部90に接続され、このインストラクション・デコー
ド部90はシステム・プロセッサ50からバス54を介してイ
ンストラクションを受け取る。これらインストラクショ
ンはインストラクション・デコード部90でデコードさ
れ、バス92、ゲート94およびバス96を介してシーケンス
部100に供給され、実行用に特別のセクションを選択す
る。マイクロコードの個々のビットはI/Oコントロール
・ユニット60（バス86によって）、ALU64（バス81によ
って）および乗算ユニット74（バス82によって）を制御
するために用いられる。インストラクション・デコード
・ユニット90はシステム・バス54からインストラクショ
ンを受け取るとインストラクションを２つのカテゴリに
分離する。第１のカテゴリは順次的なインストラクショ
ン用であり、このインストラクションは特別の継続した
順序で実行されなければならない。第２のカテゴリは並
行的なインストラクション用であり、このインストラク
ションは並行的に実行できるものである。並行的とは、
処理中の順次的インストラクションの実行とオーバーラ
ップさせることができるという意味である。
第４図は並行的な態様で多重演算シーケンス（第1A図
と類似のもの）を実行する際のこの発明の動作を示すタ
イミング・チャートである。すなわち、乗算操作110お
よび加算操作112が継続した態様で実行される。つぎ
に、乗算操作114および加算操作118が読み出し操作116
と同時に実行される。この並列操作シーケンスは、最後
の乗算および加算操作が終了するまで継続し、そののち
最後の読み出し操作132が実行される。好ましい実施例
では、各ブロックはベクトル操作の計算処理を表わし、
このベクトル操作は４個の個別の演算操作を含む。括弧
つきのセクション111、113および115は操作ループを示
し、このループが最後のベクトル乗算および加算操作の
終了まで繰り返される。このようにしてこの好ましい例
では読み出し操作132が４個の結果を出力する。
と類似のもの）を実行する際のこの発明の動作を示すタ
イミング・チャートである。すなわち、乗算操作110お
よび加算操作112が継続した態様で実行される。つぎ
に、乗算操作114および加算操作118が読み出し操作116
と同時に実行される。この並列操作シーケンスは、最後
の乗算および加算操作が終了するまで継続し、そののち
最後の読み出し操作132が実行される。好ましい実施例
では、各ブロックはベクトル操作の計算処理を表わし、
このベクトル操作は４個の個別の演算操作を含む。括弧
つきのセクション111、113および115は操作ループを示
し、このループが最後のベクトル乗算および加算操作の
終了まで繰り返される。このようにしてこの好ましい例
では読み出し操作132が４個の結果を出力する。
好ましい実施例では、ベクトル並行処理は第5A図のフ
ローチャートに示される。ステップ150においてアレイ
・インデックスＩが初期化される。Ｊは計算処理が実行
されるべきアレイの要素の数を示し、このＪがＮに初期
化される。定数Ｋはレジスタにストアされ、第１回目の
４個の乗算および加算操作が実行される。換言すれば、
ベクトル操作は４個のオーバーラップした乗算および加
算操作を実行する。この場合Ｘの最初の４個の要素は定
数Ｋで乗算され、そののちアレイＹの最初の４個の要素
に加算される。４個の操作の各々の結果は対応するレジ
スタに転送される。ステップ152において、アレイ・イ
ンデックスは４だけ増分され、ＸおよびＹのつぎの４個
の要素に関する計算処理が進められる。Ｊは４だけ減分
される。ＸおよびＹの４個の要素による計算処理が終了
しているからである。ステップ154において残っている
要素の数が４未満であれば処理はステップ156に進む。
そうでなければステップ176に進む。
ローチャートに示される。ステップ150においてアレイ
・インデックスＩが初期化される。Ｊは計算処理が実行
されるべきアレイの要素の数を示し、このＪがＮに初期
化される。定数Ｋはレジスタにストアされ、第１回目の
４個の乗算および加算操作が実行される。換言すれば、
ベクトル操作は４個のオーバーラップした乗算および加
算操作を実行する。この場合Ｘの最初の４個の要素は定
数Ｋで乗算され、そののちアレイＹの最初の４個の要素
に加算される。４個の操作の各々の結果は対応するレジ
スタに転送される。ステップ152において、アレイ・イ
ンデックスは４だけ増分され、ＸおよびＹのつぎの４個
の要素に関する計算処理が進められる。Ｊは４だけ減分
される。ＸおよびＹの４個の要素による計算処理が終了
しているからである。ステップ154において残っている
要素の数が４未満であれば処理はステップ156に進む。
そうでなければステップ176に進む。
ステップ156において４個の乗算操作および４個の加
算操作が継続して実行される。４個の操作の各々はパイ
プラインの態様で前回の操作結果の読み出しと並行して
計算処理される。ステップ158においてＩおよびＪカウ
ンタは図示のとおり減分される。ステップ160において
Ｊが４未満であれば処理はステップ174に進む。そうで
なければ処理はステップ162に進みベクトル演算操作を
読み出し動作と並行して実行する。ステップ164におい
てＩおよびＪは図示のとおり減分される。判別ステップ
166は判別ステップ160と同様である。ここで再びステッ
プ168において読み出し動作がベクトル演算と並行して
実行される。ステップ170においてＩおよびＪが減分さ
れ、判別ステップ172において図示のとおり処理はステ
ップ156へループ・バックするか、またはステップ174に
進む。ステップ174において、先行の操作の結果が読み
出される。ステップ176において残っている操作（ルー
プ・カウント４より少ない）は順次的な態様で実行され
る。第5A図のループすなわちステップ162、166、168、1
70および172は繰り返され、削減可能であるが、この実
施例においてはこのような展開を採用してループ分岐お
よび実行時間の削減を図っている。
算操作が継続して実行される。４個の操作の各々はパイ
プラインの態様で前回の操作結果の読み出しと並行して
計算処理される。ステップ158においてＩおよびＪカウ
ンタは図示のとおり減分される。ステップ160において
Ｊが４未満であれば処理はステップ174に進む。そうで
なければ処理はステップ162に進みベクトル演算操作を
読み出し動作と並行して実行する。ステップ164におい
てＩおよびＪは図示のとおり減分される。判別ステップ
166は判別ステップ160と同様である。ここで再びステッ
プ168において読み出し動作がベクトル演算と並行して
実行される。ステップ170においてＩおよびＪが減分さ
れ、判別ステップ172において図示のとおり処理はステ
ップ156へループ・バックするか、またはステップ174に
進む。ステップ174において、先行の操作の結果が読み
出される。ステップ176において残っている操作（ルー
プ・カウント４より少ない）は順次的な態様で実行され
る。第5A図のループすなわちステップ162、166、168、1
70および172は繰り返され、削減可能であるが、この実
施例においてはこのような展開を採用してループ分岐お
よび実行時間の削減を図っている。
第5B図において、コンピュータ・インストラクション
が示されている。ステップ150では定数ＫがレジスタR32
に供給される。図示のとおりベクトル乗算およびベクト
ル加算操作がレジスタを用いて実行される。同様にステ
ップ156、162および168は図示のとおりのインストラク
ションを含む。ステップ174は、最後に実行されるベク
トル乗算および加算操作の読み出しを含む。
が示されている。ステップ150では定数ＫがレジスタR32
に供給される。図示のとおりベクトル乗算およびベクト
ル加算操作がレジスタを用いて実行される。同様にステ
ップ156、162および168は図示のとおりのインストラク
ションを含む。ステップ174は、最後に実行されるベク
トル乗算および加算操作の読み出しを含む。
第６図はベクトル演算および読み出し操作の間にレジ
スタR15〜R32に出入するデータの流れを示す。当初、定
数ＫはR32に置換される（インスタンス200）。レジスタ
・セット202においては４つのＸ値がR16〜19に置数さ
れ、ＸとＫとの乗算結果がR20〜R23に置数される。イン
スタンス204においては、元のＹ値がR24〜27に置数さ
れ、新たに算出されたＹ値がR28〜R31に置数される。イ
ンスタンス206においては次の４個のＸ値がR16〜R19に
置数され、定数と次のＸ値との最初の乗算結果がR20〜R
23に置数される。R24〜R27は前のシーケンスの結果を依
然保持していることに留意されたい。インスタンス208
においてＹパラメータを含んでいるR28〜R31の内容が読
み出される。換言すればそれら内容がレジスタ・ファイ
ル58（第３図）からシステム・バス54に出力される。こ
の処理はインスタンス206で示したような２番目の乗算
操作と並行して実行される。２番目のベクトル加算操作
がつぎに実行され、R24〜27にストアされていた古いＹ
値を用いて新しいＹ値を算出することになる。新しいＹ
値はR28〜R31にストアされる。インスタンス208および2
09はハードウェア・インターロックを示す。このインタ
ーロックはレジスタR28〜R31の中のデータの読み出しが
終了するまでこれらレジスタに新たなデータが書き込ま
れないようにするものである。
スタR15〜R32に出入するデータの流れを示す。当初、定
数ＫはR32に置換される（インスタンス200）。レジスタ
・セット202においては４つのＸ値がR16〜19に置数さ
れ、ＸとＫとの乗算結果がR20〜R23に置数される。イン
スタンス204においては、元のＹ値がR24〜27に置数さ
れ、新たに算出されたＹ値がR28〜R31に置数される。イ
ンスタンス206においては次の４個のＸ値がR16〜R19に
置数され、定数と次のＸ値との最初の乗算結果がR20〜R
23に置数される。R24〜R27は前のシーケンスの結果を依
然保持していることに留意されたい。インスタンス208
においてＹパラメータを含んでいるR28〜R31の内容が読
み出される。換言すればそれら内容がレジスタ・ファイ
ル58（第３図）からシステム・バス54に出力される。こ
の処理はインスタンス206で示したような２番目の乗算
操作と並行して実行される。２番目のベクトル加算操作
がつぎに実行され、R24〜27にストアされていた古いＹ
値を用いて新しいＹ値を算出することになる。新しいＹ
値はR28〜R31にストアされる。インスタンス208および2
09はハードウェア・インターロックを示す。このインタ
ーロックはレジスタR28〜R31の中のデータの読み出しが
終了するまでこれらレジスタに新たなデータが書き込ま
れないようにするものである。
第7A図および第7B図は並行操作およびインターロック
を含む並行操作を示す。第7A図において、線220はＮ番
目のシーケンス・インストラクション220Aおよび（Ｎ＋
１）番目のシーケンス・インストラクション220Bが起こ
る時間間隔を表わしている。この波形はシーケンサ100
により線86を介してI/Oコントロール・ユニット60に供
給されている。インストラクションの実行の開始220Aの
間に、シーケンサ100はインストラクション・デコード
・ユニット90からフラグおよびデータを受け取る。適切
なデータがALU6および乗算ユニット74へレジスタ・ファ
イル58からバス62を通じて供給される。ALU64および乗
算ユニット74によって使用されないバス・サイクルは波
形221によって示されている。サイクル221A〜221Fはイ
ンストラクションＮの実行の間に必要とされないバス・
サイクル（バス62に対する）を表わす。これらサイクル
はシーケンサ100から線86を介してI/Oコントロール・ユ
ニット60への通信に利用できる。この例では、I/Oコン
トロール・ユニット60は時刻222A〜222Dの間にレジスタ
・ファイル58をアクセスし、サイクル221B〜221Eの間に
インストラクション（Ｎ−１）用の読み出し操作を同時
に行う。この場合、インストラクション（Ｎ−１）用の
並行読み出しは順次インストラクションの実行開始後に
開始するが、インストラクションＮの実行中に完了す
る。波形224で示すように並行読み出し操作は、順次イ
ンストラクションＮの実行の完了前に終了するので、次
の順次インストラクション（Ｎ＋１）の実行を図示のと
おり行える。
を含む並行操作を示す。第7A図において、線220はＮ番
目のシーケンス・インストラクション220Aおよび（Ｎ＋
１）番目のシーケンス・インストラクション220Bが起こ
る時間間隔を表わしている。この波形はシーケンサ100
により線86を介してI/Oコントロール・ユニット60に供
給されている。インストラクションの実行の開始220Aの
間に、シーケンサ100はインストラクション・デコード
・ユニット90からフラグおよびデータを受け取る。適切
なデータがALU6および乗算ユニット74へレジスタ・ファ
イル58からバス62を通じて供給される。ALU64および乗
算ユニット74によって使用されないバス・サイクルは波
形221によって示されている。サイクル221A〜221Fはイ
ンストラクションＮの実行の間に必要とされないバス・
サイクル（バス62に対する）を表わす。これらサイクル
はシーケンサ100から線86を介してI/Oコントロール・ユ
ニット60への通信に利用できる。この例では、I/Oコン
トロール・ユニット60は時刻222A〜222Dの間にレジスタ
・ファイル58をアクセスし、サイクル221B〜221Eの間に
インストラクション（Ｎ−１）用の読み出し操作を同時
に行う。この場合、インストラクション（Ｎ−１）用の
並行読み出しは順次インストラクションの実行開始後に
開始するが、インストラクションＮの実行中に完了す
る。波形224で示すように並行読み出し操作は、順次イ
ンストラクションＮの実行の完了前に終了するので、次
の順次インストラクション（Ｎ＋１）の実行を図示のと
おり行える。
対照的な場合を第7B図に示す。この場合Ｎ番目の順次
インストラクション226Aは、前と同様に実行される。た
だし、波形27で示されるように３つのバス・サイクル22
7A〜227Cしか未使用で残っていない点が異なる。この例
では、I/Oコントロール・ユニット60が第１の並行読み
出し操作時刻228を開始させる（波形228）。しかし、４
つのバス・サイクルが必要であり、かつインストラクシ
ョンＮ（226A）の実行前にたった２つの並行読み出し操
作228Aおよび228Bが終了できるのみなので、残りの２つ
の操作228Cおよび228DをインストラクションＮの実行終
了後（時刻226B）に実行する必要がある。この時で、す
べてのバス・サイクルを利用できるようになり（期間22
7D）、I/Dコントロール・ユニット60が次インストラク
ションの開始を遅延またはインターロックする。このた
めに、I/Oコントロール・ユニット60はバス89を介して
インストラクション・デコード・ユニット92に波形230A
を送出する。これにより次インストラクション・データ
およびフラグ情報がシーケンサ100に送出されるのが禁
止される。時刻230Bにおいて、I/Oコントロール・ユニ
ット60はバス62を開放し、次の順次インストラクション
（Ｎ＋１）が実行開始する（226D）。このようなインタ
ーロックが必要となるのは、独立したインストラクショ
ン（Ｎ＋１）が並行読み出しインストラクションと同一
のレジスタ（第６図）を使用するからである。このよう
なインターロックがないと、新たなデータがR24〜31に
先行結果の読み出し前に置数され、データ・ロスとな
る。
インストラクション226Aは、前と同様に実行される。た
だし、波形27で示されるように３つのバス・サイクル22
7A〜227Cしか未使用で残っていない点が異なる。この例
では、I/Oコントロール・ユニット60が第１の並行読み
出し操作時刻228を開始させる（波形228）。しかし、４
つのバス・サイクルが必要であり、かつインストラクシ
ョンＮ（226A）の実行前にたった２つの並行読み出し操
作228Aおよび228Bが終了できるのみなので、残りの２つ
の操作228Cおよび228DをインストラクションＮの実行終
了後（時刻226B）に実行する必要がある。この時で、す
べてのバス・サイクルを利用できるようになり（期間22
7D）、I/Dコントロール・ユニット60が次インストラク
ションの開始を遅延またはインターロックする。このた
めに、I/Oコントロール・ユニット60はバス89を介して
インストラクション・デコード・ユニット92に波形230A
を送出する。これにより次インストラクション・データ
およびフラグ情報がシーケンサ100に送出されるのが禁
止される。時刻230Bにおいて、I/Oコントロール・ユニ
ット60はバス62を開放し、次の順次インストラクション
（Ｎ＋１）が実行開始する（226D）。このようなインタ
ーロックが必要となるのは、独立したインストラクショ
ン（Ｎ＋１）が並行読み出しインストラクションと同一
のレジスタ（第６図）を使用するからである。このよう
なインターロックがないと、新たなデータがR24〜31に
先行結果の読み出し前に置数され、データ・ロスとな
る。
第８図は第５図のループ操作（ループの第１、第２、
第３フェーズ）を示すものである。時刻252において乗
算操作が実行される。この操作は図示のとおり時刻250
で始まり、時刻254で終了する。これに引き続いて、時
刻256で加算操作が実行され、時刻262で終了する。乗算
操作274は時刻270で開始して加算操作の終了とオーバー
ラップすることに留意されたい。乗算操作252の実行お
よび加算操作260に待ち行列処理と並行して読み出し操
作266が実行される。この読み出し操作は、先行する乗
算および加算操作の１つの結果（R28〜R31中）を読み出
すものである。並行読み出し動作は、つぎの乗算、加算
計算処理の各々につき示されるような態様で実行され
る。ここで、第８図に示す乗算および加算操作の各々は
ベクトル乗算および加算操作であることに留意された
い。各々はパイプ・ラインで実行される４つのベクトル
算術加算操作に継続してパイプラインで実行される４つ
の個別の乗算操作を含む。したがって、各読み出し操作
は４つのレジスタの内容をシステム・バス54（第３図）
に供給することになる。
第３フェーズ）を示すものである。時刻252において乗
算操作が実行される。この操作は図示のとおり時刻250
で始まり、時刻254で終了する。これに引き続いて、時
刻256で加算操作が実行され、時刻262で終了する。乗算
操作274は時刻270で開始して加算操作の終了とオーバー
ラップすることに留意されたい。乗算操作252の実行お
よび加算操作260に待ち行列処理と並行して読み出し操
作266が実行される。この読み出し操作は、先行する乗
算および加算操作の１つの結果（R28〜R31中）を読み出
すものである。並行読み出し動作は、つぎの乗算、加算
計算処理の各々につき示されるような態様で実行され
る。ここで、第８図に示す乗算および加算操作の各々は
ベクトル乗算および加算操作であることに留意された
い。各々はパイプ・ラインで実行される４つのベクトル
算術加算操作に継続してパイプラインで実行される４つ
の個別の乗算操作を含む。したがって、各読み出し操作
は４つのレジスタの内容をシステム・バス54（第３図）
に供給することになる。
またI/Oコントローラ・ユニット60が、ALU64中の加算
操作および乗算ユニット74中の乗算操作と並行してレジ
スタ・ファイル58に対する読み出しおよび書き込みの双
方を実行できることを理解される。これは、デュアル・
ポート・アクセス・メモリを用い、先の並行読み出し操
作と同様の態様でレジスタ・ファイルにオペランド・パ
ラメータを供給することにより実現できるであろう。た
だし書き込み情報のアクセスは第２ポートを用いて行
う。
操作および乗算ユニット74中の乗算操作と並行してレジ
スタ・ファイル58に対する読み出しおよび書き込みの双
方を実行できることを理解される。これは、デュアル・
ポート・アクセス・メモリを用い、先の並行読み出し操
作と同様の態様でレジスタ・ファイルにオペランド・パ
ラメータを供給することにより実現できるであろう。た
だし書き込み情報のアクセスは第２ポートを用いて行
う。
E.発明の効果 この発明によれば操作シーケンス実行中に先行操作シ
ーケンスの操作結果を読み出すようにしているので処理
の高速化を実現できる。
ーケンスの操作結果を読み出すようにしているので処理
の高速化を実現できる。
第1A図、第1B図および第２図は従来例を説明する図、第
３図はこの発明の一実施例を示すブロック図、第４図、
第5A図、第5B図、第６図、第7A図、第7B図および第８図
は第３図例を説明する図である。
３図はこの発明の一実施例を示すブロック図、第４図、
第5A図、第5B図、第６図、第7A図、第7B図および第８図
は第３図例を説明する図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロバート・ジヨン・ウアグハート アメリカ合衆国テキサス州オースチン、 マイステイツク・オークス・トレイル 4217番地 (72)発明者 マイケル・テレール・ヴアノバー アメリカ合衆国テキサス州オースチン、 グラシイ・・フアームス・1812エイ番地 (72)発明者 ジヨン・アルヴイン・ヴオルテイン アメリカ合衆国テキサス州オースチン、 ブロードメイド13001番地 (56)参考文献 特開 昭58−129552（ＪＰ，Ａ) 特開 昭61−48037（ＪＰ，Ａ) 特開 昭56−101268（ＪＰ，Ａ)
Claims (2)
- 【請求項１】データ処理システムにおける、複数の隣接
する汎用レジスタ及び算術論理ユニットで一連のオペレ
ーション・シーケンスを行い、情報バスに各オペレーシ
ョン・シーケンスに対する最終結果を出力するデータ方
法であって、 一意的にパラメータを記憶するように、前記複数の隣接
する汎用レジスタの各々に、前記シーケンス中のオペレ
ーションの中間結果及びオペレーション・シーケンスの
最終結果を割当てるステップと、 前記算術論理ユニットで、前記シーケンスのオペレーシ
ョンの各々に対する結果を連続的に計算するステップ
と、 シーケンスの各オペレーションの計算の後に、シーケン
スの各オペレーションからの結果をそれに割当てられた
レジスタに記憶するステップと、 先のシーケンスに割当てられたレジスタから前記オペレ
ーション・シーケンスの最終結果を前記情報バスに出力
し、同時に次のオペレーション・シーケンスの結果をそ
れに割当てられたレジスタを用いて計算するステップと を含むデータ出力方法。 - 【請求項２】データ処理システムにおける、複数の隣接
する汎用レジスタ及び算術論理ユニットで一連のオペレ
ーション・シーケンスを行い、情報バスに各オペレーシ
ョン・シーケンスに対する最終結果を出力するデータ方
法であって、 一意的にパラメータを記憶するように、前記複数の隣接
する汎用レジスタの各々に、前記シーケンス中のオペレ
ーションの中間結果及びオペレーション・シーケンスの
最終結果を割当てるステップと、 前記算術論理ユニットで、前記シーケンスのオペレーシ
ョンの各々に対する結果を連続的に計算するステップ
と、 シーケンスの各オペレーションの計算の後に、シーケン
スの各オペレーションからの結果をそれに割当てられた
レジスタに記憶するステップと、 次のオペレーション・シーケンスに対する、前記情報バ
スからのパラメータをそれに割当てられたレジスタに格
納し、同時に現在のシーケンスのオペレーションの結果
をそれに割当てられたレジスタを用いて計算するステッ
プと を含むデータ出力方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US21138788A | 1988-06-23 | 1988-06-23 | |
| US211387 | 1998-12-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02255916A JPH02255916A (ja) | 1990-10-16 |
| JP2654451B2 true JP2654451B2 (ja) | 1997-09-17 |
Family
ID=22786730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1155974A Expired - Fee Related JP2654451B2 (ja) | 1988-06-23 | 1989-06-20 | データ出力方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0348030B1 (ja) |
| JP (1) | JP2654451B2 (ja) |
| DE (1) | DE68926183T2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5438669A (en) * | 1991-11-20 | 1995-08-01 | Hitachi, Ltd. | Data processor with improved loop handling utilizing improved register allocation |
| EP0623874A1 (en) * | 1993-05-03 | 1994-11-09 | International Business Machines Corporation | Method for improving the performance of processors executing instructions in a loop |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4128880A (en) * | 1976-06-30 | 1978-12-05 | Cray Research, Inc. | Computer vector register processing |
| JPS57134774A (en) * | 1981-02-13 | 1982-08-20 | Hitachi Ltd | Vector operating device |
| JPS57166649A (en) * | 1981-03-30 | 1982-10-14 | Ibm | Data processing system |
| JPS58129552A (ja) * | 1982-01-28 | 1983-08-02 | Hitachi Ltd | 演算処理装置 |
| JPH0650512B2 (ja) * | 1984-07-11 | 1994-06-29 | 日本電気株式会社 | デ−タ処理装置 |
| US4745547A (en) * | 1985-06-17 | 1988-05-17 | International Business Machines Corp. | Vector processing |
-
1989
- 1989-05-09 EP EP19890304658 patent/EP0348030B1/en not_active Expired - Lifetime
- 1989-05-09 DE DE1989626183 patent/DE68926183T2/de not_active Expired - Fee Related
- 1989-06-20 JP JP1155974A patent/JP2654451B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0348030A2 (en) | 1989-12-27 |
| EP0348030A3 (en) | 1993-02-24 |
| EP0348030B1 (en) | 1996-04-10 |
| JPH02255916A (ja) | 1990-10-16 |
| DE68926183T2 (de) | 1996-10-10 |
| DE68926183D1 (de) | 1996-05-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080530 Year of fee payment: 11 |
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| LAPS | Cancellation because of no payment of annual fees |