JP3451640B2 - Ｓｉｍｄ計算機 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、いわゆるＳＩＭＤ(Sin
gle Instruction Multiple Data-system) アーキテクチ
ャにおける条件分岐処理を実現するＳＩＭＤ計算機に関
するものである。

【０００２】

【従来の技術】従来より、例えばビデオ信号等の信号処
理用のディジタル・シグナル・プロセッサ（ＤＳＰ）の
アーキテクチャとして、ＳＩＭＤ構成を採用するものが
ある。当該ＳＩＭＤ構成は、１つの命令を複数のプロセ
ッサエレメントが同時に処理できるようになされたもの
である。その具体例としては、例えば、文献「Childers
J. et al(TI), "SVP: Serial Video Processor",IEEE 1
990 Custom IntegratedCircuits Conference, pp.17.3.
1-4.」等があり、ここに開示されたＤＳＰにおいては、
１０２４個のシリアルプロセッサエレメントを１０２４
個集積している。

【０００３】

【発明が解決しようとする課題】ここで、従来のＳＩＭ
Ｄ計算機の一例を図３に示す。

【０００４】この図３において、アドレスデコーダ２５
では、端子３２，３３，３４を介して供給されたアドレ
ス信号Ａ２，Ａ１，Ａ０をデコードして、各プロセッサ
エレメントＰＥ０，ＰＥ２，・・・のデータメモリ２１
に対するアドレスデータ（読み出しアドレスデータ）を
生成する。なお、図３にはデータメモリ２１が８ワード
の場合を示している。

【０００５】各プロセッサエレメントＰＥ０，ＰＥ２，
・・・では、上記アドレスデコーダ２５からのアドレス
データに応じて各データメモリ２１から読み出された値
が、図示を省略するコントローラからのＡＬＵ(Arithme
tic and Logical Unit) 命令に応じて動作するＡＬＵ回
路２２に送られる。また、レジスタ２３には上記ＡＬＵ
回路２２で既に演算された値が保持されており、このレ
ジスタ２３の出力が上記ＡＬＵ回路２２に帰還されてい
る。したがって、当該ＡＬＵ回路２２では、上記データ
メモリ２１から読み出された値と上記レジスタ２３に保
持された１つ前の演算値とを用いて、累算演算がなされ
ることになる。

【０００６】このように、図３のＳＩＭＤ計算機では、
全てのプロセッサエレメントＰＥ０，ＰＥ２，・・・に
対して均一なアドレス信号Ａ２，Ａ１，Ａ０、及びＡＬ
Ｕ命令が与えられて、各々のプロセッサエレメントＰＥ
で同一の命令に対する信号処理が実行されるようになっ
ている。

【０００７】すなわち、この図３の構成のようなＳＩＭ
Ｄ計算機では、アドレスデコーダ２５が全てのプロセッ
サエレメントＰＥ０，ＰＥ２，・・・で共有されてお
り、したがって、例えばデータメモリ２１の読み出しア
ドレスを各プロセッサエレメントＰＥ０，ＰＥ２，・・
・毎に変えることができない。

【０００８】このようなことから、従来は、図４に示す
ように、上述同様のＡＬＵ回路４２における演算の状況
に応じた情報（ＡＬＵコンディションフラグ）を用い
て、データメモリ４１の読み出しアドレスをプロセッサ
エレメントＰＥ０，ＰＥ２，・・・毎に変え得るように
している。

【０００９】すなわち、この図４において、端子５２，
５３，５４を介して供給されたアドレス信号Ａ２，Ａ
１，Ａ０は、各プロセッサエレメントＰＥ０，ＰＥ２，
・・・に送られる。これらアドレス信号Ａ２，Ａ１，Ａ
０のうち、例えばアドレス信号Ａ２，Ａ１は各プロセッ
サエレメントＰＥ０，ＰＥ２，・・・に内蔵されるアド
レスデコーダ４５に送られ、アドレス信号Ａ０はセレク
タ４６の一方の被切換端子に送られる。

【００１０】また、この図４のデータメモリ４１から読
み出された値は、端子５５を介した図示を省略するコン
トローラからのＡＬＵ命令に応じて動作するＡＬＵ回路
４２に送られる。また、レジスタ４３には上記ＡＬＵ回
路４２で既に演算された値が保持されており、このレジ
スタ４３の出力が上記ＡＬＵ回路４２に帰還されてい
る。したがって、当該ＡＬＵ回路４２では、上記データ
メモリ４１から読み出された値と上記レジスタ４３に保
持された１つ前の演算値とを用いて、累算演算がなされ
ることになる。なお、図４にはデータメモリ４１が８ワ
ードの場合を示している。

【００１１】ここで、この図４に示す各プロセッサエレ
メントＰＥ０，ＰＥ２，・・・においては、上記ＡＬＵ
回路４２における演算の状況に応じた情報であるＡＬＵ
コンディションフラグが、コンディションフラグレジス
タ４４に保持されるようになっている。当該コンディシ
ョンフラグレジスタ４４から出力されるコンディション
フラグが、上記セレクタ４６の他方の被切換端子に送ら
れるようになっている。

【００１２】当該セレクタ４６は上記ＡＬＵ命令に応じ
て２つの被切換端子を切り換えるものであり、当該セレ
クタ４６で切り換えられたコンディションフラグ或いは
上記アドレス信号Ａ０が、上記アドレス信号Ａ２，Ａ１
と共にアドレスデコーダ４５に送られる。

【００１３】上記アドレスデコーダ４５では、上記アド
レス信号Ａ２，Ａ１と、コンディションフラグ或いは上
記アドレス信号Ａ０とから、上記データメモリ４１に対
するアドレスデータ（読み出しアドレスデータ）を生成
する。

【００１４】上述のように、この図４の例では、上記Ａ
ＬＵコンディションフラグを用いて、データメモリ４１
の読み出しアドレスをプロセッサエレメントＰＥ０，Ｐ
Ｅ２，・・・毎に変え得るようにしている。

【００１５】しかし、この図４の構成の場合、各々のプ
ロセッサエレメントＰＥ０，ＰＥ２，・・・がそれぞれ
アドレスデコーダ４５を持つことになる。このため、例
えば数千〜数万のプロセッサエレメントでＳＩＭＤ計算
機を構成しようとするような場合には、回路規模が大き
くなり、実現が困難である。

【００１６】上述したようなことに鑑み、本発明は、回
路規模を大きくすることなく各プロセッサエレメント毎
にデータメモリの読み出しアドレスを変えることを可能
とするＳＩＭＤ計算機を提供することを目的としてい
る。

【００１７】

【課題を解決するための手段】本発明のＳＩＭＤ計算機
は、上述の目的を達成するために提案されたものであ
り、Ｎビットのアドレス信号のうちのＭビットをデコー
ドしてアドレスデータを生成するアドレスデータ生成手
段と、当該アドレスデータ生成手段からのアドレスデー
タが供給される複数のプロセッサエレメントとからな
り、各プロセッサエレメントで並列的に演算処理を行う
ＳＩＭＤ計算機であって、上記各プロセッサエレメント
は、上記アドレスデータ生成手段からのアドレスデータ
が供給されると共に１つのアドレスデータで複数の記憶
領域が指定されるメモリ手段と、上記１つのアドレスデ
ータに応じて指定される上記メモリ手段の複数の記憶領
域のうちの１つを選択する第１の選択手段と、上記第１
の選択手段で選択されたメモリ手段の記憶領域に記憶さ
れた値を用いて累算演算を行う累算手段と、上記累算手
段での累算の状況に応じた情報を保持する保持手段と、
所定の制御信号に応じて上記Ｎビットのアドレス信号の
うちの上記Ｍビットを除くＫビットの信号と上記保持手
段の出力とを切り換えて上記第１の選択手段への切換制
御信号とする第２の選択手段とを有してなるものであ
る。

【００１８】ここで、上記メモリ手段は複数のメモリバ
ンクからなり、上記第１の選択手段は上記複数のメモリ
バンクの何れか１つを選択するものとする。すなわち、
当該第１の選択手段としては、各メモリバンクから読み
出されたデータを選択的に切り換えるもの、或いは、各
メモリバンクに対する読出イネーブル信号を生成するも
のが考えられる。これは、各メモリバンクからデータを
読み出す場合であるが、逆に、各メモリバンクにデータ
を書き込む場合の上記第１の選択手段としては、各メモ
リバンクに書き込まれるデータを選択的に切り換えて各
メモリバンクに供給するもの、或いは、各メモリバンク
に対する書込イネーブル信号を生成するものが考えられ
る。

【００１９】また、本発明において、上記Ｎビットのア
ドレス信号のうちの上記Ｍビットを除くＫビットの信号
は、当該Ｎビットのアドレス信号の最下位ビット（或い
は下位側Ｋビット）とすることが望ましい。すなわち、
例えば、Ｎ＝３ビットでＭ＝２ビットとした場合には、
上記Ｋビットを最下位ビットとする。

【００２０】言い換えると、本発明のＳＩＭＤ計算機
は、各々のプロセッサエレメントのデータメモリを２つ
以上のメモリバンクで構成し、各メモリバンクへのアド
レス信号のうち、メモリバンクの切り換えにかかるアド
レス信号を、各々のプロセッサエレメントのＡＬＵ等の
ステータスフラグ（コンディションフラグ）の値で制御
可能にする（言い換えれば、メモリのアドレス信号のう
ち、メモリバンクの切り換えにかからないところのみを
予めデコードし、全てのプロセッサエレメントのメモリ
バンクに共通に与える。）ことで、各々のプロセッサエ
レメントの演算の状況に応じたメモリの読み出し又は書
き込みを可能にする（すなわち条件分岐的な制御を可能
とする）ものである。

【００２１】

【作用】本発明のＳＩＭＤ計算機によれば、各プロセッ
サエレメントにはそれぞれ同一のアドレスデータが供給
されるが、各プロセッサエレメントでは、所定の制御信
号に応じてＮビットのアドレス信号のうちのＫビットの
信号と累算手段での累算の状況に応じた情報とを切り換
えて第１の選択手段への切換制御信号とすることで、各
プロセッサエレメント毎に条件分岐的な制御を可能とし
ている。

【００２２】

【実施例】以下、本発明のＳＩＭＤ計算機の実施例を図
面を参照しながら説明する。

【００２３】本発明実施例のＳＩＭＤ計算機の一構成例
を図１に示す。本実施例のＳＩＭＤ計算機は、図１に示
すように、Ｎビットのアドレス信号（例えば３ビットの
アドレス信号Ａ２，Ａ１，Ａ０）のうちのＭビット（例
えばアドレス信号Ａ２，Ａ１）をデコードしてアドレス
データを生成するアドレスデータ生成手段としてのアド
レスデコーダ５と、当該アドレスデコーダ５からのアド
レスデータが供給される複数のプロセッサエレメントＰ
Ｅ０，ＰＥ１，・・・とからなり、各プロセッサエレメ
ントＰＥ０，ＰＥ１，・・・で１つの命令に対して並列
的に演算処理を行うＳＩＭＤ計算機である。

【００２４】このＳＩＭＤ計算機において、上記各プロ
セッサエレメントＰＥ０，ＰＥ１，・・・は、上記アド
レスデコーダ５からのアドレスデータが供給されると共
に１つのアドレスデータで複数の記憶領域が指定される
メモリ手段としての例えばメモリバンク１ａ，１ｂと、
上記１つのアドレスデータに応じて指定される上記各記
憶領域のうちの１つを選択する第１の選択手段としての
メモリバンクセレクタ７並びにＡＮＤゲート８ａ，８ｂ
と、当該第１の選択手段で選択された記憶領域から読み
出された値を用いて累算演算を行う累算手段としてのＡ
ＬＵ回路２並びにレジスタ３と、当該累算手段のＡＬＵ
回路２での累算の状況に応じた情報としてのＡＬＵコン
ディションフラグを保持する保持手段であるコンディシ
ョンフラグレジスタ４と、図示を省略するコントローラ
から端子１６を介して供給される所定の制御信号として
のコンディション信号ＣＯＮＤに応じて上記３ビットの
アドレス信号Ａ２，Ａ１，Ａ０のうちの上記２ビット
（Ａ２，Ａ１）を除く１ビットの信号（最下位ビットの
Ａ０）と上記コンディションフラグレジスタ４の出力と
を切り換えて上記第１の選択手段への切換制御信号とす
る第２の選択手段であるアドレスセレクタ６とを有して
なるものである。

【００２５】ここで、上記メモリバンク１ａ，１ｂはそ
れぞれが複数の記憶領域を有し、同一のアドレスデータ
でそれぞれ同一の記憶領域が指定されるものである。し
たがって、これらメモリバンク１ａ，１ｂに対して、任
意の１つのアドレスデータを供給すると共に、上記メモ
リバンクセレクタ７或いはＡＮＤゲート８ａ，８ｂで何
れか一方のメモリバンクのみを選択すれば、上記任意の
１つのアドレスデータに応じて指定される上記メモリバ
ンク１ａ，１ｂの２つの記憶領域のうちの１つのみを選
択することが可能となる。

【００２６】なお、本実施例では、プロセッサエレメン
トＰＥ０，プロセッサエレメントＰＥ１の２つについて
のみ説明し、また、メモリバンク１ａ，１ｂのアドレス
信号がＡ２，Ａ１，Ａ０の３本（８ワード）の場合で、
各プロセッサエレメントＰＥには、前述の図４のように
アドレスデコーダ５を含まずＡＬＵ回路２のみを演算コ
ンポーネンイトとして持つ例である。

【００２７】この図１において、端子１１にはメモリバ
ンク１ａ，１ｂの書込イネーブル信号ＷＥが供給され、
端子１２，１３，１４には上記アドレス信号Ａ２，Ａ
１，Ａ０が、端子１５には図示を省略するコントローラ
からのＡＬＵ命令が供給されている。

【００２８】また、アドレス信号Ａ２，Ａ１，Ａ０のう
ちの上位側２ビットのＡ２，Ａ１，Ａ０はアドレスデコ
ーダ５に送られ、最下位ビットのＡ０はアドレスセレク
タ６の一方の被切換端子に送られるようになっている。

【００２９】上記アドレス信号Ａ２，Ａ１が供給される
上記アドレスデコーダ５では、これらアドレス信号Ａ
２，Ａ１から、各プロセッサエレメントＰＥ０，ＰＥ
１，・・・の上記メモリバンク１ａ，１ｂに対するアド
レスデータを生成する。

【００３０】これらアドレスデータが供給される上記メ
モリバンク１ａの出力端子は上記メモリバンクセレクタ
７の一方の被切換端子と接続され、上記メモリバンク１
ｂの出力端子は上記メモリバンクセレクタ７の他方の被
切換端子と接続されている。

【００３１】上記アドレスデコーダ５からのアドレスデ
ータに基づいてメモリバンク１ａ，１ｂから読み出され
るデータは、上記メモリバンクセレクタ７を介して上記
ＡＬＵ回路２に送られるようになっている。また、レジ
スタ３には上記ＡＬＵ回路２で既に演算された値（初期
化の場合は“０”）が保持されており、このレジスタ３
の出力が上記ＡＬＵ回路２に帰還されるようになってい
る。したがって、当該ＡＬＵ回路２では、上記メモリバ
ンクセレクタ７を介して供給される何れか一方のメモリ
バンクからのデータと上記レジスタ３に保持された１つ
前の演算値（或いは初期化の場合の“０”）とを用い
て、累算演算がなされることになる。

【００３２】また、本実施例のＡＬＵ回路２からは上記
ＡＬＵコンディションフラグが出力されるようになって
おり、このコンディションフラグがコンディションフラ
グレジスタ４に保持されるようになっている。当該コン
ディションフラグレジスタ４から出力されるコンディシ
ョンフラグが、上記アドレスセレクタ６の他方の被切換
端子に送られるようになっている。

【００３３】本実施例のアドレスセレクタ６は、端子１
６を介して供給されるコンディション信号ＣＯＮＤに応
じて２つの被切換端子を切り換えるものであり、例えば
コンディション信号ＣＯＮＤが例えば“Ｌ”（Ｌｏｗレ
ベル）のときに上記アドレス信号Ａ０が供給される上記
一方の被切換端子側が選ばれ、上記コンディション信号
ＣＯＮＤが“Ｈ”（Ｈｉｇｈレベル）とのきに上記コン
ディションフラグレジスタ４からのコンディションフラ
グが供給される上記他方の被切換端子側が選ばれるもの
である。

【００３４】当該アドレスセレクタ６で選ばれたコンデ
ィションフラグ或いは上記アドレス信号Ａ０は、上記メ
モリバンクセレクタ７の切換制御信号となされる。当該
メモリバンクセレクタ７は、例えば、上記アドレスセレ
クタ６の出力が“Ｌ”のときに上記メモリバンク１ａの
出力が供給される上記一方の被切換端子側が選ばれ、上
記アドレスセレクタ６の出力が“Ｈ”のときに上記メモ
リバンク１ｂの出力が供給される上記他方の被切換端子
側が選ばれる。

【００３５】また、上記アドレスセレクタ６の出力は、
一方の入力端子（非反転入力端子）に上記書込イネーブ
ル信号ＷＥが供給される上記ＡＮＤ（論理積）ゲート８
ｂの他方の入力端子（非反転入力端子）にも送られると
共に、同じく一方の入力端子（非反転入力端子）に上記
書込イネーブル信号ＷＥが供給されるＡＮＤゲート（書
込コントロールゲート）８ａの他方の反転入力端子にも
送られるようになっている。上記ＡＮＤゲート（書込コ
ントロールゲート）８ａの出力端子は上記メモリバンク
１ａの書込イネーブル端子と接続され、ＡＮＤゲート
（書込コントロールゲート）８ｂの出力端子は上記メモ
リバンク１ｂの書込イネーブル端子と接続されている。

【００３６】本実施例では、上述したような構成の各プ
ロセッサエレメントにおいて、例えば、上記メモリバン
ク１ａにはＭ０，Ｍ２，Ｍ４，Ｍ６の記憶領域を設け、
上記メモリバンク１ｂにはＭ１，Ｍ３，Ｍ５，Ｍ７の記
憶領域を設けるものとし、上記アドレス信号の上位側の
アドレス信号Ａ２，Ａ１とこれに対応する上記メモリバ
ンク１ａ，１ｂの各記憶領域Ｍ０〜Ｍ７との間で、例え
ば、 （Ａ２，Ａ１） ＝ （００），（０１），（１０），（１１） メモリバンク１ａ Ｍ０ Ｍ２ Ｍ４ Ｍ６ メモリバンク１ｂ Ｍ１ Ｍ３ Ｍ５ Ｍ７ の関係があるとする。すなわち、アドレス信号（Ａ２，
Ａ１）＝（００）のとき上記メモリバンク１ａでは記憶
領域Ｍ０が指定されると共に上記メモリバンク１ｂでは
記憶領域Ｍ１が指定され、アドレス信号（Ａ２，Ａ１）
＝（０１）のとき上記メモリバンク１ａでは記憶領域Ｍ
２が指定されると共に上記メモリバンク１ｂでは記憶領
域Ｍ３が指定され、アドレス信号（Ａ２，Ａ１）＝（１
０）のとき上記メモリバンク１ａでは記憶領域Ｍ４が指
定されると共に上記メモリバンク１ｂでは記憶領域Ｍ５
が指定され、アドレス信号（Ａ２，Ａ１）＝（１１）の
とき上記メモリバンク１ａでは記憶領域Ｍ６が指定され
ると共に上記メモリバンク１ｂでは記憶領域Ｍ７が指定
されるものとする。

【００３７】ここで、通常のＡＬＵ命令においては、上
記コンディション信号ＣＯＮＤが“Ｌ”となり、したが
って、上記アドレスセレクタ６では上記一方の被切換端
子が選択されて、上記アドレス信号Ａ０を上記メモリバ
ンクセレクタ７の切換制御信号として出力する。

【００３８】また、上記メモリバンクセレクタ７は、上
述したように、当該切換制御信号が“Ｌ”のときにメモ
リバンク１ａの出力を選択し、逆に当該切換制御信号が
“Ｈ”のときにデータメモリ１ｂの出力を選択するの
で、結果として、上記コンディション信号ＣＯＮＤが
“Ｌ”のときの上記アドレス信号Ａ２，Ａ１，Ａ０と上
記メモリバンクセレクタ７で選択される記憶領域Ｍ０〜
Ｍ７との関係は、 (A2,A1,A0) ＝ (000),(001),(010),(011),(100),(101),(110),(111) 記憶領域 Ｍ０ ,Ｍ１ ,Ｍ２ ,Ｍ３ ,Ｍ４ ,Ｍ５ ,Ｍ６ ,Ｍ７ のようになる。すなわち、コンディション信号ＣＯＮＤ
が“Ｌ”の場合において、上記メモリバンクセレクタ７
からの出力は、アドレス信号（Ａ２，Ａ１，Ａ０）＝
（０００）のとき上記メモリバンク１ａの記憶領域Ｍ０
の値となり、アドレス信号（Ａ２，Ａ１，Ａ０）＝（０
０１）のとき上記メモリバンク１ｂの記憶領域Ｍ１の値
となり、アドレス信号（Ａ２，Ａ１，Ａ０）＝（０１
０）のとき上記メモリバンク１ａの記憶領域Ｍ２の値と
なり、アドレス信号（Ａ２，Ａ１，Ａ０）＝（０１１）
のとき上記メモリバンク１ｂの記憶領域Ｍ３の値とな
り、アドレス信号（Ａ２，Ａ１，Ａ０）＝（１００）の
とき上記メモリバンク１ａの記憶領域Ｍ４の値となり、
アドレス信号（Ａ２，Ａ１，Ａ０）＝（１０１）のとき
上記メモリバンク１ｂの記憶領域Ｍ５の値となり、アド
レス信号（Ａ２，Ａ１，Ａ０）＝（１１０）のとき上記
メモリバンク１ａの記憶領域Ｍ６の値となり、アドレス
信号（Ａ２，Ａ１，Ａ０）＝（１１１）のとき上記メモ
リバンク１ｂの記憶領域Ｍ７の値となる。

【００３９】一方、条件分岐型のＡＬＵ命令において
は、上記コンディション信号ＣＯＮＤが“Ｈ”となり、
したがって、上記アドレスセレクタ６は上記他方の被切
換端子が選択されて上記コンディションフラグレジスタ
４の出力を上記メモリバンクセレクタ７の切換制御信号
として出力することになる。

【００４０】このとき、上記メモリバンクセレクタ７で
は、１ステップ前のＡＬＵ回路２からのコンディション
フラグすなわちコンディションフラグレジスタ４の出力
に従って、上記メモリバンク１ａか或いはメモリバンク
１ｂからの値が選択されるようになる。

【００４１】すなわち例えば、上記ＡＬＵ回路２での演
算結果が正（プラス，＋）の値のときのコンディション
フラグを例えば“０”（“Ｌ”）とし、負（マイナス，
−）の値のときのコンディションフラグを例えば“１”
（“Ｈ”）としたとすると、上記アドレス信号（Ａ２，
Ａ１）が例えば（１０）でかつ上記コンディションフラ
グレジスタ４の出力が“０”（“Ｌ”）のときにはメモ
リバンク１ａの記憶領域Ｍ４の値が選択され、逆にコン
ディションフラグレジスタ４の出力が“１”（“Ｈ”）
でかつ上記アドレス信号（Ａ２，Ａ１）が例えば（１
０）のときは上記メモリバンク１ｂの記憶領域Ｍ５の値
が選択されることになる。

【００４２】したがって、本実施例のＳＩＤＭ計算機に
おいて、予め、例えば上記メモリバンク１ａ，１ｂの例
えば各記憶領域Ｍ４，Ｍ５に、条件分岐に対応した数値
を書き込んで（もちろん他の記憶領域にも条件分岐に対
応した数値を書き込むことができる）おけば、本実施例
のＳＩＭＤ計算機で条件分岐処理が実行されることにな
る。

【００４３】なお、図１でメモリの書き込みにおいて
は、アドレスセレクタ６で選択した例えば下位アドレス
を、上記ＡＮＤゲート８ａ，８ｂに送ることで、当該下
位アドレスによって書込イネーブル信号（書込制御信
号）ＷＥがコントロールされるようになり、したがっ
て、メモリバンク１ａ若しくは１ｂへの書き込み制御が
可能となる。

【００４４】次に、図２を用いて本実施例のＳＩＭＤ計
算機の動作をより具体的に説明する。

【００４５】なお、この図２では、プロセッサエレメン
トＰＥ０，ＰＥ１において、例えば、メモリバンク１
ａ，１ｂの記憶領域Ｍ０とＭ１の値を加えて、この値が
正であったときは、メモリバンク１ａの記憶領域Ｍ４の
値を更に加え、逆に記憶領域Ｍ０とＭ１の値の加算値が
負であったときはメモリバンク１ｂの記憶領域Ｍ５の値
を加えるという条件分岐処理の例について説明する。ま
た、この図２の例においても、上記ＡＬＵ回路２での演
算結果がプラス（＋）の値のときのコンディションフラ
グを例えば“０”（“Ｌ”）とし、マイナス（−）の値
のときのコンディションフラグを例えば“１”
（“Ｈ”）としたとする。

【００４６】先ず、プロセッサエレメントＰＥ０につい
て説明する。なお、本実施例においては、当該プロセッ
サエレメントＰＥ０のメモリバンク１ｂの上記記憶領域
Ｍ５には例えば「−７」の値が格納され、メモリバンク
１ａの記憶領域Ｍ４には例えば「１０」の値が、メモリ
バンク１ｂの記憶領域Ｍ１には例えば「−２３」の値
が、メモリバンク１ａの記憶領域Ｍ０には例えば「１
５」の値が格納されているとする。

【００４７】このプロセッサエレメントＰＥ０におい
て、プログラムステップＳ１では、上記ＡＬＵ命令は初
期化（Ｉｎｉｔ）となり、上記コンディション信号ＣＯ
ＮＤはＬｏｗレベル（“Ｌ”）となる。この時のアドレ
ス信号は（Ａ２，Ａ１，Ａ０）＝（＊，＊，＊）とす
る。なお、＊は不定を示す。

【００４８】したがって、このプログラムステップＳ１
の初期化の場合、上記ＡＬＵ回路２の出力（累算値）は
「０」となり、レジスタ３にも当該「０」が保持され
る。

【００４９】次に、プログラムステップＳ２では、上記
ＡＬＵ命令が例えば加算（Ａｄｄ）となり、上記コンデ
ィション信号ＣＯＮＤがＬｏｗレベル（“Ｌ”）となっ
ているとする。また、この時のアドレス信号は（Ａ２，
Ａ１，Ａ０）＝（０，０，０）とする。

【００５０】この場合、上記アドレスデコーダ５からの
各メモリバンク１ａ，１ｂへのアドレスデータは、上記
アドレス信号（Ａ２，Ａ１）＝（０，０）となり、した
がって、上記メモリバンク１ａの記憶領域Ｍ０及びメモ
リバンク１ｂの記憶領域Ｍ１を指定するものとなる。こ
のため、上記メモリバンク１ａからは記憶領域Ｍ０に格
納されている「１５」の値が読み出され、上記メモリバ
ンク１ｂからは記憶領域Ｍ１に格納されている「−２
３」の値が読み出されるようになる。

【００５１】ここで、上記アドレスセレクタ６では、上
記コンディション信号ＣＯＮＤが“Ｌ”であるため、当
該“Ｌ”側の被切換端子に供給されている上記（Ａ０）
＝（０）が選択される。このとき、上記メモリバンクセ
レクタ７は、上記アドレスセレクタ６からの切換制御信
号が“０”すなわち“Ｌ”であるため、当該“Ｌ”側の
被切換端子が選ばれる。したがって、当該メモリバンク
セレクタ７からは、上記メモリバンク１ａから読み出さ
れている「１５」の値が出力されるようになる。

【００５２】このメモリバンクセレクタ７の出力「１
５」は、上記ＡＬＵ回路２に送られる。当該ＡＬＵ回路
２では、上記プログラムステップＳ１で初期化された際
にレジスタ３に保持されている「０」の値と、当該メモ
リバンクセレクタ７からの「１５」の値との加算がなさ
れる。このＡＬＵ回路２の累算値（加算値）である「１
５」は、レジスタ２に保持される。また、コンディショ
ンフラグレジスタ４には、上記ＡＬＵ回路２の累算の結
果が「１５」すなわちプラス（＋）であることを示すコ
ンディションフラグの“０”（“Ｌ”）が保持される。

【００５３】次のプログラムステップＳ３では、上記Ａ
ＬＵ命令が例えば加算（Ａｄｄ）のままで、上記コンデ
ィション信号ＣＯＮＤもＬｏｗレベル（“Ｌ”）となっ
ているとする。また、この時のアドレス信号は（Ａ２，
Ａ１，Ａ０）＝（０，０，１）とする。

【００５４】この場合、上記アドレスデコーダ５からの
各メモリバンク１ａ，１ｂへのアドレスデータも、上記
アドレス信号（Ａ２，Ａ１）＝（０，０）であり、した
がって、上記メモリバンク１ａからは記憶領域Ｍ０の
「１５」の値が読み出され、上記メモリバンク１ｂから
は記憶領域Ｍ１の「−２３」の値が読み出されるように
なる。

【００５５】また、上記アドレスセレクタ６は上記コン
ディション信号ＣＯＮＤが“Ｌ”であるため当該“Ｌ”
側の被切換端子が選択されるが、当該アドレスセレクタ
６の出力（メモリバンクセレクタ７の切換制御信号）は
上記（Ａ０）＝（１）すなわち“Ｈ”となる。このた
め、上記メモリバンクセレクタ７は“Ｈ”側の被切換端
子が選ばれ、したがって、当該メモリバンクセレクタ７
からは上記メモリバンク１ｂから読み出されている「−
２３」の値が出力されるようになる。

【００５６】このメモリバンクセレクタ７の出力「−２
３」は、上記ＡＬＵ回路２に送られる。当該ＡＬＵ回路
２では、上記プログラムステップＳ２の累算で得られ既
にレジスタ３に保持されている「１５」の値と、当該メ
モリバンクセレクタ７からの「−２３」の値との加算が
なされる。このＡＬＵ回路２の累算値（加算値）である
「−８」は、レジスタ２に保持される。また、コンディ
ションフラグレジスタ４には、上記ＡＬＵ回路２の累算
の結果が「−８」すなわちマイナス（−）であることを
示すコンディションフラグの“１”（“Ｈ”）が保持さ
れる。

【００５７】次のプログラムステップＳ４では、上記Ａ
ＬＵ命令が例えば加算（Ａｄｄ）のままであるが、上記
コンディション信号ＣＯＮＤはＨｉｇｈレベル
（“Ｈ”）となったとする。また、この時のアドレス信
号は（Ａ２，Ａ１，Ａ０）＝（１，０，＊）とする。

【００５８】この場合、上記アドレスデコーダ５からの
各メモリバンク１ａ，１ｂへのアドレスデータは、上記
アドレス信号（Ａ２，Ａ１）＝（１，０）となり、した
がって、上記メモリバンク１ａからは記憶領域Ｍ４の
「１０」の値が読み出され、上記メモリバンク１ｂから
は記憶領域Ｍ５の「−７」の値が読み出されるようにな
る。

【００５９】ここで、上記アドレスセレクタ６は上記コ
ンディション信号ＣＯＮＤが“Ｈ”となっているため、
当該“Ｈ”側の被切換端子が選択される。このとき、当
該アドレスセレクタ６の出力（メモリバンクセレクタ７
の切換制御信号）は、上記コンディションフラグレジス
タ４に保持されているプログラムステップＳ３のときの
“１”（“Ｈ”）のコンディションフラグとなる。この
ため、上記メモリバンクセレクタ７は“Ｈ”側の被切換
端子が選ばれ、したがって、当該メモリバンクセレクタ
７からは上記メモリバンク１ｂから読み出されている
「−７」の値が出力されるようになる。

【００６０】このメモリバンクセレクタ７の出力「−
７」は、上記ＡＬＵ回路２に送られる。当該ＡＬＵ回路
２では、上記プログラムステップＳ３の累算で得られ既
にレジスタ３に保持されている「−８」の値と、当該メ
モリバンクセレクタ７からの「−７」の値との加算がな
される。このＡＬＵ回路２の累算値（加算値）である
「−１５」は、レジスタ２に保持される。また、コンデ
ィションフラグレジスタ４には、上記ＡＬＵ回路２の累
算の結果が「−１５」すなわちマイナス（−）であるこ
とを示すコンディションフラグの“１”（“Ｈ”）が保
持される。

【００６１】次のプログラムステップＳ５では、上記Ａ
ＬＵ命令が例えば停止（ＨＡＬＴ）となり、上記コンデ
ィション信号ＣＯＮＤがＬｏｗレベル（“Ｌ”）となっ
たとする。

【００６２】この場合、上記ＡＬＵ回路２での累算は停
止され、したがって、レジスタ３にはプログラムステッ
プＳ４での累算値である「−１５」の値が保持されたま
まとなり、コンディションフラグレジスタ４も“１”
（“Ｈ”）が保持されたままとなる。

【００６３】同様に、プロセッサエレメントＰＥ１につ
いても説明する。なお、本実施例においては、当該プロ
セッサエレメントＰＥ１のメモリバンク１ｂの上記記憶
領域Ｍ５には例えば「−７」の値が格納され、メモリバ
ンク１ａの記憶領域Ｍ４には例えば「１０」の値が、メ
モリバンク１ｂの記憶領域Ｍ１には例えば「３」の値
が、メモリバンク１ａの記憶領域Ｍ０には例えば「１
５」の値が格納されているとする。

【００６４】このプロセッサエレメントＰＥ１におい
て、プログラムステップＳ１では、プロセッサエレメン
トＰＥ０同様に、上記ＡＬＵ命令が初期化（Ｉｎｉｔ）
で、上記コンディション信号ＣＯＮＤは“Ｌ”、アドレ
ス信号は（Ａ２，Ａ１，Ａ０）＝（＊，＊，＊）であ
る。

【００６５】したがって、当該プロセッサエレメントＰ
Ｅ１においても、このプログラムステップＳ１の場合
は、上記ＡＬＵ回路２の出力（累算値）が「０」とな
り、レジスタ３に当該「０」が保持される。

【００６６】次に、プログラムステップＳ２では、上記
ＡＬＵ命令が加算（Ａｄｄ）となり、上記コンディショ
ン信号ＣＯＮＤが“Ｌ”となり、また、アドレス信号は
（Ａ２，Ａ１，Ａ０）＝（０，０，０）となる。

【００６７】この場合、上記アドレスデコーダ５からの
各メモリバンク１ａ，１ｂへのアドレスデータは、上記
アドレス信号（Ａ２，Ａ１）＝（０，０）となり、した
がって、上記メモリバンク１ａの記憶領域Ｍ０及びメモ
リバンク１ｂの記憶領域Ｍ１を指定するものとなる。こ
のため、当該プロセッサエレメントＰＥ２においては、
上記メモリバンク１ａからは記憶領域Ｍ０に格納されて
いる「１５」の値が読み出され、上記メモリバンク１ｂ
からは記憶領域Ｍ１に格納されている「３」の値が読み
出されるようになる。

【００６８】ここで、上記アドレスセレクタ６では、上
記コンディション信号ＣＯＮＤが“Ｌ”であるため、当
該“Ｌ”側の被切換端子に供給されている上記（Ａ０）
＝（０）が選択される。このとき、上記メモリバンクセ
レクタ７は、上記アドレスセレクタ６からの切換制御信
号が“０”すなわち“Ｌ”であるため、当該“Ｌ”側の
被切換端子が選ばれる。したがって、当該メモリバンク
セレクタ７からは、上記メモリバンク１ａから読み出さ
れている「１５」の値が出力されるようになる。

【００６９】このメモリバンクセレクタ７の出力「１
５」は、上記ＡＬＵ回路２に送られる。当該ＡＬＵ回路
２では、上記プログラムステップＳ１で初期化された際
にレジスタ３に保持されている「０」の値と、当該メモ
リバンクセレクタ７からの「１５」の値との加算がなさ
れる。このＡＬＵ回路２の累算値（加算値）である「１
５」は、レジスタ２に保持される。また、コンディショ
ンフラグレジスタ４には、上記ＡＬＵ回路２の累算の結
果が「１５」すなわちプラス（＋）であることを示すコ
ンディションフラグの“０”（“Ｌ”）が保持される。

【００７０】次のプログラムステップＳ３では、上記Ａ
ＬＵ命令が加算（Ａｄｄ）で、上記コンディション信号
ＣＯＮＤも“Ｌ”であり、また、アドレス信号は（Ａ
２，Ａ１，Ａ０）＝（０，０，１）である。

【００７１】この場合、上記アドレスデコーダ５からの
各メモリバンク１ａ，１ｂへのアドレスデータも、上記
アドレス信号（Ａ２，Ａ１）＝（０，０）であり、した
がって、上記メモリバンク１ａからは記憶領域Ｍ０の
「１５」の値が読み出され、上記メモリバンク１ｂから
は記憶領域Ｍ１の「３」の値が読み出される。

【００７２】また、上記アドレスセレクタ６は上記コン
ディション信号ＣＯＮＤが“Ｌ”であるため当該“Ｌ”
側の被切換端子が選択されるが、当該アドレスセレクタ
６の出力（メモリバンクセレクタ７の切換制御信号）は
上記（Ａ０）＝（１）すなわち“Ｈ”となる。このた
め、上記メモリバンクセレクタ７は“Ｈ”側の被切換端
子が選ばれ、したがって、当該メモリバンクセレクタ７
からは上記メモリバンク１ｂから読み出されている
「３」の値が出力されるようになる。

【００７３】このメモリバンクセレクタ７の出力「３」
は、上記ＡＬＵ回路２に送られる。当該ＡＬＵ回路２で
は、上記プログラムステップＳ２の累算で得られ既にレ
ジスタ３に保持されている「１５」の値と、当該メモリ
バンクセレクタ７からの「３」の値との加算がなされ
る。このＡＬＵ回路２の累算値（加算値）である「１
８」は、レジスタ２に保持される。また、コンディショ
ンフラグレジスタ４には、上記ＡＬＵ回路２の累算の結
果が「１８」すなわちプラス（＋）であることを示すコ
ンディションフラグの“０”（“Ｌ”）が保持される。

【００７４】次のプログラムステップＳ４では、上記Ａ
ＬＵ命令が加算（Ａｄｄ）で、上記コンディション信号
ＣＯＮＤがＨｉｇｈレベル（“Ｈ”）となる。また、こ
の時のアドレス信号は（Ａ２，Ａ１，Ａ０）＝（１，
０，＊）である。

【００７５】この場合、上記アドレスデコーダ５からの
各メモリバンク１ａ，１ｂへのアドレスデータは、上記
アドレス信号（Ａ２，Ａ１）＝（１，０）となり、した
がって、上記メモリバンク１ａからは記憶領域Ｍ４の
「１０」の値が読み出され、上記メモリバンク１ｂから
は記憶領域Ｍ５の「−７」の値が読み出されるようにな
る。

【００７６】ここで、上記アドレスセレクタ６は上記コ
ンディション信号ＣＯＮＤが“Ｈ”となっているため、
当該“Ｈ”側の被切換端子が選択される。このとき、当
該アドレスセレクタ６の出力（メモリバンクセレクタ７
の切換制御信号）は、上記コンディションフラグレジス
タ４に保持されているプログラムステップＳ３のときの
“０”（“Ｌ”）のコンディションフラグとなる。この
ため、上記メモリバンクセレクタ７は“Ｌ”側の被切換
端子が選ばれ、したがって、当該メモリバンクセレクタ
７からは上記メモリバンク１ａから読み出されている
「１０」の値が出力されるようになる。

【００７７】このメモリバンクセレクタ７の出力「１
０」は、上記ＡＬＵ回路２に送られる。当該ＡＬＵ回路
２では、上記プログラムステップＳ３の累算で得られ既
にレジスタ３に保持されている「１８」の値と、当該メ
モリバンクセレクタ７からの「１０」の値との加算がな
される。このＡＬＵ回路２の累算値（加算値）である
「２８」は、レジスタ２に保持される。また、コンディ
ションフラグレジスタ４には、上記ＡＬＵ回路２の累算
の結果が「２８」すなわちプラス（＋）であることを示
すコンディションフラグの“０”（“Ｌ”）が保持され
る。

【００７８】次のプログラムステップＳ５では、上記Ａ
ＬＵ命令が例えば停止（ＨＡＬＴ）となり、上記コンデ
ィション信号ＣＯＮＤがＬｏｗレベル（“Ｌ”）となっ
たとする。

【００７９】この場合、上記ＡＬＵ回路２での累算は停
止され、したがって、レジスタ３にはプログラムステッ
プＳ４での累算値である「２８」の値が保持されたまま
となり、コンディションフラグレジスタ４も“０”
（“Ｌ”）が保持されたままとなる。

【００８０】なお、図１は本発明の一実施例にすぎず、
本発明はこれに限らず様々なバリエーションが可能であ
る。例えば、ＡＬＵの構成、プロセッサのバス構成、メ
モリのワード数、メモリバンクの数、コンディションフ
ラグレジスタの数、プロセッサエレメントの数等は、全
て様々な形態が考えられる。

【００８１】また、図１ではＩ／Ｏを省略している。

【００８２】上述したようなことから、本実施例によれ
ば、アドレスデコーダ５をプロセッサエレメントＰＥ間
で共有しているため、回路規模が大きくなることは無
い。また、各々のプロセッサエレメントＰＥではコンデ
ィションフラグの値で演算状況に応じたメモリバンク１
の読み出し又は書き込みを可能としている。

【００８３】

【発明の効果】上述したように、本発明のＳＩＭＤ計算
機においては、各プロセッサエレメントのメモリ手段に
対するアドレスを、累算手段での累算の状況に応じた情
報に基づいて制御可能とすることで、各プロセッサエレ
メント毎に条件分岐的な制御が可能となり、また、アド
レスデコーダを各プロセッサエレメントで共有している
ため、回路規模が大きくならない。

【図面の簡単な説明】

【図１】本発明実施例のＳＩＭＤ計算機の一構成例を示
すブロック回路図である。

【図２】本発明装置の各部の動作を説明するための図で
ある。

【図３】従来のＳＩＭＤ計算機の一具体例を示すブロッ
ク回路図である。

【図４】従来のＳＩＭＤ計算機の他の具体例を示すブロ
ック回路図である。

【符号の説明】

１ａ，１ｂ・・・・メモリバンク ２・・・・・・・・ＡＬＵ回路 ３・・・・・・・・レジスタ ４・・・・・・・・コンディションフラグレジスタ ５・・・・・・・・アドレスデコーダ ６・・・・・・・・アドレスセレクタ ７・・・・・・・・メモリバンクセレクタ ８ａ，８ｂ・・・・ＡＮＤゲート ＰＥ０，ＰＥ１・・プロセッサエレメント

フロントページの続き (56)参考文献 特開 昭59−16071（ＪＰ，Ａ) 特開 昭59−223874（ＪＰ，Ａ) 特開 平３−248229（ＪＰ，Ａ) 特開 平４−36856（ＪＰ，Ａ) 特開 平４−37949（ＪＰ，Ａ) Ｊ．Ｃｈｉｌｄｅｒｓ 他，ＳＶＰ： ｓｅｒｉａｌ ｖｉｄｅｏ ｐｒｏｃ ｅｓｓｏｒ，Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ ＩＥＥＥ 1990 Ｃｕｓ ｔｏｍ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒ ｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ，米 国，1990年 ５月，ｐ．17．３．１− 17．３．４ (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 15/80 G06F 15/16 - 15/177 G06F 9/38

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 Ｎビットのアドレス信号のうちのＭビッ
   トをデコードしてアドレスデータを生成するアドレスデ
   ータ生成手段と、当該アドレスデータ生成手段からのア
   ドレスデータが供給される複数のプロセッサエレメント
   とからなり、各プロセッサエレメントで並列的に演算処
   理を行うＳＩＭＤ計算機であって、 上記各プロセッサエレメントは、上記アドレスデータ生
   成手段からのアドレスデータが供給されると共に１つの
   アドレスデータで複数の記憶領域が指定されるメモリ手
   段と、上記１つのアドレスデータに応じて指定される上
   記複数の記憶領域のうちの１つを選択する第１の選択手
   段と、上記第１の選択手段で選択されたメモリ手段の記
   憶領域に記憶された値を用いて累算演算を行う累算手段
   と、上記累算手段での累算の状況に応じた情報を保持す
   る保持手段と、所定の制御信号に応じて上記Ｎビットの
   アドレス信号のうちの上記Ｍビットを除くＫビットの信
   号と上記保持手段の出力とを切り換えて上記第１の選択
   手段への切換制御信号とする第２の選択手段とを有して
   なることを特徴とするＳＩＭＤ計算機。
2. 【請求項２】 上記メモリ手段は複数のメモリからな
   り、上記第１の選択手段は上記複数のメモリの何れか１
   つを選択することを特徴とする請求項１記載のＳＩＭＤ
   計算機。
3. 【請求項３】 上記Ｎビットのアドレス信号のうちの上
   記Ｍビットを除くＫビットの信号は、当該Ｎビットのア
   ドレス信号の最下位ビットとすることを特徴とする請求
   項１記載のＳＩＭＤ計算機。