JPH0680808B2 - ゲートアレイ大規模集積回路 - Google Patents
ゲートアレイ大規模集積回路Info
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- JPH0680808B2 JPH0680808B2 JP59152768A JP15276884A JPH0680808B2 JP H0680808 B2 JPH0680808 B2 JP H0680808B2 JP 59152768 A JP59152768 A JP 59152768A JP 15276884 A JP15276884 A JP 15276884A JP H0680808 B2 JPH0680808 B2 JP H0680808B2
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- 238000010586 diagram Methods 0.000 description 9
- 239000002699 waste material Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000010187 selection method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Shift Register Type Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
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- Logic Circuits (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、レジスタ回路として機能する読出／書込記憶
回路を有するゲートアレイ大規模集積回路に関するもの
である。
回路を有するゲートアレイ大規模集積回路に関するもの
である。
従来、ゲートアレイ大規模集積回路を利用して設計する
場合、設計規模あるいは読出／書込記憶回路の使用の有
無により最適規模のゲートアレイ大規模集積回路を使用
して設計が行なわれていた。読出／書込回路を備えたゲ
ートアレイ大規模集積回路は、未接続の論理セルの集合
と完成された読出／記憶回路とを含む状態で入手され
る。このとき、読出／記憶回路は既に完成されている。
したがって、特開昭58-212149号公報に示される技術の
ように、下地配線を変更して読出／記憶回路を他の論理
回路に転用することはできない。一方、論理セルは未接
続であり、これに配線を設けて所定の接続を行うことに
より、所望の集積回路を得ることができる。
場合、設計規模あるいは読出／書込記憶回路の使用の有
無により最適規模のゲートアレイ大規模集積回路を使用
して設計が行なわれていた。読出／書込回路を備えたゲ
ートアレイ大規模集積回路は、未接続の論理セルの集合
と完成された読出／記憶回路とを含む状態で入手され
る。このとき、読出／記憶回路は既に完成されている。
したがって、特開昭58-212149号公報に示される技術の
ように、下地配線を変更して読出／記憶回路を他の論理
回路に転用することはできない。一方、論理セルは未接
続であり、これに配線を設けて所定の接続を行うことに
より、所望の集積回路を得ることができる。
しかしながら最適規模のゲートアレイ大規模集積回路が
見当たらない場合、より大規模なゲートアレイを選択す
ることによりムダを生じたり、あるいは、現存するゲー
トアレイ大規模集積回路の規模に合わすために機能を削
減して複数個のゲートアレイ大規模集積回路を設計する
必要が生じるという問題点があった。このような問題の
対策として、もしも、レジスタを構成分の要素のみの不
足する規模のゲートアレイ大規模集積回路が入手可能な
らば、該ゲートアレイ大規模集積回路の読出／書込記憶
回路をレジスタとして転用することにより、要素の不足
を埋め合わす、ということが行われてきた。読出／記憶
回路は他の論理回路に転用することはできないが、レジ
スタには転用できる。レジスタ自体が、読出／記憶回路
であるためである。しかしながら、全てのレジスタを読
出／記憶回路に設けると、大規模集積回路の性能が著し
く低下してしまう。論理セルに設けられたレジスタで
は、複数のレジスタに同時に読出／書込ができるのに対
し、読出／記憶回路に設けられたレジスタではこれがで
きないためである。これは、複数の番地を同時にアクセ
スできないという読出／記憶回路の特性に原因がある。
このような理由により、読出／記憶回路に設けられるレ
ジスタの数は最小限に抑えるのが良い。
見当たらない場合、より大規模なゲートアレイを選択す
ることによりムダを生じたり、あるいは、現存するゲー
トアレイ大規模集積回路の規模に合わすために機能を削
減して複数個のゲートアレイ大規模集積回路を設計する
必要が生じるという問題点があった。このような問題の
対策として、もしも、レジスタを構成分の要素のみの不
足する規模のゲートアレイ大規模集積回路が入手可能な
らば、該ゲートアレイ大規模集積回路の読出／書込記憶
回路をレジスタとして転用することにより、要素の不足
を埋め合わす、ということが行われてきた。読出／記憶
回路は他の論理回路に転用することはできないが、レジ
スタには転用できる。レジスタ自体が、読出／記憶回路
であるためである。しかしながら、全てのレジスタを読
出／記憶回路に設けると、大規模集積回路の性能が著し
く低下してしまう。論理セルに設けられたレジスタで
は、複数のレジスタに同時に読出／書込ができるのに対
し、読出／記憶回路に設けられたレジスタではこれがで
きないためである。これは、複数の番地を同時にアクセ
スできないという読出／記憶回路の特性に原因がある。
このような理由により、読出／記憶回路に設けられるレ
ジスタの数は最小限に抑えるのが良い。
しかし、このような場合でも、レジスタとして転用した
メモリセルに障害が発生した場合は、ゲートアレイ大規
模集積回路全体が使用不能となってしまう、という問題
点があった。
メモリセルに障害が発生した場合は、ゲートアレイ大規
模集積回路全体が使用不能となってしまう、という問題
点があった。
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、無駄が少なく、かつ信頼性の高
いゲートアレイ大規模集積回路を提供することにある。
の目的とするところは、無駄が少なく、かつ信頼性の高
いゲートアレイ大規模集積回路を提供することにある。
このような目的を達成するために、本発明は、読出／書
込記憶回路にｎビットのアドレスを供給するに際し、
（n-1）ビットの固定アドレスと、切り替え可能な１ビ
ットの最上位アドレスとを用いて、その読出／書込記憶
回路のアドレスを変化させるようにしたものである。
込記憶回路にｎビットのアドレスを供給するに際し、
（n-1）ビットの固定アドレスと、切り替え可能な１ビ
ットの最上位アドレスとを用いて、その読出／書込記憶
回路のアドレスを変化させるようにしたものである。
通常ゲートアレイ大規模集積回路を使用し設計を行なう
場合、論理回路群の設計に必要なセル数，入出力端子数
および読出／書込記憶回路の有無が検討対象となり、そ
れらを満足する最適なゲートアレイ大規模集積回路が選
択される。
場合、論理回路群の設計に必要なセル数，入出力端子数
および読出／書込記憶回路の有無が検討対象となり、そ
れらを満足する最適なゲートアレイ大規模集積回路が選
択される。
次にこの選択方法に関し、ｍビット幅レジスタ回路４個
を含む論理回路群をゲートアレイ大規模集積回路を使用
して設計する場合を例として説明する。最初に選択した
ゲートアレイ大規模集積回路を使用して見積り計算をし
た結果セル数がｍビット幅レジスタ回路１個分以下のセ
ル数不足を生じた時、その次の選択として、 （１）さらに大規模なゲートアレイ大規模集積回路を使
用する。
を含む論理回路群をゲートアレイ大規模集積回路を使用
して設計する場合を例として説明する。最初に選択した
ゲートアレイ大規模集積回路を使用して見積り計算をし
た結果セル数がｍビット幅レジスタ回路１個分以下のセ
ル数不足を生じた時、その次の選択として、 （１）さらに大規模なゲートアレイ大規模集積回路を使
用する。
（２）ｍビット幅のレジスタ回路１個分を削除する。
（３）最初に選択したゲートアレイ大規模集積回路に読
出／書込記憶回路を付加したゲートアレイ大規模集積回
路を使用する。
出／書込記憶回路を付加したゲートアレイ大規模集積回
路を使用する。
の三通りが考えられるが、（１）の場合は原価も高くな
り、またセルのムダが多すぎるし、（２）の場合は削除
したレジスタ回路を外付け回路として設計する必要があ
り、また完全に削除することにより機能低下となる欠点
がある。（３）の場合、ゲートアレイ大規模集積回路は
読出／書込記憶回路を含んでいる場合も多く、かつ品種
も多いので、その内蔵する読出／書込記憶回路のアドレ
ス信号をある番地に固定することにより、一時記憶回路
であるｍビット幅のレジスタ回路として構築可能であ
る。従って（３）の選択が最も有利である。
り、またセルのムダが多すぎるし、（２）の場合は削除
したレジスタ回路を外付け回路として設計する必要があ
り、また完全に削除することにより機能低下となる欠点
がある。（３）の場合、ゲートアレイ大規模集積回路は
読出／書込記憶回路を含んでいる場合も多く、かつ品種
も多いので、その内蔵する読出／書込記憶回路のアドレ
ス信号をある番地に固定することにより、一時記憶回路
であるｍビット幅のレジスタ回路として構築可能であ
る。従って（３）の選択が最も有利である。
本発明はこの（３）を適用したものであり、第１図にそ
の概略図を示す。同図において、４は読出／書込記憶回
路、10は論理回路部である。
の概略図を示す。同図において、４は読出／書込記憶回
路、10は論理回路部である。
次に本発明を実施例に基づき詳細に説明する。第２図は
本発明に係わるゲートアレイ大規模集積回路の一実施例
のブロック系統である。同図において、1,2および３は
第1,第２および第３のレジスタ回路、４はレジスタ回路
として機能する読出／書込記憶回路、５は読出／書込記
憶回路４にｎビットの固定アドレスデータ信号を供給す
る固定アドレス供給回路、６は他の論理回路へ出力する
信号を複数の入力信号から選択する選択回路である。第
３図は読出／書込記憶回路４のデータ状態図である。
本発明に係わるゲートアレイ大規模集積回路の一実施例
のブロック系統である。同図において、1,2および３は
第1,第２および第３のレジスタ回路、４はレジスタ回路
として機能する読出／書込記憶回路、５は読出／書込記
憶回路４にｎビットの固定アドレスデータ信号を供給す
る固定アドレス供給回路、６は他の論理回路へ出力する
信号を複数の入力信号から選択する選択回路である。第
３図は読出／書込記憶回路４のデータ状態図である。
このように構成された装置の動作を第２図および第３図
を用いて説明する。入力データ信号ａは、各々のレジス
タ回路セット信号b,c,およびｄにより、レジスタ回路1,
レジスタ回路２およびレジスタ回路３にセットされる。
また、本来ならレジスタ回路はフリップ・フロップ回路
で構成されるが、フリップ・フロップ回路でない読出／
書込記憶回路４にその機能を持たせる。入力データ信号
ａは、読出／書込記憶回路書込み信号ｅにより、この読
出／書込記憶回路４に書き込まれる。この時読出／書込
記憶回路４のアドレスとしては固定アドレス供給回路５
から出力される固定アドレスデータ信号ｊにより一定の
固定アドレスが供給される。第３図の例では固定アドレ
スは０番地であり、０番地のセルがレジスタ回路として
機能する。また、レジスタ回路1,レジスタ回路2,レジス
タ回路３および読出／書込記憶回路４から出力される出
力信号f,g,hおよびｉは、選択回路６を経由することに
より、その中の１つの出力信号のみ選択され、出力信号
ｋとして他の論理回路へ送出される。
を用いて説明する。入力データ信号ａは、各々のレジス
タ回路セット信号b,c,およびｄにより、レジスタ回路1,
レジスタ回路２およびレジスタ回路３にセットされる。
また、本来ならレジスタ回路はフリップ・フロップ回路
で構成されるが、フリップ・フロップ回路でない読出／
書込記憶回路４にその機能を持たせる。入力データ信号
ａは、読出／書込記憶回路書込み信号ｅにより、この読
出／書込記憶回路４に書き込まれる。この時読出／書込
記憶回路４のアドレスとしては固定アドレス供給回路５
から出力される固定アドレスデータ信号ｊにより一定の
固定アドレスが供給される。第３図の例では固定アドレ
スは０番地であり、０番地のセルがレジスタ回路として
機能する。また、レジスタ回路1,レジスタ回路2,レジス
タ回路３および読出／書込記憶回路４から出力される出
力信号f,g,hおよびｉは、選択回路６を経由することに
より、その中の１つの出力信号のみ選択され、出力信号
ｋとして他の論理回路へ送出される。
次に第４図および第５図に本発明の他の実施例を示す。
この実施例においては、読出／書込記憶回路４の固定ア
ドレスを決定するアドレスデータ信号が固定アドレス供
給回路５および外部供給源としての外部端子８から供給
される。外部端子８から供給されるものは１ビットの最
上位アドレスデータ信号ｌであり、固定アドレス供給回
路５から供給されるものは（n-1）ビットの固定アドレ
スデータ信号ｊである。従って最上位アドレスデータ信
号ｌを変更すると読出／書込記憶回路４の固定アドレス
が変更され、レジスタ回路として機能するセルが変更さ
れる。第５図の例では、セルが０番地から16番地へ変更
される。
この実施例においては、読出／書込記憶回路４の固定ア
ドレスを決定するアドレスデータ信号が固定アドレス供
給回路５および外部供給源としての外部端子８から供給
される。外部端子８から供給されるものは１ビットの最
上位アドレスデータ信号ｌであり、固定アドレス供給回
路５から供給されるものは（n-1）ビットの固定アドレ
スデータ信号ｊである。従って最上位アドレスデータ信
号ｌを変更すると読出／書込記憶回路４の固定アドレス
が変更され、レジスタ回路として機能するセルが変更さ
れる。第５図の例では、セルが０番地から16番地へ変更
される。
次に第６図および第７図に本発明のさらに他の実施例を
示す。この実施例においては、読出／書込記憶回路４の
固定アドレスを決定するアドレスデータ信号が固定アド
レス供給回路５および外部供給源としてのフリップ・フ
ロップ７から供給される。フリップ・フロップ７は最上
位アドレスデータセット信号ｍを入力し１ビットの最上
位アドレスデータ信号ｌを出力し、固定アドレス供給回
路５は（n-1）ビットの固定アドレスデータ信号ｊを出
力する。従って最上位アドレスデータ信号ｌを変更する
と読出／書込記憶回路４の固定アドレスが変更され、レ
ジスタ回路として機能するセルが変更される。第７図の
例では、セルが０番地からW/2番地へ変更される。
示す。この実施例においては、読出／書込記憶回路４の
固定アドレスを決定するアドレスデータ信号が固定アド
レス供給回路５および外部供給源としてのフリップ・フ
ロップ７から供給される。フリップ・フロップ７は最上
位アドレスデータセット信号ｍを入力し１ビットの最上
位アドレスデータ信号ｌを出力し、固定アドレス供給回
路５は（n-1）ビットの固定アドレスデータ信号ｊを出
力する。従って最上位アドレスデータ信号ｌを変更する
と読出／書込記憶回路４の固定アドレスが変更され、レ
ジスタ回路として機能するセルが変更される。第７図の
例では、セルが０番地からW/2番地へ変更される。
このようにレジスタ回路を含む論理回路群をゲートアレ
イ大規模集積回路で設計する場合、論理回路群の規模が
同じでレジスタ回路として機能する読出／書込記憶回路
を含むゲートアレイ大規模集積回路を利用することによ
り、ムダのない最適なゲートアレイ大規模集積回路の設
計ができる。すなわち本発明によると、読出／書込記憶
回路部の下地配線を一切変更しないため、配線変更で対
処する方法に比べて、回路の配置，配線等の複雑なアル
ゴリズムを利用したコンピュータ処理の必要もなく、ま
た工数，開発期間等が不必要になるため、開発期間の遅
延も発生しないという利点を有する。
イ大規模集積回路で設計する場合、論理回路群の規模が
同じでレジスタ回路として機能する読出／書込記憶回路
を含むゲートアレイ大規模集積回路を利用することによ
り、ムダのない最適なゲートアレイ大規模集積回路の設
計ができる。すなわち本発明によると、読出／書込記憶
回路部の下地配線を一切変更しないため、配線変更で対
処する方法に比べて、回路の配置，配線等の複雑なアル
ゴリズムを利用したコンピュータ処理の必要もなく、ま
た工数，開発期間等が不必要になるため、開発期間の遅
延も発生しないという利点を有する。
また、読出／書込記憶回路に入力するアドレス信号を外
部供給源から供給できるようにしておくことにより、メ
モリセルを指定するアドレス信号を切換えることができ
るので、通常使用している読出／書込記憶回路のセルが
故障した場合外部供給源から供給される信号の極性を反
転することにより他のセルに代替して使用可能となり、
稼動性と信頼性の向上につながるという効果がある。
部供給源から供給できるようにしておくことにより、メ
モリセルを指定するアドレス信号を切換えることができ
るので、通常使用している読出／書込記憶回路のセルが
故障した場合外部供給源から供給される信号の極性を反
転することにより他のセルに代替して使用可能となり、
稼動性と信頼性の向上につながるという効果がある。
以上述べたように本発明は、読出／書込記憶回路を含む
ゲートアレイ大規模集積回路において、読出／書込記憶
回路に入力データ信号を供給するとともに、書込み信号
を供給し、かつアドレスとして固定番地を供給する手段
を設け、この読出／書込記憶回路のアドレス指定のメモ
リセルをレジスタ回路として用いるようにしたので、セ
ルを有効に使用できる，ムダのない最適なゲートアレイ
大規模集積回路の設計ができるという効果がある。
ゲートアレイ大規模集積回路において、読出／書込記憶
回路に入力データ信号を供給するとともに、書込み信号
を供給し、かつアドレスとして固定番地を供給する手段
を設け、この読出／書込記憶回路のアドレス指定のメモ
リセルをレジスタ回路として用いるようにしたので、セ
ルを有効に使用できる，ムダのない最適なゲートアレイ
大規模集積回路の設計ができるという効果がある。
また、本発明の別の発明は、上記第１の発明のものにお
いて、読出／書込記憶回路にｎビットのアドレスを供給
する際に、（n-1）ビットの固定アドレスと１ビットの
最上位アドレスとを用いて、その読出／書込記憶回路の
アドレスを変化させるようにしたので、読出／書込記憶
回路のメモリセルに故障が生じた時にアドレスを変化さ
せて他のメモリセルに代替えが可能となり、従って稼動
性と信頼性の向上につながるという効果もある。
いて、読出／書込記憶回路にｎビットのアドレスを供給
する際に、（n-1）ビットの固定アドレスと１ビットの
最上位アドレスとを用いて、その読出／書込記憶回路の
アドレスを変化させるようにしたので、読出／書込記憶
回路のメモリセルに故障が生じた時にアドレスを変化さ
せて他のメモリセルに代替えが可能となり、従って稼動
性と信頼性の向上につながるという効果もある。
第１図は本発明に係わるゲートアレイ大規模集積回路の
概略図、第２図はその一実施例を示すブロック系統図、
第３図は一実施例における読出／書込記憶回路のデータ
状態図、第４図は他の実施例を示すブロック系統図、第
５図は他の実施例における読出／書込記憶回路のデータ
状態図、第６図はさらに他の実施例を示すブロック系統
図、第７図はさらに他の実施例における読出／書込記憶
回路のデータ状態図である。 1,2,3……レジスタ回路、４……読出／書込記憶回路、
５……固定アドレス供給回路、６……選択回路、７……
フリップ・フロップ、８……外部端子、10……論理回路
部。
概略図、第２図はその一実施例を示すブロック系統図、
第３図は一実施例における読出／書込記憶回路のデータ
状態図、第４図は他の実施例を示すブロック系統図、第
５図は他の実施例における読出／書込記憶回路のデータ
状態図、第６図はさらに他の実施例を示すブロック系統
図、第７図はさらに他の実施例における読出／書込記憶
回路のデータ状態図である。 1,2,3……レジスタ回路、４……読出／書込記憶回路、
５……固定アドレス供給回路、６……選択回路、７……
フリップ・フロップ、８……外部端子、10……論理回路
部。
フロントページの続き (56)参考文献 特開 昭58−212149（ＪＰ，Ａ) ・電子科学（産報出版）第29巻第７号 1978．６臨時増刊号 Ｐ．28ー31 ・「マイクロ・プログラミングとその応 用」（産報出版）上原一矩 1974．５ Ｐ．102−105，Ｐ．183−188
Claims (3)
- 【請求項１】相互に接続されることにより論理回路を構
成する論理セルの集合と予め形成された読出書込記憶回
路とを含み、前記論理セルの数が不足したときには前記
論理セルで構成するレジスタの数を減らし、レジスタの
不足分を補うために前記読出書込記憶回路を固定アドレ
スデータ信号を入力することによりそのアドレス指定の
メモリセルがレジスタ回路として機能するように構成し
て、前記論理セルの数の不足を補うゲートアレイ大規模
集積回路において、 前記論理セルで構成された複数のレジスタ回路と、前記
読出／書込記憶回路に（n-1）ビットの固定アドレスデ
ータ信号を供給する固定アドレス供給回路と、１ビット
の最上位アドレスデータ信号を供給する外部供給源と、
他の論理回路へ出力する信号を選択する選択回路とを具
備してなり、前記複数のレジスタ回路に入力データ信号
とレジスタ回路セット信号とを入力し、前記読出／書込
記憶回路に入力データ信号と読出／書込記憶回路書込み
信号と前記固定アドレス供給回路から出力される固定ア
ドレスデータ信号と前記外部供給源から出力される最上
位アドレスデータ信号とを入力し、前記複数のレジスタ
回路と前記読出／書き込み記憶回路とから出力される信
号を選択回路で選択して出力することを特徴とするゲー
トアレイ大規模集積回路。 - 【請求項２】前記外部供給源は、最上位アドレスデータ
信号が供給される外部端子であることを特徴とする特許
請求の範囲第１項記載のゲートアレイ大規模集積回路。 - 【請求項３】前記外部供給源は、命令にてセット可能な
フリップフロップ回路であることを特徴とする特許請求
の範囲第１項に記載のゲートアレイ大規模集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59152768A JPH0680808B2 (ja) | 1984-07-25 | 1984-07-25 | ゲートアレイ大規模集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59152768A JPH0680808B2 (ja) | 1984-07-25 | 1984-07-25 | ゲートアレイ大規模集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6132442A JPS6132442A (ja) | 1986-02-15 |
| JPH0680808B2 true JPH0680808B2 (ja) | 1994-10-12 |
Family
ID=15547722
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59152768A Expired - Lifetime JPH0680808B2 (ja) | 1984-07-25 | 1984-07-25 | ゲートアレイ大規模集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0680808B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04161604A (ja) * | 1990-10-24 | 1992-06-05 | Nippon Kyoryo Kk | ロードヒーティング装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58212149A (ja) * | 1982-06-04 | 1983-12-09 | Hitachi Ltd | 集積回路装置 |
-
1984
- 1984-07-25 JP JP59152768A patent/JPH0680808B2/ja not_active Expired - Lifetime
Non-Patent Citations (2)
| Title |
|---|
| ・「マイクロ・プログラミングとその応用」（産報出版）上原一矩１９７４．５Ｐ．１０２−１０５，Ｐ．１８３−１８８ |
| ・電子科学（産報出版）第２９巻第７号１９７８．６臨時増刊号Ｐ．２８ー３１ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6132442A (ja) | 1986-02-15 |
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