JP3441847B2 - データメモリを有するプロセッサ - Google Patents
データメモリを有するプロセッサInfo
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Description
【０００１】
【産業上の利用分野】本発明は、データメモリを有する
プロセッサに関し、特にデジタルシグナルプロセッサ
（ＤＳＰ）に関するものである。
プロセッサに関し、特にデジタルシグナルプロセッサ
（ＤＳＰ）に関するものである。
【０００２】
【従来の技術】命令メモリ、複数のデータメモリ、演算
回路などを１チップに集積したＤＳＰが知られている。
ＤＳＰでは高速性が要求されるため、リフレッシュ動作
を必要としないスタティック・ランダムアクセスメモリ
（ＳＲＡＭ）が各データメモリに使われる。このような
従来のＤＳＰに内蔵された各データメモリは、１つのメ
モリサイクルで、データの読み出し動作又は書き込み動
作のいずれか一方しか実行できないものであった。
回路などを１チップに集積したＤＳＰが知られている。
ＤＳＰでは高速性が要求されるため、リフレッシュ動作
を必要としないスタティック・ランダムアクセスメモリ
（ＳＲＡＭ）が各データメモリに使われる。このような
従来のＤＳＰに内蔵された各データメモリは、１つのメ
モリサイクルで、データの読み出し動作又は書き込み動
作のいずれか一方しか実行できないものであった。
【０００３】
【発明が解決しようとする課題】従来のＤＳＰに内蔵さ
れたデータメモリの中のＳＲＡＭ及びその周辺回路を高
速化すれば、１ＣＰＵサイクルに対応した１メモリサイ
クルでデータメモリの複数回のアクセスを実行でき、該
データメモリの能力が向上する。ところが、メモリ容量
が大きくなると、ＳＲＡＭの高速化は困難である。ま
た、ＳＲＡＭ及び周辺回路を高速化すると、ＤＳＰの消
費電力が増大するなどの問題が生じる。
れたデータメモリの中のＳＲＡＭ及びその周辺回路を高
速化すれば、１ＣＰＵサイクルに対応した１メモリサイ
クルでデータメモリの複数回のアクセスを実行でき、該
データメモリの能力が向上する。ところが、メモリ容量
が大きくなると、ＳＲＡＭの高速化は困難である。ま
た、ＳＲＡＭ及び周辺回路を高速化すると、ＤＳＰの消
費電力が増大するなどの問題が生じる。
【０００４】本発明の目的は、回路の高速化技術を用い
ないで高い能力を有するデータメモリを実現し、該デー
タメモリを備えたプロセッサを提供することにある。
ないで高い能力を有するデータメモリを実現し、該デー
タメモリを備えたプロセッサを提供することにある。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、本発明の第１のプロセッサは、複数のデータバス
と、データアドレスを生成するための手段と、読み出し
サイクル、書き込みサイクル及び読み書きサイクルのう
ちの１つを選択するためのサイクル選択手段と、読み出
しサイクルが選択された場合には前記データアドレスで
指定された位置の格納データを前記複数のデータバスの
うちのいずれかのデータバスへ出力し、書き込みサイク
ルが選択された場合には前記複数のデータバスのうちの
いずれかのデータバスから入力したデータを前記データ
アドレスで指定された位置に格納し、読み書きサイクル
が選択された場合には前記データアドレスで指定された
位置の格納データを前記複数のデータバスのうちのいず
れかのデータバスへ出力すると同時に前記複数のデータ
バスのうちの他のデータバスからデータを入力して該入
力したデータを前記データアドレスで指定された位置と
同じ位置に格納するように構成されたデータメモリとを
備えた構成を採用したものである。
に、本発明の第１のプロセッサは、複数のデータバス
と、データアドレスを生成するための手段と、読み出し
サイクル、書き込みサイクル及び読み書きサイクルのう
ちの１つを選択するためのサイクル選択手段と、読み出
しサイクルが選択された場合には前記データアドレスで
指定された位置の格納データを前記複数のデータバスの
うちのいずれかのデータバスへ出力し、書き込みサイク
ルが選択された場合には前記複数のデータバスのうちの
いずれかのデータバスから入力したデータを前記データ
アドレスで指定された位置に格納し、読み書きサイクル
が選択された場合には前記データアドレスで指定された
位置の格納データを前記複数のデータバスのうちのいず
れかのデータバスへ出力すると同時に前記複数のデータ
バスのうちの他のデータバスからデータを入力して該入
力したデータを前記データアドレスで指定された位置と
同じ位置に格納するように構成されたデータメモリとを
備えた構成を採用したものである。
【０００６】また、本発明の第２のプロセッサは、デー
タバスと、データアドレスを生成するための手段と、次
のようなデータメモリとを備えたものである。すなわ
ち、本発明の他のデータメモリは、複数のデータを格納
するための記憶手段と、読み書きサイクルで前記記憶手
段の中の前記データアドレスで指定された位置の格納デ
ータを前記データバスへ出力するための読み出し回路
と、前記読み書きサイクルより先行するあるメモリサイ
クルで前記データバスから入力したデータを一時保持
し、かつ該保持したデータを前記読み書きサイクルで前
記記憶手段の中の前記データアドレスで指定された位置
と同じ位置に格納するための書き込み回路とを備えた構
成を採用したものである。
タバスと、データアドレスを生成するための手段と、次
のようなデータメモリとを備えたものである。すなわ
ち、本発明の他のデータメモリは、複数のデータを格納
するための記憶手段と、読み書きサイクルで前記記憶手
段の中の前記データアドレスで指定された位置の格納デ
ータを前記データバスへ出力するための読み出し回路
と、前記読み書きサイクルより先行するあるメモリサイ
クルで前記データバスから入力したデータを一時保持
し、かつ該保持したデータを前記読み書きサイクルで前
記記憶手段の中の前記データアドレスで指定された位置
と同じ位置に格納するための書き込み回路とを備えた構
成を採用したものである。
【０００７】
【作用】上記本発明の第１のプロセッサによれば、読み
書きサイクルにおいて、データメモリの中のある位置か
らデータが読み出された後に、同じ位置に他のデータが
書き込まれる。この際、読み出しに使われるデータバス
とは異なるデータバスが書き込みに使われる。このよう
にして読み出しサイクル及び書き込みサイクルのみなら
ず読み書きサイクルをも可能になったデータメモリは、
回路の高速化技術を用いないでも従来より高い能力を有
する。
書きサイクルにおいて、データメモリの中のある位置か
らデータが読み出された後に、同じ位置に他のデータが
書き込まれる。この際、読み出しに使われるデータバス
とは異なるデータバスが書き込みに使われる。このよう
にして読み出しサイクル及び書き込みサイクルのみなら
ず読み書きサイクルをも可能になったデータメモリは、
回路の高速化技術を用いないでも従来より高い能力を有
する。
【０００８】上記本発明の第２のプロセッサのデータメ
モリによれば、読み書きサイクルの先行メモリサイクル
でデータがラッチ回路に一時保持される。そして、読み
書きサイクルにおいて、データメモリの中のある位置か
らデータが読み出された後に、同じ位置に前記ラッチ回
路の保持データが書き込まれる。このようにして通常の
読み出し動作及び書き込み動作に加えて読み書きサイク
ルの動作をも可能になったデータメモリは、回路の高速
化技術を用いないでも高い能力を有する。
モリによれば、読み書きサイクルの先行メモリサイクル
でデータがラッチ回路に一時保持される。そして、読み
書きサイクルにおいて、データメモリの中のある位置か
らデータが読み出された後に、同じ位置に前記ラッチ回
路の保持データが書き込まれる。このようにして通常の
読み出し動作及び書き込み動作に加えて読み書きサイク
ルの動作をも可能になったデータメモリは、回路の高速
化技術を用いないでも高い能力を有する。
【０００９】
【実施例】本発明の一実施例に係るデジタルシグナルプ
ロセッサ（ＤＳＰ）の構成を図１に示す。図１のＤＳＰ
は、命令メモリ１０、２個のデータメモリ（データメモ
リＸ，Ｙ）２０，３０、３組のデータバス（Ｍバス，Ａ
バス，Ｂバス）４０，４１，４２、乗算器５０、算術論
理演算ユニット（ＡＬＵ）６０、レジスタファイル７０
などを１チップに集積したものである。Ｂバス４２に
は、パラレル入出力インターフェイス（図示せず）や、
シリアル入出力インターフェイス（図示せず）が接続さ
れている。
ロセッサ（ＤＳＰ）の構成を図１に示す。図１のＤＳＰ
は、命令メモリ１０、２個のデータメモリ（データメモ
リＸ，Ｙ）２０，３０、３組のデータバス（Ｍバス，Ａ
バス，Ｂバス）４０，４１，４２、乗算器５０、算術論
理演算ユニット（ＡＬＵ）６０、レジスタファイル７０
などを１チップに集積したものである。Ｂバス４２に
は、パラレル入出力インターフェイス（図示せず）や、
シリアル入出力インターフェイス（図示せず）が接続さ
れている。
【００１０】命令メモリ１０には複数の命令が格納され
る。命令ポインタ（Ｉポインタ）１１は、命令をフェッ
チするように命令メモリ１０に命令アドレスを供給する
ものである。フェッチされた命令は、命令レジスタ（Ｉ
Ｒ）１２に保持される。デコーダ１３は、命令レジスタ
１２が保持している命令をデコードし、該デコードの結
果に応じてＤＳＰ内の各部へ制御信号１４を供給するも
のである。
る。命令ポインタ（Ｉポインタ）１１は、命令をフェッ
チするように命令メモリ１０に命令アドレスを供給する
ものである。フェッチされた命令は、命令レジスタ（Ｉ
Ｒ）１２に保持される。デコーダ１３は、命令レジスタ
１２が保持している命令をデコードし、該デコードの結
果に応じてＤＳＰ内の各部へ制御信号１４を供給するも
のである。
【００１１】データメモリ（データメモリＸ）２０には
複数のデータが格納される。データポインタ（Ｘポイン
タ）２１は、データメモリ２０に供給されるべきデータ
アドレス２２を生成するものである。データメモリ２０
は、Ｍバス４０、Ａバス４１及びＢバス４２の各々に接
続可能であり、デコーダ１３からの制御信号１４を受け
取る。
複数のデータが格納される。データポインタ（Ｘポイン
タ）２１は、データメモリ２０に供給されるべきデータ
アドレス２２を生成するものである。データメモリ２０
は、Ｍバス４０、Ａバス４１及びＢバス４２の各々に接
続可能であり、デコーダ１３からの制御信号１４を受け
取る。
【００１２】データメモリ（データメモリＹ）３０にも
複数のデータが格納される。データポインタ（Ｙポイン
タ）３１は、データメモリ３０に供給されるべきデータ
アドレス２３を生成するものである。データメモリ３０
は、Ｍバス４０、Ａバス４１及びＢバス４２の各々に接
続可能であり、デコーダ１３からの制御信号１４を受け
取る。
複数のデータが格納される。データポインタ（Ｙポイン
タ）３１は、データメモリ３０に供給されるべきデータ
アドレス２３を生成するものである。データメモリ３０
は、Ｍバス４０、Ａバス４１及びＢバス４２の各々に接
続可能であり、デコーダ１３からの制御信号１４を受け
取る。
【００１３】乗算器５０は、２つの入力と１つの出力と
を持っている。乗算器５０の一方の入力はセレクタ５１
を介してＭバス４０及びＡバス４１に接続され、他方の
入力はＢバス４２に直接接続されている。
を持っている。乗算器５０の一方の入力はセレクタ５１
を介してＭバス４０及びＡバス４１に接続され、他方の
入力はＢバス４２に直接接続されている。
【００１４】ＡＬＵ６０は、２つの入力と１つの出力と
を持っている。ＡＬＵ６０の一方の入力は、セレクタ６
１を介してＡバス４１及びレジスタファイル７０の出力
に接続されている。乗算器５０の出力とＡＬＵ６０の他
方の入力との間には、バレルシフタ６３が介在してい
る。このバレルシフタ６３の入力は、セレクタ６２を介
してＢバス４２及び乗算器５０の出力に接続されてい
る。ＡＬＵ６０の出力は、リミッタ回路（ＭＩＮＭＡＸ
回路）６４、バレルシフトコントローラ（ＢＳＣ）６５
及びセレクタ６６を介して、バレルシフタ６３へ制御入
力として供給される。また、セレクタ６６を介して直接
データをバレルシフタ６３へ制御入力として供給できる
ようにもなっている。
を持っている。ＡＬＵ６０の一方の入力は、セレクタ６
１を介してＡバス４１及びレジスタファイル７０の出力
に接続されている。乗算器５０の出力とＡＬＵ６０の他
方の入力との間には、バレルシフタ６３が介在してい
る。このバレルシフタ６３の入力は、セレクタ６２を介
してＢバス４２及び乗算器５０の出力に接続されてい
る。ＡＬＵ６０の出力は、リミッタ回路（ＭＩＮＭＡＸ
回路）６４、バレルシフトコントローラ（ＢＳＣ）６５
及びセレクタ６６を介して、バレルシフタ６３へ制御入
力として供給される。また、セレクタ６６を介して直接
データをバレルシフタ６３へ制御入力として供給できる
ようにもなっている。
【００１５】レジスタファイル７０は、４個の汎用レジ
スタを持つものである。レジスタファイル７０の入力
は、セレクタ７１を介してＡバス４１、Ｂバス４２及び
リミッタ回路６４の出力に接続されている。レジスタフ
ァイル７０の出力は、前記のとおりセレクタ６１を介し
てＡＬＵ６０の一方の入力となり得るだけでなく、セレ
クタ７２を介してＡバス４１及びＢバス４２に接続され
ている。
スタを持つものである。レジスタファイル７０の入力
は、セレクタ７１を介してＡバス４１、Ｂバス４２及び
リミッタ回路６４の出力に接続されている。レジスタフ
ァイル７０の出力は、前記のとおりセレクタ６１を介し
てＡＬＵ６０の一方の入力となり得るだけでなく、セレ
クタ７２を介してＡバス４１及びＢバス４２に接続され
ている。
【００１６】図１中のデータメモリ（データメモリＸ）
２０の内部構成を図２に示す。図２のデータメモリ２０
は、スタティック・ランダムアクセスメモリ（ＳＲＡ
Ｍ）１１０と周辺回路１２０とを持っている。周辺回路
１２０は、書き込み回路１２１と読み出し回路１２２と
で構成される。書き込み回路１２１はセレクタ（図示せ
ず）を、読み出し回路１２２は複数個のスリーステート
バッファ（図示せず）をそれぞれ備えている。前記Ｘポ
インタ２１からのデータアドレス２２は、ＳＲＡＭ１１
０の中のアクセスすべき位置を指定する。前記デコーダ
１３からの制御信号１４は、読み出しサイクル、書き込
みサイクル及び読み書きサイクルのうちの１つを指定す
るとともに、読み出しサイクルの場合には読み出し回路
１２２が３組のデータバス４０，４１，４２のうちのい
ずれのデータバスへデータを出力すべきかを、書き込み
サイクルの場合には書き込み回路１２１が３組のデータ
バス４０，４１，４２のうちのいずれのデータバスから
データを入力すべきかを、読み書きサイクルの場合には
読み出し回路１２２が３組のデータバス４０，４１，４
２のうちのいずれのデータバスへデータを出力しかつ書
き込み回路１２１がいずれのデータバスからデータを入
力すべきかをそれぞれ指定する。なお、図１中のデータ
メモリ（データメモリＹ）３０の内部構成も図２と同様
である。
２０の内部構成を図２に示す。図２のデータメモリ２０
は、スタティック・ランダムアクセスメモリ（ＳＲＡ
Ｍ）１１０と周辺回路１２０とを持っている。周辺回路
１２０は、書き込み回路１２１と読み出し回路１２２と
で構成される。書き込み回路１２１はセレクタ（図示せ
ず）を、読み出し回路１２２は複数個のスリーステート
バッファ（図示せず）をそれぞれ備えている。前記Ｘポ
インタ２１からのデータアドレス２２は、ＳＲＡＭ１１
０の中のアクセスすべき位置を指定する。前記デコーダ
１３からの制御信号１４は、読み出しサイクル、書き込
みサイクル及び読み書きサイクルのうちの１つを指定す
るとともに、読み出しサイクルの場合には読み出し回路
１２２が３組のデータバス４０，４１，４２のうちのい
ずれのデータバスへデータを出力すべきかを、書き込み
サイクルの場合には書き込み回路１２１が３組のデータ
バス４０，４１，４２のうちのいずれのデータバスから
データを入力すべきかを、読み書きサイクルの場合には
読み出し回路１２２が３組のデータバス４０，４１，４
２のうちのいずれのデータバスへデータを出力しかつ書
き込み回路１２１がいずれのデータバスからデータを入
力すべきかをそれぞれ指定する。なお、図１中のデータ
メモリ（データメモリＹ）３０の内部構成も図２と同様
である。
【００１７】図３（ａ）〜図３（ｃ）は、それぞれ図２
のデータメモリ２０の読み出しサイクル、書き込みサイ
クル及び読み書きサイクルにおける動作例を示してい
る。この例によれば、読み出しサイクルの場合には読み
出し回路１２２がＭバス４０へデータを出力し、書き込
みサイクルの場合には書き込み回路１２１がＡバス４１
からデータを入力し、読み書きサイクルの場合には読み
出し回路１２２がＭバス４０へデータを出力しかつ書き
込み回路１２１がＡバス４１からデータを入力するよう
にそれぞれ指定される。ただし、データメモリ２０は、
読み出しサイクルにおいてＡバス４１へデータを出力し
たり、Ｂバス４２へデータを出力したりすることも可能
である。また、データメモリ２０は、書き込みサイクル
においてＭバス４０からデータを入力したり、Ｂバス４
２からデータを入力したりすることも可能である。更
に、データメモリ２０は、読み書きサイクルにおいて、
Ａバス４１又はＢバス４２からデータを入力することも
可能であり、Ｍバス４０又はＢバス４２へデータを出力
することも可能である。ただし、読み書きサイクルの場
合には、読み出しに使われるデータバスとは異なるデー
タバスが書き込みに使われる。図３（ａ）〜図３（ｃ）
に示すように、１つのメモリサイクルＴは、４つの期間
ｔ0 ，ｔ1 ，ｔ2 ，ｔ3 に分割される。各期間の長さは
同じであってもよいし、同じでなくともよい。１つのメ
モリサイクルＴの間は、データアドレス２２が変化する
ことはない。
のデータメモリ２０の読み出しサイクル、書き込みサイ
クル及び読み書きサイクルにおける動作例を示してい
る。この例によれば、読み出しサイクルの場合には読み
出し回路１２２がＭバス４０へデータを出力し、書き込
みサイクルの場合には書き込み回路１２１がＡバス４１
からデータを入力し、読み書きサイクルの場合には読み
出し回路１２２がＭバス４０へデータを出力しかつ書き
込み回路１２１がＡバス４１からデータを入力するよう
にそれぞれ指定される。ただし、データメモリ２０は、
読み出しサイクルにおいてＡバス４１へデータを出力し
たり、Ｂバス４２へデータを出力したりすることも可能
である。また、データメモリ２０は、書き込みサイクル
においてＭバス４０からデータを入力したり、Ｂバス４
２からデータを入力したりすることも可能である。更
に、データメモリ２０は、読み書きサイクルにおいて、
Ａバス４１又はＢバス４２からデータを入力することも
可能であり、Ｍバス４０又はＢバス４２へデータを出力
することも可能である。ただし、読み書きサイクルの場
合には、読み出しに使われるデータバスとは異なるデー
タバスが書き込みに使われる。図３（ａ）〜図３（ｃ）
に示すように、１つのメモリサイクルＴは、４つの期間
ｔ0 ，ｔ1 ，ｔ2 ，ｔ3 に分割される。各期間の長さは
同じであってもよいし、同じでなくともよい。１つのメ
モリサイクルＴの間は、データアドレス２２が変化する
ことはない。
【００１８】図３（ａ）に示す読み出しサイクルの場合
には、期間ｔ0 でＳＲＡＭ１１０のプリチャージが行な
われ、期間ｔ1 でＳＲＡＭ１１０の中のデータアドレス
２２で指定された位置の格納データが読み出され、該読
み出されたデータが期間ｔ2で読み出し回路１２２によ
りＭバス４０へ出力される。
には、期間ｔ0 でＳＲＡＭ１１０のプリチャージが行な
われ、期間ｔ1 でＳＲＡＭ１１０の中のデータアドレス
２２で指定された位置の格納データが読み出され、該読
み出されたデータが期間ｔ2で読み出し回路１２２によ
りＭバス４０へ出力される。
【００１９】図３（ｂ）に示す書き込みサイクルの場合
には、期間ｔ2 で書き込み回路１２１によりＡバス４１
からデータが入力され、該入力されたデータが期間ｔ3
でＳＲＡＭ１１０の中のデータアドレス２２で指定され
た位置に格納される。
には、期間ｔ2 で書き込み回路１２１によりＡバス４１
からデータが入力され、該入力されたデータが期間ｔ3
でＳＲＡＭ１１０の中のデータアドレス２２で指定され
た位置に格納される。
【００２０】図３（ｃ）に示す読み書きサイクルの場合
には、期間ｔ0 でＳＲＡＭ１１０のプリチャージが行な
われ、期間ｔ1 でＳＲＡＭ１１０の中のデータアドレス
２２で指定された位置の格納データが読み出され、該読
み出されたデータが期間ｔ2で読み出し回路１２２によ
りＭバス４０へ出力される。また、期間ｔ2 では、書き
込み回路１２１によりＡバス４１からデータが入力され
る。該入力されたデータは、期間ｔ3 でＳＲＡＭ１１０
の中のデータアドレス２２で指定された位置に格納され
る。つまり、Ａバス４１から入力されたデータは、Ｍバ
ス４０へ出力されたデータがＳＲＡＭ１１０の中に格納
されていた位置と同じ位置に格納される。この結果、Ｍ
バス４０へ出力されたデータは、もはやＳＲＡＭ１１０
の中に存在しなくなる。
には、期間ｔ0 でＳＲＡＭ１１０のプリチャージが行な
われ、期間ｔ1 でＳＲＡＭ１１０の中のデータアドレス
２２で指定された位置の格納データが読み出され、該読
み出されたデータが期間ｔ2で読み出し回路１２２によ
りＭバス４０へ出力される。また、期間ｔ2 では、書き
込み回路１２１によりＡバス４１からデータが入力され
る。該入力されたデータは、期間ｔ3 でＳＲＡＭ１１０
の中のデータアドレス２２で指定された位置に格納され
る。つまり、Ａバス４１から入力されたデータは、Ｍバ
ス４０へ出力されたデータがＳＲＡＭ１１０の中に格納
されていた位置と同じ位置に格納される。この結果、Ｍ
バス４０へ出力されたデータは、もはやＳＲＡＭ１１０
の中に存在しなくなる。
【００２１】図１のＤＳＰによれば、あるロード命令が
デコーダ１３でデコードされると、データメモリ２０か
ら読み出しサイクル又は読み書きサイクルでＡバス４１
へデータが出力され、該Ａバス４１上のデータがセレク
タ７１を介してレジスタファイル７０の中のある汎用レ
ジスタに格納される。
デコーダ１３でデコードされると、データメモリ２０か
ら読み出しサイクル又は読み書きサイクルでＡバス４１
へデータが出力され、該Ａバス４１上のデータがセレク
タ７１を介してレジスタファイル７０の中のある汎用レ
ジスタに格納される。
【００２２】ある減算命令がデコーダ１３でデコードさ
れると、データメモリ２０から読み出しサイクルでＡバ
ス４１へ被減数データが出力され、該Ａバス４１上の被
減数データがセレクタ６１を介してＡＬＵ６０に与えら
れる。一方、データメモリ３０から読み出しサイクルで
Ｂバス４２へ減数データが出力され、該Ｂバス４２上の
減数データがセレクタ６２及びバレルシフタ６３を介し
てＡＬＵ６０に与えられる。この際、バレルシフタ６３
によって減数データにシフト処理が施されることはな
い。そして、ＡＬＵ６０は減算を実行し、該減算の結果
がレジスタファイル７０の中のある汎用レジスタに格納
される。
れると、データメモリ２０から読み出しサイクルでＡバ
ス４１へ被減数データが出力され、該Ａバス４１上の被
減数データがセレクタ６１を介してＡＬＵ６０に与えら
れる。一方、データメモリ３０から読み出しサイクルで
Ｂバス４２へ減数データが出力され、該Ｂバス４２上の
減数データがセレクタ６２及びバレルシフタ６３を介し
てＡＬＵ６０に与えられる。この際、バレルシフタ６３
によって減数データにシフト処理が施されることはな
い。そして、ＡＬＵ６０は減算を実行し、該減算の結果
がレジスタファイル７０の中のある汎用レジスタに格納
される。
【００２３】ある積和演算命令がデコーダ１３でデコー
ドされると、一方のデータメモリ２０にはＭバス４０及
びＡバス４１を使う読み書きサイクルが、他方のデータ
メモリ３０にはＢバス４２を使う読み出しサイクルがそ
れぞれ指定される。データメモリ２０から読み書きサイ
クルでＭバス４０へ出力されたデータは、乗算器５０へ
被乗数データとして与えられる。また、データメモリ３
０から読み出しサイクルでＢバス４２へ出力されたデー
タは、乗算器５０へ乗数データとして与えられる。乗算
器５０は乗算を実行し、該乗算の結果がバレルシフタ６
３へ供給される。レジスタファイル７０の中のある汎用
レジスタは、積和演算の中間結果（初期値は０）を格納
するものである。この中間結果は、３組のデータバス
（Ｍバス，Ａバス，Ｂバス）４０，４１，４２のいずれ
をも経由せずに、セレクタ６１を介してＡＬＵ６０へ供
給される。バレルシフタ６３とＡＬＵ６０とは、レジス
タファイル７０から供給された積和演算の中間結果と、
乗算器５０から供給された乗算結果との桁合わせ加算を
実行する。この桁合わせ加算の結果は、リミッタ回路６
４及びセレクタ７１を介して、積和演算の新たな中間結
果としてレジスタファイル７０の中の前記汎用レジスタ
に格納される。以上の動作の繰り返しにより、レジスタ
ファイル７０の中に積和演算の最終結果が得られる。こ
の積和演算の最終結果は、セレクタ７２及びＡバス４１
を経由して、読み書きサイクルで動作中のデータメモリ
２０へ書き込まれる。この際、データメモリ２０はＭバ
ス４０を読み出しに、Ａバス４１を書き込みにそれぞれ
使い、かつ読み出しサイクルで動作中のデータメモリ３
０はＢバス４２を読み出しに使うので、データの衝突は
生じない。
ドされると、一方のデータメモリ２０にはＭバス４０及
びＡバス４１を使う読み書きサイクルが、他方のデータ
メモリ３０にはＢバス４２を使う読み出しサイクルがそ
れぞれ指定される。データメモリ２０から読み書きサイ
クルでＭバス４０へ出力されたデータは、乗算器５０へ
被乗数データとして与えられる。また、データメモリ３
０から読み出しサイクルでＢバス４２へ出力されたデー
タは、乗算器５０へ乗数データとして与えられる。乗算
器５０は乗算を実行し、該乗算の結果がバレルシフタ６
３へ供給される。レジスタファイル７０の中のある汎用
レジスタは、積和演算の中間結果（初期値は０）を格納
するものである。この中間結果は、３組のデータバス
（Ｍバス，Ａバス，Ｂバス）４０，４１，４２のいずれ
をも経由せずに、セレクタ６１を介してＡＬＵ６０へ供
給される。バレルシフタ６３とＡＬＵ６０とは、レジス
タファイル７０から供給された積和演算の中間結果と、
乗算器５０から供給された乗算結果との桁合わせ加算を
実行する。この桁合わせ加算の結果は、リミッタ回路６
４及びセレクタ７１を介して、積和演算の新たな中間結
果としてレジスタファイル７０の中の前記汎用レジスタ
に格納される。以上の動作の繰り返しにより、レジスタ
ファイル７０の中に積和演算の最終結果が得られる。こ
の積和演算の最終結果は、セレクタ７２及びＡバス４１
を経由して、読み書きサイクルで動作中のデータメモリ
２０へ書き込まれる。この際、データメモリ２０はＭバ
ス４０を読み出しに、Ａバス４１を書き込みにそれぞれ
使い、かつ読み出しサイクルで動作中のデータメモリ３
０はＢバス４２を読み出しに使うので、データの衝突は
生じない。
【００２４】図２のデータメモリ２０によれば、図３
（ａ）〜図３（ｃ）に示すように、読み出しサイクル、
書き込みサイクル及び読み書きサイクルのいずれにおい
ても、データバスの使用期間が１つのメモリサイクルＴ
の中の３番目の期間ｔ2 に限られている。したがって、
読み出し回路１２２は読み書きサイクルにおいて読み出
しサイクルと同じ動作を行なえばよく、書き込み回路１
２１は読み書きサイクルにおいて書き込みサイクルと同
じ動作を行なえばよい。ＳＲＡＭ１１０及び周辺回路１
２０を読み書きサイクルの実現のために特に高速化する
必要はない。
（ａ）〜図３（ｃ）に示すように、読み出しサイクル、
書き込みサイクル及び読み書きサイクルのいずれにおい
ても、データバスの使用期間が１つのメモリサイクルＴ
の中の３番目の期間ｔ2 に限られている。したがって、
読み出し回路１２２は読み書きサイクルにおいて読み出
しサイクルと同じ動作を行なえばよく、書き込み回路１
２１は読み書きサイクルにおいて書き込みサイクルと同
じ動作を行なえばよい。ＳＲＡＭ１１０及び周辺回路１
２０を読み書きサイクルの実現のために特に高速化する
必要はない。
【００２５】図４は、図２のデータメモリ２０の変形例
を示している。図４のデータメモリ２０は、ＳＲＡＭ１
１０と周辺回路１３０とを持っており、Ｍバス４０にの
み接続可能となっている。周辺回路１３０は、書き込み
回路１３１と読み出し回路１３２とで構成される。書き
込み回路１３１はラッチ回路１４１とセレクタ１４２と
を。読み出し回路１３２は複数個のスリーステートバッ
ファ（図示せず）をそれぞれ備えている。データアドレ
ス２２は、ＳＲＡＭ１１０の中のアクセスすべき位置を
指定する。制御信号１４は、読み出し動作、書き込み動
作及び読み書き動作のうちの１つを指定する。
を示している。図４のデータメモリ２０は、ＳＲＡＭ１
１０と周辺回路１３０とを持っており、Ｍバス４０にの
み接続可能となっている。周辺回路１３０は、書き込み
回路１３１と読み出し回路１３２とで構成される。書き
込み回路１３１はラッチ回路１４１とセレクタ１４２と
を。読み出し回路１３２は複数個のスリーステートバッ
ファ（図示せず）をそれぞれ備えている。データアドレ
ス２２は、ＳＲＡＭ１１０の中のアクセスすべき位置を
指定する。制御信号１４は、読み出し動作、書き込み動
作及び読み書き動作のうちの１つを指定する。
【００２６】図４のデータメモリ２０によれば、読み出
し動作（読み出しサイクル）の場合には、期間ｔ0 でＳ
ＲＡＭ１１０のプリチャージが行なわれ、期間ｔ1 でＳ
ＲＡＭ１１０の中のデータアドレス２２で指定された位
置の格納データが読み出され、該読み出されたデータが
期間ｔ2 で読み出し回路１３２によりＭバス４０へ出力
される。
し動作（読み出しサイクル）の場合には、期間ｔ0 でＳ
ＲＡＭ１１０のプリチャージが行なわれ、期間ｔ1 でＳ
ＲＡＭ１１０の中のデータアドレス２２で指定された位
置の格納データが読み出され、該読み出されたデータが
期間ｔ2 で読み出し回路１３２によりＭバス４０へ出力
される。
【００２７】また、書き込み動作（書き込みサイクル）
の場合には、期間ｔ2 で書き込み回路１３１の中のセレ
クタ１４２によりＭバス４０からデータが入力され、該
入力されたデータが期間ｔ3 でＳＲＡＭ１１０の中のデ
ータアドレス２２で指定された位置に格納される。
の場合には、期間ｔ2 で書き込み回路１３１の中のセレ
クタ１４２によりＭバス４０からデータが入力され、該
入力されたデータが期間ｔ3 でＳＲＡＭ１１０の中のデ
ータアドレス２２で指定された位置に格納される。
【００２８】読み書き動作の場合には、あるメモリサイ
クルの期間ｔ2 においてＭバス４０からラッチ回路１４
１へデータが入力され、該入力されたデータが該メモリ
サイクルの期間ｔ3 でラッチ回路１４１に一時保持され
る。更に、後のメモリサイクル（読み書きサイクル）に
おいて、期間ｔ0 でＳＲＡＭ１１０のプリチャージが行
なわれ、期間ｔ1 でＳＲＡＭ１１０の中のデータアドレ
ス２２で指定された位置の格納データが読み出され、該
読み出されたデータが期間ｔ2 で読み出し回路１３２に
よりＭバス４０へ出力され、期間ｔ3 でラッチ回路１４
１の保持データがセレクタ１４２を介してＳＲＡＭ１１
０の中のデータアドレス２２で指定された位置に格納さ
れる。つまり、Ｍバス４０から前もって入力されたデー
タは、Ｍバス４０へ出力されたデータがＳＲＡＭ１１０
の中に格納されていた位置と同じ位置に格納される。
クルの期間ｔ2 においてＭバス４０からラッチ回路１４
１へデータが入力され、該入力されたデータが該メモリ
サイクルの期間ｔ3 でラッチ回路１４１に一時保持され
る。更に、後のメモリサイクル（読み書きサイクル）に
おいて、期間ｔ0 でＳＲＡＭ１１０のプリチャージが行
なわれ、期間ｔ1 でＳＲＡＭ１１０の中のデータアドレ
ス２２で指定された位置の格納データが読み出され、該
読み出されたデータが期間ｔ2 で読み出し回路１３２に
よりＭバス４０へ出力され、期間ｔ3 でラッチ回路１４
１の保持データがセレクタ１４２を介してＳＲＡＭ１１
０の中のデータアドレス２２で指定された位置に格納さ
れる。つまり、Ｍバス４０から前もって入力されたデー
タは、Ｍバス４０へ出力されたデータがＳＲＡＭ１１０
の中に格納されていた位置と同じ位置に格納される。
【００２９】なお、図４中のセレクタ１４２を除去し
て、ラッチ回路１４１の出力をＳＲＡＭ１１０へ直接供
給するようにしてもよい。この場合には、書き込み動作
であると読み書き動作であるとを問わず、ＳＲＡＭ１１
０へ書き込むべきデータは、必ずラッチ回路１４１を経
由することとなる。
て、ラッチ回路１４１の出力をＳＲＡＭ１１０へ直接供
給するようにしてもよい。この場合には、書き込み動作
であると読み書き動作であるとを問わず、ＳＲＡＭ１１
０へ書き込むべきデータは、必ずラッチ回路１４１を経
由することとなる。
【００３０】以上説明してきたとおり、本発明の実施例
によれば、各データメモリ２０，３０のアクセス能力が
向上し、これらのデータメモリを用いたＤＳＰの能力が
向上する。
によれば、各データメモリ２０，３０のアクセス能力が
向上し、これらのデータメモリを用いたＤＳＰの能力が
向上する。
【００３１】なお、データメモリ２０及びデータメモリ
３０のデータ入出力のための複数のデータバスの全部又
は一部に専用入力線及び専用出力線を使うことができ
る。例えば、図１の例では積和演算の最終結果がレジス
タファイル７０から複数の回路ブロックに共用されるＡ
バス４１を経由して、読み書きサイクルで動作中のデー
タメモリ２０へ書き込まれると説明したが、レジスタフ
ァイル７０からデータメモリ２０への専用入力線を設
け、該専用入力線を使って積和演算の最終結果をデータ
メモリ２０へ書き込むようにしてもよい。
３０のデータ入出力のための複数のデータバスの全部又
は一部に専用入力線及び専用出力線を使うことができ
る。例えば、図１の例では積和演算の最終結果がレジス
タファイル７０から複数の回路ブロックに共用されるＡ
バス４１を経由して、読み書きサイクルで動作中のデー
タメモリ２０へ書き込まれると説明したが、レジスタフ
ァイル７０からデータメモリ２０への専用入力線を設
け、該専用入力線を使って積和演算の最終結果をデータ
メモリ２０へ書き込むようにしてもよい。
【００３２】図２のデータメモリ２０の書き込みに専用
入力線を採用する場合には、読み書きサイクルにおいて
読み出しデータと書き込みデータとの衝突が生じ得ない
ので、書き込み回路１２１はセレクタを備える必要がな
い。また、データメモリ２０の読み出しに専用出力線を
採用する場合には、読み出し回路１２２はスリーステー
トバッファを備える必要がない。
入力線を採用する場合には、読み書きサイクルにおいて
読み出しデータと書き込みデータとの衝突が生じ得ない
ので、書き込み回路１２１はセレクタを備える必要がな
い。また、データメモリ２０の読み出しに専用出力線を
採用する場合には、読み出し回路１２２はスリーステー
トバッファを備える必要がない。
【００３３】
【発明の効果】以上説明してきたとおり、本発明のプロ
セッサ及びデータメモリによれば、データメモリの１つ
のアドレスの読み書きサイクルが達成されるので、回路
の高速化技術を用いないで高い能力を有するデータメモ
リを実現できる。したがって、プロセッサの能力も向上
する。
セッサ及びデータメモリによれば、データメモリの１つ
のアドレスの読み書きサイクルが達成されるので、回路
の高速化技術を用いないで高い能力を有するデータメモ
リを実現できる。したがって、プロセッサの能力も向上
する。
【図面の簡単な説明】
【図１】本発明の一実施例に係るデジタルシグナルプロ
セッサの構成を示すブロック図である。
セッサの構成を示すブロック図である。
【図２】図１中の１個のデータメモリの内部構成を示す
ブロック図である。
ブロック図である。
【図３】（ａ）〜（ｃ）は、それぞれ図２のデータメモ
リの読み出しサイクル、書き込みサイクル及び読み書き
サイクルにおける動作例を示す図である。
リの読み出しサイクル、書き込みサイクル及び読み書き
サイクルにおける動作例を示す図である。
【図４】図２のデータメモリの変形例を示すブロック図
である。
である。
１０ 命令メモリ
１１ 命令ポインタ（Ｉポインタ）
１２ 命令レジスタ（ＩＲ）
１３ デコーダ［サイクル選択手段］
１４ 制御信号
２０，３０ データメモリＸ，Ｙ
２１，３１ データポインタ（Ｘポインタ，Ｙポイン
タ） ２２，２３ データアドレス ４０，４１，４２ データバス（Ｍバス，Ａバス，Ｂバ
ス） ５０ 乗算器 ５１，６１，６２，６６，７１，７２ セレクタ ６０ 算術論理演算ユニット（ＡＬＵ） ６３ バレルシフタ ６４ リミッタ回路（ＭＩＮＭＡＸ回路） ６５ バレルシフトコントローラ（ＢＳＣ） ７０ レジスタファイル １１０ スタティック・ランダムアクセスメモリ（ＳＲ
ＡＭ）［記憶手段］ １２０，１３０ 周辺回路 １２１，１３１ 書き込み回路 １２２，１３２ 読み出し回路 １４１ ラッチ回路 １４２ セレクタ
タ） ２２，２３ データアドレス ４０，４１，４２ データバス（Ｍバス，Ａバス，Ｂバ
ス） ５０ 乗算器 ５１，６１，６２，６６，７１，７２ セレクタ ６０ 算術論理演算ユニット（ＡＬＵ） ６３ バレルシフタ ６４ リミッタ回路（ＭＩＮＭＡＸ回路） ６５ バレルシフトコントローラ（ＢＳＣ） ７０ レジスタファイル １１０ スタティック・ランダムアクセスメモリ（ＳＲ
ＡＭ）［記憶手段］ １２０，１３０ 周辺回路 １２１，１３１ 書き込み回路 １２２，１３２ 読み出し回路 １４１ ラッチ回路 １４２ セレクタ
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(56)参考文献 特開 平２−25958（ＪＰ，Ａ)
特開 平６−103752（ＪＰ，Ａ)
特開 平５−342084（ＪＰ，Ａ)
特開 昭63−183678（ＪＰ，Ａ)
特開 平４−112247（ＪＰ，Ａ)
特開 昭56−72766（ＪＰ，Ａ)
実開 平６−86141（ＪＰ，Ｕ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 9/30 - 9/38
G06F 12/00 - 12/06
G06F 13/16 - 13/18
G06F 15/78
G06F 17/10
Claims (8)
- 【請求項１】 複数のデータバスと、 データアドレスを生成するための手段と、 読み出しサイクル、書き込みサイクル及び読み書きサイ
クルのうちの１つを選択するためのサイクル選択手段
と、 読み出しサイクルが選択された場合には前記データアド
レスで指定された位置の格納データを前記複数のデータ
バスのうちのいずれかのデータバスへ出力し、書き込み
サイクルが選択された場合には前記複数のデータバスの
うちのいずれかのデータバスから入力したデータを前記
データアドレスで指定された位置に格納し、読み書きサ
イクルが選択された場合には前記データアドレスで指定
された位置の格納データを前記複数のデータバスのうち
のいずれかのデータバスへ出力すると同時に前記複数の
データバスのうちの他のデータバスからデータを入力し
て該入力したデータを前記データアドレスで指定された
位置と同じ位置に格納するように構成されたデータメモ
リとを備えたことを特徴とするプロセッサ。 - 【請求項２】 請求項１記載のプロセッサにおいて、 ある読み書きサイクルで前記データメモリから出力され
たデータに処理を施し、かつ同じ読み書きサイクルで前
記データメモリがデータを入力するように該データメモ
リへデータを供給するための手段を更に備えたことを特
徴とするプロセッサ。 - 【請求項３】 請求項１記載のプロセッサにおいて、 前記サイクル選択手段は、 複数の命令を格納するための命令メモリと、 前記命令メモリから１つの命令をフェッチするための手
段と、 前記フェッチされた命令のデコード結果に応じて、読み
出しサイクル、書き込みサイクル及び読み書きサイクル
のうちの１つを選択するための手段とを備えたことを特
徴とするプロセッサ。 - 【請求項４】 請求項３記載のプロセッサにおいて、 前記フェッチされた命令のデコード結果に応じて、読み
出しサイクルが選択された場合には前記データメモリが
前記複数のデータバスのうちのいずれのデータバスへデ
ータを出力すべきかを指定し、書き込みサイクルが選択
された場合には前記データメモリが前記複数のデータバ
スのうちのいずれのデータバスからデータを入力すべき
かを指定し、読み書きサイクルが選択された場合には前
記データメモリが前記複数のデータバスのうちのいずれ
のデータバスへデータを出力しかついずれのデータバス
からデータを入力すべきかを指定するための手段を更に
備えたことを特徴とするプロセッサ。 - 【請求項５】 請求項４記載のプロセッサにおいて、 前記データメモリは、 複数のデータを格納するための記憶手段と、 読み出しサイクル又は読み書きサイクルが選択された場
合には前記記憶手段の中の前記データアドレスで指定さ
れた位置の格納データを前記複数のデータバスのうちの
指定されたデータバスへ出力するための読み出し回路
と、 書き込みサイクルが選択された場合には前記複数のデー
タバスのうちの指定されたデータバスから入力したデー
タを前記記憶手段の中の前記データアドレスで指定され
た位置に格納し、読み書きサイクルが選択された場合に
は前記読み出し回路が前記記憶手段の中の前記データア
ドレスで指定された位置の格納データを前記複数のデー
タバスのうちの指定されたデータバスへ出力するのと同
時に前記複数のデータバスのうちの指定された他のデー
タバスからデータを入力して該入力したデータを前記デ
ータアドレスで指定された位置と同じ位置に格納するた
めの書き込み回路とを備えたことを特徴とするプロセッ
サ。 - 【請求項６】 データバスと、データアドレスを生成す
るための手段とを備えたプロセッサの中で用いられるデ
ータメモリであって、 複数のデータを格納するための記憶手段と、 読み書きサイクルで前記記憶手段の中の前記データアド
レスで指定された位置の格納データを前記データバスへ
出力するための読み出し回路と、 前記読み書きサイクルより先行するあるメモリサイクル
で前記データバスから入力したデータを一時保持し、か
つ該保持したデータを前記読み書きサイクルで前記記憶
手段の中の前記データアドレスで指定された位置と同じ
位置に格納するための書き込み回路とを備えたことを特
徴とするデータメモリ。 - 【請求項７】 請求項６記載のデータメモリにおいて、 前記書き込み回路は、前記データバスから入力したデー
タを一時保持するためのラッチ回路を備えたことを特徴
とするデータメモリ。 - 【請求項８】 請求項７記載のデータメモリにおいて、 前記書き込み回路は、前記ラッチ回路が一時保持してい
るデータと、前記データバスから直接入力したデータと
のうちのいずれかを前記記憶手段へ供給するためのセレ
クタを更に備えたことを特徴とするデータメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14732995A JP3441847B2 (ja) | 1994-06-23 | 1995-06-14 | データメモリを有するプロセッサ |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14165094 | 1994-06-23 | ||
| JP6-141650 | 1994-06-23 | ||
| JP14732995A JP3441847B2 (ja) | 1994-06-23 | 1995-06-14 | データメモリを有するプロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0869407A JPH0869407A (ja) | 1996-03-12 |
| JP3441847B2 true JP3441847B2 (ja) | 2003-09-02 |
Family
ID=26473841
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14732995A Expired - Fee Related JP3441847B2 (ja) | 1994-06-23 | 1995-06-14 | データメモリを有するプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3441847B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1050807A1 (en) * | 1999-05-03 | 2000-11-08 | Sgs Thomson Microelectronics Sa | Memory access in a computer memory |
-
1995
- 1995-06-14 JP JP14732995A patent/JP3441847B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0869407A (ja) | 1996-03-12 |
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Legal Events
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|---|---|---|---|
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