JPH0721760B2 - ディジタル演算回路 - Google Patents
ディジタル演算回路Info
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- JPH0721760B2 JPH0721760B2 JP58233173A JP23317383A JPH0721760B2 JP H0721760 B2 JPH0721760 B2 JP H0721760B2 JP 58233173 A JP58233173 A JP 58233173A JP 23317383 A JP23317383 A JP 23317383A JP H0721760 B2 JPH0721760 B2 JP H0721760B2
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/3804—Details
- G06F2207/386—Special constructional features
- G06F2207/3884—Pipelining
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデイジタル演算回路に関し、特に内部に記憶手
段を有し、外部入力データおよび該記憶手段に書き込ま
れたデータ等に対して算術演算や論理演算を行うものに
関する。
段を有し、外部入力データおよび該記憶手段に書き込ま
れたデータ等に対して算術演算や論理演算を行うものに
関する。
一般のデイジタル・コンピユータ・システム等に用いら
れる中央処理装置（いわゆるCPU）や、PCMデイジタル信
号等を処理するシステム等に用いられるデイジタル信号
処理装置（いわゆるDSP）には、外部入力データおよび
記憶手段に書き込まれたデータ等に対して算術演算や論
理演算を行うデイジタル演算回路（いわゆるALU）が使
用されている。
れる中央処理装置（いわゆるCPU）や、PCMデイジタル信
号等を処理するシステム等に用いられるデイジタル信号
処理装置（いわゆるDSP）には、外部入力データおよび
記憶手段に書き込まれたデータ等に対して算術演算や論
理演算を行うデイジタル演算回路（いわゆるALU）が使
用されている。
このようなデイジタル演算回路の一例として、たとえば
外部データの入力ポートが１つのものについて、第１図
を参照しながら説明する。すなわち、この第１図に示す
デイジタル演算回路は通常集積回路化されており、後述
する演算器３からの演算出力データを記憶する記憶手段
１と、外部入力データおよび上記記憶手段１からの２デ
ータのうちのいずれか２つのデータを選択する選択器２
と、この選択器２からの２つのデータに基づいて演算処
理を行い出力する演算器３とから構成されている。ここ
で、上記記憶手段１の２つの出力経路は、それぞれ独立
に読み出しアドレスを指定できるものとし、上記演算器
３からの演算出力データを記憶するための書き込みアド
レスは上記読み出しアドレスのうち特定の一方を兼用す
るものとする。更に上記記憶手段１は一般に上記書き込
みアドレスおよび読み出しアドレスとは独立に上記演算
器３からの出力データを記憶できるジレスタを有してい
ることが多い。なお、上記選択器２には論理値「０」が
入力される０入力端子が設けられている。
外部データの入力ポートが１つのものについて、第１図
を参照しながら説明する。すなわち、この第１図に示す
デイジタル演算回路は通常集積回路化されており、後述
する演算器３からの演算出力データを記憶する記憶手段
１と、外部入力データおよび上記記憶手段１からの２デ
ータのうちのいずれか２つのデータを選択する選択器２
と、この選択器２からの２つのデータに基づいて演算処
理を行い出力する演算器３とから構成されている。ここ
で、上記記憶手段１の２つの出力経路は、それぞれ独立
に読み出しアドレスを指定できるものとし、上記演算器
３からの演算出力データを記憶するための書き込みアド
レスは上記読み出しアドレスのうち特定の一方を兼用す
るものとする。更に上記記憶手段１は一般に上記書き込
みアドレスおよび読み出しアドレスとは独立に上記演算
器３からの出力データを記憶できるジレスタを有してい
ることが多い。なお、上記選択器２には論理値「０」が
入力される０入力端子が設けられている。
上述した従来のデイジタル演算回路では、外部データの
取り込みと内部データ同士の演算を同時に行うことがで
きないため、処理ステツプ数が多く、処理速度が遅いと
いう欠点がある。このようなデイジタル演算回路を用い
て一例として次式に示すような演算処理をパイプライン
的に行う場合について説明する。
取り込みと内部データ同士の演算を同時に行うことがで
きないため、処理ステツプ数が多く、処理速度が遅いと
いう欠点がある。このようなデイジタル演算回路を用い
て一例として次式に示すような演算処理をパイプライン
的に行う場合について説明する。
ここで、Ai,Bi,Ci,Diは入力ポートより入力される外部
入力データとする。
入力データとする。
ステツプ1 まず、外部入力データAiおよび論理値「０」
を選択器２に入力し、演算器３によりこれら２つのデー
タの論理和演算を行い、その結果すなわちAiを記憶手段
１のたとえば０番地に書き込む。
を選択器２に入力し、演算器３によりこれら２つのデー
タの論理和演算を行い、その結果すなわちAiを記憶手段
１のたとえば０番地に書き込む。
ステツプ2 記憶手段１の０番地に書き込まれたデータAi
と外部入力データBiとを選択器２を介して演算器３によ
り加算し、その結果を改めて記憶手段１の０番地に書き
込む。
と外部入力データBiとを選択器２を介して演算器３によ
り加算し、その結果を改めて記憶手段１の０番地に書き
込む。
ステツプ3 外部入力データCiおよび論理値「０」を選択
器２に入力し、演算器３によりこれら２つのデータの論
理和演算を行い、その結果すなわちCiを記憶手段１のた
とえば１番地に書き込む。
器２に入力し、演算器３によりこれら２つのデータの論
理和演算を行い、その結果すなわちCiを記憶手段１のた
とえば１番地に書き込む。
ステツプ4 記憶手段１の１番地に書き込まれたデータCi
と外部入力データDiとを選択器２を介して演算器３によ
り加算し、その結果を改めて記憶手段１の１番地に書き
込む。
と外部入力データDiとを選択器２を介して演算器３によ
り加算し、その結果を改めて記憶手段１の１番地に書き
込む。
ステツプ5 記憶手段１の０番地に書き込まれたデータAi
＋Biと１番地に書き込まれたデータCi＋Diとをそれぞれ
読み出し、選択器２を介して演算器３によりこれら２つ
のデータの加算を行い、その結果すなわちデータPiを出
力する。
＋Biと１番地に書き込まれたデータCi＋Diとをそれぞれ
読み出し、選択器２を介して演算器３によりこれら２つ
のデータの加算を行い、その結果すなわちデータPiを出
力する。
ステツプ6 記憶手段１の０番地に書き込まれたデータAi
＋Biと１番地に書き込まれたデータCi＋Diとをそれぞれ
読み出し、選択器２を介して演算器３により上記データ
Ai＋BiからデータCi＋Diの減算を行い、その結果すなわ
ちデータQiを出力する。
＋Biと１番地に書き込まれたデータCi＋Diとをそれぞれ
読み出し、選択器２を介して演算器３により上記データ
Ai＋BiからデータCi＋Diの減算を行い、その結果すなわ
ちデータQiを出力する。
このように、ステツプ１からステツプ６までの操作を繰
り返すことにより、１つのｉに対して６ステツプでデー
タPiおよびQiを得ることができる。
り返すことにより、１つのｉに対して６ステツプでデー
タPiおよびQiを得ることができる。
すなわち、上記第１式および第２式において、一対のデ
ータPi,Qiを得るのに必要なステツプ数は６ステツプと
なる。これは、上述したように、従来のデイジタル演算
回路では、外部データの取り込みとデータの演算が同時
には行えないため、たとえば、Ai＋Biの演算を行うの
に、外部データの取り込みを行う上記ステツプ１とデー
タの演算を行うステツプ２の２ステツプが必要であり、
このような演算を繰り返して行うためには実際に必要な
演算回数に比べてはるかに多くのステツプ数が必要にな
つてしまうからである。このことは入力ポートを２つに
すれば解決するが、そうすると上記デイジタル演算回路
を構成する集積回路（IC）のピン数が多くなつたり、ク
ロツクを遅くせざるを得なくなつたりするなどの弊害が
ある。
ータPi,Qiを得るのに必要なステツプ数は６ステツプと
なる。これは、上述したように、従来のデイジタル演算
回路では、外部データの取り込みとデータの演算が同時
には行えないため、たとえば、Ai＋Biの演算を行うの
に、外部データの取り込みを行う上記ステツプ１とデー
タの演算を行うステツプ２の２ステツプが必要であり、
このような演算を繰り返して行うためには実際に必要な
演算回数に比べてはるかに多くのステツプ数が必要にな
つてしまうからである。このことは入力ポートを２つに
すれば解決するが、そうすると上記デイジタル演算回路
を構成する集積回路（IC）のピン数が多くなつたり、ク
ロツクを遅くせざるを得なくなつたりするなどの弊害が
ある。
そこで、本発明は上述した従来の問題点に鑑みなされた
ものであり、入力ポートは１つのままでありながら、外
部データの取り込みとデータの演算が同時に行えるよう
にし、ある程度複雑な加減演算を行う際や多数の加減演
算をパイプライン的に行う際の処理速度を向上させるこ
とを目的とする。
ものであり、入力ポートは１つのままでありながら、外
部データの取り込みとデータの演算が同時に行えるよう
にし、ある程度複雑な加減演算を行う際や多数の加減演
算をパイプライン的に行う際の処理速度を向上させるこ
とを目的とする。
本発明に係るデイジタル演算回路は、上述の目的を達成
するために、外部入力データ及び演算出力が入力され、
入力された上記外部入力データと入力された上記演算出
力を選択的に出力する第１の選択器と、該第１の選択器
の出力データを記憶し、２種類のデータを同時に出力す
る記憶手段と、上記外部入力データ及び上記記憶手段か
ら出力される上記２種類のデータのうちいずれか２つの
データを選択出力する第２の選択器と、該第２の選択器
から出力される２つのデータが入力され、該２つのデー
タを演算処理し、上記演算出力として出力する演算器と
を備え、上記外部入力データを上記第１の選択器を介し
て上記記憶手段に直接記憶し得るようにしたことを特徴
とするものである。
するために、外部入力データ及び演算出力が入力され、
入力された上記外部入力データと入力された上記演算出
力を選択的に出力する第１の選択器と、該第１の選択器
の出力データを記憶し、２種類のデータを同時に出力す
る記憶手段と、上記外部入力データ及び上記記憶手段か
ら出力される上記２種類のデータのうちいずれか２つの
データを選択出力する第２の選択器と、該第２の選択器
から出力される２つのデータが入力され、該２つのデー
タを演算処理し、上記演算出力として出力する演算器と
を備え、上記外部入力データを上記第１の選択器を介し
て上記記憶手段に直接記憶し得るようにしたことを特徴
とするものである。
以下、本発明に係るデイジタル演算回路の実施例につい
て図面を参照しながら詳細に説明する。
て図面を参照しながら詳細に説明する。
以下に述べる第１ないし第３の実施例のデイジタル演算
回路は、すべて入力ポートが１つのものである。第１の
実施例のデイジタル演算回路は、第２図に示すような構
成になつている。すなわち、外部入力データおよび後述
する演算器14からの演算出力データが入力される第１の
選択器11は、これら２つのデータのいずれか一方を選択
出力し、記憶手段12が上記選択出力を記憶するようにな
つている。上記記憶手段12の２つの出力径路からそれぞ
れ出力される２つのデータおよび上記外部入力データが
供給される第２の選択器13は、これら３つのデータのう
ちいずれか２つのデータを選択し演算器14に供給する。
そして、この演算器14がこれら２つのデータに基づいた
演算処理を行い上記演算出力データを出力するようにな
つている。ここで、上記記憶手段12の２つの出力径路
は、それぞれ独立に読み出しアドレスを指定できるもの
とし、上記第１の選択器11からの選択出力データを記憶
するための書き込みアドレスは上記読み出しアドレスの
うち特定の一方を兼用するものとする。
回路は、すべて入力ポートが１つのものである。第１の
実施例のデイジタル演算回路は、第２図に示すような構
成になつている。すなわち、外部入力データおよび後述
する演算器14からの演算出力データが入力される第１の
選択器11は、これら２つのデータのいずれか一方を選択
出力し、記憶手段12が上記選択出力を記憶するようにな
つている。上記記憶手段12の２つの出力径路からそれぞ
れ出力される２つのデータおよび上記外部入力データが
供給される第２の選択器13は、これら３つのデータのう
ちいずれか２つのデータを選択し演算器14に供給する。
そして、この演算器14がこれら２つのデータに基づいた
演算処理を行い上記演算出力データを出力するようにな
つている。ここで、上記記憶手段12の２つの出力径路
は、それぞれ独立に読み出しアドレスを指定できるもの
とし、上記第１の選択器11からの選択出力データを記憶
するための書き込みアドレスは上記読み出しアドレスの
うち特定の一方を兼用するものとする。
なお、上記第２の選択器13には論理値「０」が入力され
る０入力端子が設けられている。また、この実施例にお
ける記憶手段12および後述する第２、第３の実施例にお
ける記憶手段はすべて入力径路と出力径路とが別々に設
けられており、同一のアドレスに対しても１ステツプで
データの書き込みと読み出しを行うことができるものと
する。
る０入力端子が設けられている。また、この実施例にお
ける記憶手段12および後述する第２、第３の実施例にお
ける記憶手段はすべて入力径路と出力径路とが別々に設
けられており、同一のアドレスに対しても１ステツプで
データの書き込みと読み出しを行うことができるものと
する。
このようなデイジタル演算回路を用いて、上記第１式お
よび第２式に示したような演算処理を行つてみる。
よび第２式に示したような演算処理を行つてみる。
ステツプ1 まず、外部入力データAiを第１の選択器11を
介して記憶手段12のたとえば０番地に書き込む。
介して記憶手段12のたとえば０番地に書き込む。
ステツプ2 記憶手段12の０番地に書き込まれたデータAi
と外部入力データBiとを第２の選択器13を介して演算器
14により加算し、その結果すなわちAi＋Biを改めて記憶
手段12の０番地に書き込む。
と外部入力データBiとを第２の選択器13を介して演算器
14により加算し、その結果すなわちAi＋Biを改めて記憶
手段12の０番地に書き込む。
ステツプ3 外部入力データCiを第１の選択器11を介して
記憶手段12のたとえば１番地に書き込む。
記憶手段12のたとえば１番地に書き込む。
ステツプ4 記憶手段12の１番地に書き込まれたデータCi
と外部入力データDiとを第２の選択器13を介して演算器
14により加算し、その結果すなわちCi＋Diを改めて記憶
手段12の１番地に書き込む。
と外部入力データDiとを第２の選択器13を介して演算器
14により加算し、その結果すなわちCi＋Diを改めて記憶
手段12の１番地に書き込む。
ステツプ5 記憶手段12の０番地に書き込まれたデータAi
＋Biと１番地に書き込まれたデータCi＋Diとをそれぞれ
読み出し、第２の選択器13を介して演算器14によりこれ
ら２つのデータの加算を行い、その結果すなわちデータ
Piを出力する。
＋Biと１番地に書き込まれたデータCi＋Diとをそれぞれ
読み出し、第２の選択器13を介して演算器14によりこれ
ら２つのデータの加算を行い、その結果すなわちデータ
Piを出力する。
ステツプ6 記憶手段12の０番地に書き込まれたデータAi
＋Biと１番地に書き込まれたデータCi＋Diとをそれぞれ
読み出し、第２の選択器13を介して演算器14により上記
データAi＋BiからデータCi＋Diの減算を行い、その結果
すなわちデータQiを出力する。これと同時にｉ＋１番目
に対する外部入力データAi＋１を第１の選択器11を介し
て記憶手段12のたとえば０番地に書き込む。
＋Biと１番地に書き込まれたデータCi＋Diとをそれぞれ
読み出し、第２の選択器13を介して演算器14により上記
データAi＋BiからデータCi＋Diの減算を行い、その結果
すなわちデータQiを出力する。これと同時にｉ＋１番目
に対する外部入力データAi＋１を第１の選択器11を介し
て記憶手段12のたとえば０番地に書き込む。
このように、第１の選択器11を設け、外部入力データを
直接記憶手段12に書き込めるようにしたことにより、ｉ
番目の演算の６ステツプ目とｉ＋１番目の演算の１ステ
ツプ目を同時に行うことができるため、１つのｉに対し
て５ステツプでデータPiおよびQiを得ることができる。
直接記憶手段12に書き込めるようにしたことにより、ｉ
番目の演算の６ステツプ目とｉ＋１番目の演算の１ステ
ツプ目を同時に行うことができるため、１つのｉに対し
て５ステツプでデータPiおよびQiを得ることができる。
すなわち、上記第１式および第２式において、一対のデ
ータPi,Qiを得るのに必要なステツプ数は５ステツプと
なり、前述した従来例に比べて１つのｉに対してステツ
プ短縮できる。
ータPi,Qiを得るのに必要なステツプ数は５ステツプと
なり、前述した従来例に比べて１つのｉに対してステツ
プ短縮できる。
次に、第２の実施例について説明する。第２の実施例の
デイジタル演算回路は第２図に示した上述の第１の実施
例のものと同じ構成を有しているので、ここでは詳しい
説明は省略する。但し、記憶手段12の第１の選択器11か
らの選択出力データを記憶するための書き込みアドレス
は、この記憶手段12の２つの読み出しアドレスとは独立
であるとする。従つて、アドレスが異つていても１ステ
ツプでデータの書き込みと読み出しを行うことができ
る。以下、この第２の実施例のデイジタル演算回路を用
いて第２図を参照しながら上記第１式および第２式に示
したような演算処理を行つてみる。
デイジタル演算回路は第２図に示した上述の第１の実施
例のものと同じ構成を有しているので、ここでは詳しい
説明は省略する。但し、記憶手段12の第１の選択器11か
らの選択出力データを記憶するための書き込みアドレス
は、この記憶手段12の２つの読み出しアドレスとは独立
であるとする。従つて、アドレスが異つていても１ステ
ツプでデータの書き込みと読み出しを行うことができ
る。以下、この第２の実施例のデイジタル演算回路を用
いて第２図を参照しながら上記第１式および第２式に示
したような演算処理を行つてみる。
ステツプ1 まず、外部入力データAiを第１の選択器11を
介して記憶手段12のたとえば０番地に書き込む。
介して記憶手段12のたとえば０番地に書き込む。
ステツプ2 外部入力データCiを第１の選択器11を介して
記憶手段12のたとえば１番地に書き込む。
記憶手段12のたとえば１番地に書き込む。
ステツプ3 記憶手段12の０番地に書き込まれたデータAi
と外部入力データBiとを第２の選択器13を介して演算器
14により加算し、その結果すなわち、Ai＋Biを記憶手段
12のたとえば２番地に書き込む。
と外部入力データBiとを第２の選択器13を介して演算器
14により加算し、その結果すなわち、Ai＋Biを記憶手段
12のたとえば２番地に書き込む。
ステツプ4 記憶手段12の１番地に書き込まれたデータCi
と外部入力データDiとを第２の選択器13を介して演算器
14により加算し、その結果すなわちCi＋Diを記憶手段12
のたとえば３番地に書き込む。
と外部入力データDiとを第２の選択器13を介して演算器
14により加算し、その結果すなわちCi＋Diを記憶手段12
のたとえば３番地に書き込む。
ステツプ5 記憶手段12の２番地に書き込まれたデータAi
＋Biと３番地に書き込まれたデータCi＋Diとをそれぞれ
読み出し、第２の選択器13を介して演算器14によりこれ
ら２つのデータの加算を行い、その結果すなわちデータ
Piを出力する。これと同時にｉ＋１番目に対する外部入
力データAi＋１を第１の選択器11を介して記憶手段12の
０番地に書き込む。
＋Biと３番地に書き込まれたデータCi＋Diとをそれぞれ
読み出し、第２の選択器13を介して演算器14によりこれ
ら２つのデータの加算を行い、その結果すなわちデータ
Piを出力する。これと同時にｉ＋１番目に対する外部入
力データAi＋１を第１の選択器11を介して記憶手段12の
０番地に書き込む。
ステツプ6 記憶手段12の２番地に書き込まれたデータAi
＋Biと３番地に書き込まれたデータCi＋Diとをそれぞれ
読み出し、第２の選択器13を介して演算器14により上記
データAi＋BiからデータCi＋Diの減算を行い、その結果
すなわちQiを出力する。これと同時にｉ＋１番目に対す
る外部入力データCi＋１を記憶手段12の１番地に書き込
む。
＋Biと３番地に書き込まれたデータCi＋Diとをそれぞれ
読み出し、第２の選択器13を介して演算器14により上記
データAi＋BiからデータCi＋Diの減算を行い、その結果
すなわちQiを出力する。これと同時にｉ＋１番目に対す
る外部入力データCi＋１を記憶手段12の１番地に書き込
む。
このように、記憶手段12の第１の選択器11からの選択出
力データを記憶するための書き込みアドレスをこの記憶
手段12の２つの読み出しアドレスと独立とすることによ
り、ｉ番目の演算の５ステツプ目とｉ＋１番目の演算の
１ステツプ目およびｉ番目の演算の６ステツプ目とｉ＋
１番目の演算の２ステツプ目をそれぞれ同時に行うこと
ができるため、上記第１式および第２式における１つの
ｉに対して、４ステツプでPiおよびQiを得ることができ
る。
力データを記憶するための書き込みアドレスをこの記憶
手段12の２つの読み出しアドレスと独立とすることによ
り、ｉ番目の演算の５ステツプ目とｉ＋１番目の演算の
１ステツプ目およびｉ番目の演算の６ステツプ目とｉ＋
１番目の演算の２ステツプ目をそれぞれ同時に行うこと
ができるため、上記第１式および第２式における１つの
ｉに対して、４ステツプでPiおよびQiを得ることができ
る。
この場合、記憶手段のワード選択の自由度は最も高い
が、いわゆるマイクロ命令のビツト数が増加し、デイジ
タル演算回路を構成する集積回路のピン数も増加するこ
とになる。すなわち、たとえば記憶手段として16ワード
のRAM（Random Access Memory）を用いるとすると、ア
ドレスを指定するのに４ビツト必要であるため、１つの
書き込みアドレスと２つの読み出しアドレシをそれぞれ
独立して指定すると12ビツト必要になり、書き込みアド
レスと２つの読み出しアドレスの一方を兼用する場合に
比べマイクロ命令のビツト数は４ビツト増加してしま
う。そこで、マイクロ命令のビツト数を増加させずに、
ステツプ数を少なくする構成の一例として次に述べるよ
うな第３の実施例が考えられる。
が、いわゆるマイクロ命令のビツト数が増加し、デイジ
タル演算回路を構成する集積回路のピン数も増加するこ
とになる。すなわち、たとえば記憶手段として16ワード
のRAM（Random Access Memory）を用いるとすると、ア
ドレスを指定するのに４ビツト必要であるため、１つの
書き込みアドレスと２つの読み出しアドレシをそれぞれ
独立して指定すると12ビツト必要になり、書き込みアド
レスと２つの読み出しアドレスの一方を兼用する場合に
比べマイクロ命令のビツト数は４ビツト増加してしま
う。そこで、マイクロ命令のビツト数を増加させずに、
ステツプ数を少なくする構成の一例として次に述べるよ
うな第３の実施例が考えられる。
第３の実施例におけるデイジタル演算回路の記憶手段と
しては、前述した従来例の記憶手段１の一般的な構成と
同様にRAMとこのRAMのアドレスとは独立にデータを記憶
できるレジスタとにより構成されている。
しては、前述した従来例の記憶手段１の一般的な構成と
同様にRAMとこのRAMのアドレスとは独立にデータを記憶
できるレジスタとにより構成されている。
第３の実施例のデイジタル演算回路は、第３図に示すよ
うに、外部入力データおよび後述する演算器35からの演
算出力データが入力される第１の選択器31は、これら２
つのデータのいずれか一方を選択出力し、RAM32が上記
選択出力を記憶するようになつている。
うに、外部入力データおよび後述する演算器35からの演
算出力データが入力される第１の選択器31は、これら２
つのデータのいずれか一方を選択出力し、RAM32が上記
選択出力を記憶するようになつている。
また、レジスタ33は上記演算出力データを記憶するもの
である。このレジスタ33から出力されるデータ、上記RA
M32の２つの出力径路から出力される２つのデータ、お
よび上記外部入力データが供給される第２の選択器34
は、これらのデータのうちいずれか２つのデータを選択
し演算器35に供給する。
である。このレジスタ33から出力されるデータ、上記RA
M32の２つの出力径路から出力される２つのデータ、お
よび上記外部入力データが供給される第２の選択器34
は、これらのデータのうちいずれか２つのデータを選択
し演算器35に供給する。
この２つのデータに基づいて演算器35が演算処理を行い
上記演算出力データを出力するようになつている。ここ
で、上記RAM32の２つの出力径路は、それぞれ独立に読
み出しアドレスを指定できるものとし、上記第１の選択
器31からの選択出力データを記憶するための書き込みア
ドレスは上記読み出しアドレスのうち特定の一方を兼用
するものとする。
上記演算出力データを出力するようになつている。ここ
で、上記RAM32の２つの出力径路は、それぞれ独立に読
み出しアドレスを指定できるものとし、上記第１の選択
器31からの選択出力データを記憶するための書き込みア
ドレスは上記読み出しアドレスのうち特定の一方を兼用
するものとする。
また、記憶手段36内のRAM32にたとえば16ワードのRAMを
用いるとすると、上記記憶手段36は17ワードのRAMと同
等に扱うことができる。そして、記憶手段36の一部（RA
M32）のみに外部入力データが供給され、上記記憶手段3
6のまた別の一部（レジスタ33）の書き込みアドレスがR
AM32の２つの読み出しアドレスに独立である。なお、上
記第２の選択器34には論理値「０」が入力される０入力
端子が設けられる。
用いるとすると、上記記憶手段36は17ワードのRAMと同
等に扱うことができる。そして、記憶手段36の一部（RA
M32）のみに外部入力データが供給され、上記記憶手段3
6のまた別の一部（レジスタ33）の書き込みアドレスがR
AM32の２つの読み出しアドレスに独立である。なお、上
記第２の選択器34には論理値「０」が入力される０入力
端子が設けられる。
このようなデイジタル演算回路を用いて、上記第１式お
よび第２式に示したような演算処理を行つてみる。
よび第２式に示したような演算処理を行つてみる。
ステツプ1 まず、外部入力データAiを第１の選択器31を
介してRAM32のたとえば０番地に書き込む。
介してRAM32のたとえば０番地に書き込む。
ステツプ2 外部入力データCiを第１の選択器31を介して
RAM32のたとえば１番地に書き込む。
RAM32のたとえば１番地に書き込む。
ステツプ3 RAM32の０番地に書き込まれたデータAiと外
部入力データBiとを第２の選択器34を介して演算器35に
より加算し、その結果すなわちAi＋Biをレジスタ33に書
き込む。
部入力データBiとを第２の選択器34を介して演算器35に
より加算し、その結果すなわちAi＋Biをレジスタ33に書
き込む。
ステツプ4 RAM32の１番地に書き込まれたデータCiと外
部入力データDiとを第２の選択器34を介して演算器35に
より加算し、その結果すなわちCi＋Diを改めてRAM32の
１番地に書き込む。
部入力データDiとを第２の選択器34を介して演算器35に
より加算し、その結果すなわちCi＋Diを改めてRAM32の
１番地に書き込む。
ステツプ5 レジスタ33に書き込まれたデータAi＋BiとRA
M32の１番地に書き込まれたデータCi＋Diとをそれぞれ
読み出し、第２の選択器34を介して演算器35によりこれ
ら２つのデータの加算を行い、その結果すなわちデータ
Piを出力する。これと同時にｉ＋１番目に対する外部入
力データAi＋１を第１の選択器31を介してRAM32の０番
地に書き込む。
M32の１番地に書き込まれたデータCi＋Diとをそれぞれ
読み出し、第２の選択器34を介して演算器35によりこれ
ら２つのデータの加算を行い、その結果すなわちデータ
Piを出力する。これと同時にｉ＋１番目に対する外部入
力データAi＋１を第１の選択器31を介してRAM32の０番
地に書き込む。
ステツプ6 レジスタ33に書き込まれたデータAi＋BiとRA
M32の１番地に書き込まれたデータCi＋Diとをそれぞれ
読み出し、第２の選択器34を介して演算器35により上記
データAi＋BiからCi＋Diの減算を行い、その結果すなわ
ちデータQiを出力する。これと同時にｉ＋１番目に対す
る外部入力データCi＋１を第１の選択器31を介してRAM3
2の１番地に書き込む。
M32の１番地に書き込まれたデータCi＋Diとをそれぞれ
読み出し、第２の選択器34を介して演算器35により上記
データAi＋BiからCi＋Diの減算を行い、その結果すなわ
ちデータQiを出力する。これと同時にｉ＋１番目に対す
る外部入力データCi＋１を第１の選択器31を介してRAM3
2の１番地に書き込む。
このように、記憶手段36としてRAM32とレジスタ33とを
設け、これらの書き込みアドレスおよび読み出しアドレ
スをそれぞれ独立とすることにより、ｉ番目の演算の５
ステツプ目とｉ＋１番目の演算の１ステツプ目およびｉ
番目の演算の６ステツプ目とｉ＋１番目の演算の２ステ
ツプ目をそれぞれ同時に行うことができるため、上記第
１式および第２式における１つのｉに対して、４ステツ
プでPiおよびQiを得ることができる。また、上記RAM32
は従来同様書き込みアドレスと２つの読み出しアドレス
の一方を兼用しているため、たとえば、16ワードのRAM
を用いるとすると、マイクロ命令のビツト数は従来同様
８ビツトで済ませることができる。
設け、これらの書き込みアドレスおよび読み出しアドレ
スをそれぞれ独立とすることにより、ｉ番目の演算の５
ステツプ目とｉ＋１番目の演算の１ステツプ目およびｉ
番目の演算の６ステツプ目とｉ＋１番目の演算の２ステ
ツプ目をそれぞれ同時に行うことができるため、上記第
１式および第２式における１つのｉに対して、４ステツ
プでPiおよびQiを得ることができる。また、上記RAM32
は従来同様書き込みアドレスと２つの読み出しアドレス
の一方を兼用しているため、たとえば、16ワードのRAM
を用いるとすると、マイクロ命令のビツト数は従来同様
８ビツトで済ませることができる。
上述した実施例の説明から明らかなように、本発明によ
れば、入力ポートは１つのままでありながら、外部デー
タの取り込みとデータの演算が同時に行えるため、ある
程度複雑な加減演算を行う際や多数の加減演算をパイプ
ライン的に行う際の処理速度を向上させることができ、
所期の目的を十分に達成することができる。
れば、入力ポートは１つのままでありながら、外部デー
タの取り込みとデータの演算が同時に行えるため、ある
程度複雑な加減演算を行う際や多数の加減演算をパイプ
ライン的に行う際の処理速度を向上させることができ、
所期の目的を十分に達成することができる。
第１図は従来より用いられているデイジタル演算回路の
一例を示すブロツク図である。 第２図は本発明に係るデイジタル演算回路の第１の実施
例および第２の実施例を示すブロツク図、第３図は本発
明に係るデイジタル演算回路の第３の実施例を示すブロ
ツク図である。 11,13,31,34……選択器 12,36……記憶手段 14,35……演算器 32……RAM 33……レジスタ
一例を示すブロツク図である。 第２図は本発明に係るデイジタル演算回路の第１の実施
例および第２の実施例を示すブロツク図、第３図は本発
明に係るデイジタル演算回路の第３の実施例を示すブロ
ツク図である。 11,13,31,34……選択器 12,36……記憶手段 14,35……演算器 32……RAM 33……レジスタ
Claims (1)
- 【請求項１】外部入力データ及び演算出力が入力され、
入力された上記外部入力データと入力された上記演算出
力を選択的に出力する第１の選択器と、 該第１の選択器の出力データを記憶し、２種類のデータ
を同時に出力する記憶手段と、 上記外部入力データ及び上記記憶手段から出力される上
記２種類のデータのうちいずれか２つのデータを選択出
力する第２の選択器と、 該第２の選択器から出力される２つのデータが入力さ
れ、該２つのデータを演算処理し、上記演算出力として
出力する演算器とを備え、 上記外部入力データを上記第１の選択器を介して上記記
憶手段に直接記憶し得るようにしたことを特徴とするデ
ィジタル演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58233173A JPH0721760B2 (ja) | 1983-12-10 | 1983-12-10 | ディジタル演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58233173A JPH0721760B2 (ja) | 1983-12-10 | 1983-12-10 | ディジタル演算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60124730A JPS60124730A (ja) | 1985-07-03 |
| JPH0721760B2 true JPH0721760B2 (ja) | 1995-03-08 |
Family
ID=16950868
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58233173A Expired - Lifetime JPH0721760B2 (ja) | 1983-12-10 | 1983-12-10 | ディジタル演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0721760B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0766340B2 (ja) * | 1987-12-25 | 1995-07-19 | 松下電器産業株式会社 | 演算装置 |
| CA2007059C (en) * | 1989-01-27 | 1994-05-24 | Steven P. Davies | Register and arithmetic logic unit |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53107240A (en) * | 1977-03-01 | 1978-09-19 | Nec Corp | Control system of register memory |
| JPS57182851A (en) * | 1981-05-06 | 1982-11-10 | Mitsubishi Electric Corp | Computer of pipeline system |
| JPS58201138A (ja) * | 1982-05-20 | 1983-11-22 | Fujitsu Ltd | デイジタル信号処理回路 |
-
1983
- 1983-12-10 JP JP58233173A patent/JPH0721760B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60124730A (ja) | 1985-07-03 |
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