JPS6129030B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は情報処理装置における幾つかのパイ
プライン演算ユニツトを結合し一連の演算処理を
パイプライン方式で行なう場合に一つのパイプラ
イン演算ユニツトを一連のパイプライン処理で多
数回使用させる回路に関する。

パイプライン方式は演算処理を高速化するため
に用いられる手法であり、浮動小数点乗算を行な
う様な、乗算モジユールは例えば次の３つのステ
ツプに分けられる。

ステツプ１：被乗数の指数部と乗数の指数部の加
算により出力データの指数部を計算する。

ステツプ２：被乗数の仮数部と乗数の仮数部との
乗算により出力データの仮数部を計算する。

ステツプ３：出力データの仮数部が標準形をとる
ように変更し指数部を修正し出力する。

これら３つのステツプの各々が同じ時間例えば
Ｔ時間で終了するように作成するとすれば１回の
乗算を実行するため3T時間必要である。しかし
ながらｎ回の乗算が順次要求される場合、第１回
目の乗算の第１ステツプが終了した時第２回目の
乗算をスタートさせるとｎ回の乗算終了迄nT＋
２時間が必要であり３ｍＴ時間は必要なくなる。

このように演算モジユールを幾つかのステツプ
に分け各ステツプが同時動作できるようにしたパ
イプライン方式の演算モジユールはほぼステツプ
数倍に近い演算処理の速度化がはがれ有用であ
る。

従来一連の処理を外部のメモリ或いはレジスタ
に保持せずパイプライン方式で実行するためには
一連の処理に必要な演算回数分のパイプライン演
算ユニツトが必要であつた。例えば、 ai×（bi＋ci）×di＋ei×（fi＋gi）×hi (1) の計算式を処理する場合パイプライン加算ユニツ
ト３個、パイプライン乗算ユニツト４個が必要で
あつた。

本発明の目的は、外部レジスタ或いはメモリに
途中の計算結果を格納することなしにデータの保
持及びパイプラインの流れの制御をパイプライン
演算ユニツトのまわりに付加し演算ユニツトを構
成することにより一つのパイプライン演算ユニツ
トを必要回数経由させて、一連の処理を行ない、
計算結果を出力する遷移テーブル制御演算装置を
提供することにある。

次に上記(1)式の計算処理を本発明の遷移テーブ
ル制御演算装置が２つの演算ユニツト即ち加算ユ
ニツトを１つと乗算ユニツトを１つとで構成され
た場合の動作について説明する。

演算部に(1)式の８個のデータ（ai、bi、ci、
di、ei、fi、gi、hi）を単位として、次々にデー
タが送られる。各データを（データ値、ユニツト
番号、ステート番号、ユニツト・ステータス）で
あらわすと、(1)式に対応する８コのデータは、
（ai、×、１、Ｆ）、（bi、＋、１、Ｆ）、（ci、＋、
１、Ｓ）、（di、×、２、Ｓ）、（ei、×、３、Ｆ）、
（fi、＋、３、Ｆ）、（gi、＋、３、Ｓ）、（hi、×、
４、Ｓ）で表わされる。

ここでユニツト番号×および＋はそれぞれ乗算
ユニツト、加算ユニツトを示し、入力されるべき
演算ユニツトを示している。ユニツト・ステータ
スＦおよびＳはそれぞれ加算、乗算時用いられる
べき組データの１つ目のデータであるか、２つ目
のデータであるかを表わしている。

各演算ユニツトの中では、ステート番号が同じ
でユニツト・ステータスのＦとＳが組でそろつた
時入力順にパイプライン演算ユニツトに移送され
演算が始まることになる。

遷移テーブルはあらかじめセツトされ、各ユニ
ツトのステート番号に対し遷移すべきユニツト番
号、ステート番号、ユニツト・ステータスが与え
られる。

(1)の式に対応して加算ユニツトでは、 １→（×、１、Ｓ） ２→出力 ３→（×、３、Ｓ） 乗算ユニツトでは １→（×、２、Ｆ） ２→（＋、２、Ｆ） ３→（×、４、Ｆ） ４→（＋、２、Ｓ） である。

例えば加算ユニツトで１→（×、１、Ｓ）はス
テート番号１のデータに対する加算が終了すれば
結果のデータを乗算ユニツトへ、ステート番号
１、ユニツト・ステータスＳとして移送すること
を意味している。

(1)式に表わされるデータが各演算ユニツトに送
られると、加算ユニツトではbiとciの加算、fiと
giの加算、ai×（bi＋ci）×diとei×（fi＋gi）×hiの
加算が行なわれ乗算ユニツトではaiと（bi＋ci）
との乗算、ai×（bi＋ci）とdiの乗算、eiと（fi＋
gi）の乗算、ei×（fi＋gi）とhiの乗算が２つの組
データがそろつた順に行なわれる。

最初の８コのデータによる式の標価が終了しな
い間に入力される次の８コのデータも各演算ユニ
ツトに２つの組データがそろえばすぐ演算が開始
されるが入力データをステート番号、ユニツトス
テータス別にキユー制御し、データが混乱するこ
とのない様に入力データ制御回路が管理してい
る。

次にこの発明について図面を参照して説明す
る。

第１図は本発明の実施例を示すためのブロツク
図である。

データがデータ線に４００に与えられると加算
ユニツト２００はデータ線２１０を通してデータ
を入力し加算に必要な組データがそろうと加算を
始め計算が終了すると計算結果の処理が加算、乗
算、出力に応じ、それぞれデータ線４００，４１
０，４２０へ出力する。同様にデータがデータ線
４１０に与えられると乗算ユニツト３００はデー
タ線３１０を通してデータを入力し、計算が終了
すると次の処理が加算、乗算、出力に応じそれぞ
れデータ線４００，４１０，４２０へ出力する。

次に、第２図を参照して加算ユニツト２００及
び乗算ユニツト３００について説明する。

データ値、ユニツト番号、ステート番号、ユニ
ツトステータスの１そろいの組データが加算ユニ
ツト２００、乗算ユニツト３００のデータ線２１
０，３１０に対応しているデータ線２５を通つて
データ値、ステート番号、ユニツト・ステータス
のデータが入力データ制御回路１０に入力され
る。

入力データ制御回路１０ではパイプライン演算
ユニツト２０への２つの組データがそろう迄デー
タ線２５から入力したデータを入力データ制御回
路１０の内部にステート号毎にキユー制御で保持
している。２つの組データがそろうと、２つのデ
ータはそれぞれデータ線３５，４５に出力され、
これらの組データに付随するステート番号がデー
タ線５５に出力される。パイプライン演算ユニツ
ト２０へデータ線３５，４５を通してパイプライ
ンのフロツク毎に入力されるデータは所定のフロ
ツク数経つた後毎に演算結果がデータ線６５へ出
力される。パイプライン演算ユニツト２０の演算
に必要な所定のクロツク数分のシフトバツフアを
もつシフトレジスタ３０はデータ線５５のステー
ト番号を演算が終了する迄保持し演算終了時デー
タ線７５に上記ステート番号を出力する。

パイプライン演算ユニツト２０は加算ユニツト
２００乗算ユニツト３００に対応してパイプライ
ン加算ユニツト、パイプライン乗算ユニツトが使
用される。

ステート番号をアドレスとしてアクセスされる
遷移テーブル・メモリ４０は演算結果が次に何如
に処理されるべきかを示す次のユニツト番号、ス
テート番号、ユニツト・ステータスをデータ線８
５に出力する。出力データ制御回路はデータ線６
５から演算結果のデータとデータ線８５から演算
結果の移送先を示すデータを入力し内部にもつキ
ユ制御メモリに格納し、データ線９５に出力す
る。

次に第３図を参照して入力データ制御回路１０
について説明する。

データ線２５に与えられる数値データ、ユニツ
ト・ステータス、ステート番号はそれぞれデータ
線１５１，１５５，１５６を通つてレジスタ１０
０，１０２，１０１に格納される。レジスタ１０
１のステート番号をアドレスとしてステート・デ
ータ制御メモリ１０３がアクセスされデータ線１
５９，１６０，１６１にそれぞれのステート番号
の入力データ情報として、ユニツト・ステータ
ス、格納データ・トツプ・アドレス、格納データ
ボトムアドレスが出力される。格納データ・トツ
プアドレスと格納データボトムアドレスが等しい
時このステート番号の入力データは入力データを
一時保存するためのデータ・メモリ１１３にまだ
格納されておらず、異なる場合は既にこのステー
ト番号の入力データがデータメモリ１１３に格納
されていることを示す。比較回路１０５ではデー
タ線１６０，１６１から入力される格納データ・
トツプアドレスと格納データ・ボトムアドレスが
一致しているか否かおよびデータ線１５８，１５
９から入力される２つのユニツト・ステータスが
一致しているか否かを調べ共に一致している場合
‘00’前者が一致して後者が一致しない場合‘01
’前者が一致しないで後者が一致している場合‘
10’共に一致していない時‘11’の２ビツトのデ
ータ処理信号を信号線１６２に出力する。データ
処理信号が00及び01の時入力データの示すステー
ト番号をもつデータがまだデータ・メモリ１１３
に格納されていないことを示しデータ処理信号が
‘11’の時同じステート番号をもつデータがデー
タ・メモリ１１３に格納されており格納されてい
るデータと入力データとでパイプライン演算ユニ
ツト２０への組データになることを示し、データ
処理信号が‘10’の時同じステート番号をもつデ
ータがデータメモリ１１３に格納されているが入
力データとでパイプライン演算ユニツト２０への
組データにはならないことを示している。

加算回路１０６，１０７はそれぞれデータ線１
６０，１６１からの格納データトツプアドレス、
格納データボトムアドレスに１を加算しデータ線
１６３，１６４に出力する。マルチプレクサ１０
８は信号線１６２のデータ処理信号が‘10’であ
るか‘11’の時データ線１５９のデータを‘00’
であるか‘01’の時データ線１５８のデータをデ
ータ線１６５に出力する。マルチプレクサ１０９
は信号線１６２のデータ処理信号が‘11’の時デ
ータ線１６０のデータを‘00’であるか‘01’で
あるか‘10’の時データ線１６３のデータをデー
タ線１６６に出力する。マルチプレクサ１１０は
信号線１６２のデータ処理信号が‘00’であるか
‘01’であるか‘10’の時データ線１６１のデー
タを、‘11’のときデータ線１６４のデータをデ
ータ線１６７に出力する。

レジスタ１０１のステート番号をアドレスとし
てステートデータ制御メモリ１０３に書き込まれ
る。マルチプレクサ１１１は信号線１６２のデー
タ処理信号が‘11’のときデータ線１６０のデー
タをデータ処理信号が‘00’、‘01’、‘10’の
ときデータ線１６１のデータ線１６３に出力す
る。アドレス生成回路１１２は、データ線１５７
のデータをデータメモリ１１３への上位アドレス
部、データ線１６３のデータをデータメモリ１１
３への下位アドレス部として結合しアドレスを作
成、アドレス線１６４に出力する。

レジスタ１００からデータ線３５に出力される
データは信号線１６２のデータ処理信号が‘00’
‘01’、‘10’の時アドレス線１６４出力されて
いるアドレスでデータメモリ１１３に書き込まれ
る。

信号線１６２のデータ処理信号が‘11’のとき
アドレス線１６４に出力されているアドレスでデ
ータ・メモリ１１３から入力データと組データを
作るデータが読み出されデータ線４５に出力され
る。マルチプレサ１０４では信号線１６２のデー
タ処理信号が‘11’の時データ線１５７のステー
ト番号がデータ線５５に出力され、データ処理信
号が‘00’、‘01’、‘10’の時０のデータがデ
ータ線５５に出力される。データ線５５に出力さ
れるステート番号が０のとき、パイプライン演算
ユニツトで計算すべき組データがデータ線３５，
４５に出力されていないことを示している。

再び第２図を参照して説明する。データ線５５
に出力されたステート番号はラフト・レジスタ３
０に入力されデータ線３５，４５に入力されたデ
ータがパイプライン演算ユニツト２０で処理され
処理結果がデータ線６５に出力される時データ線
７５に出力され遷移テーブルメモリ４０からデー
タ線７５のステート番号データをアドレスとして
データ線８５にユニツト番号、ステート番号、ユ
ニツトステータスのデータを読み出す。

データ線７５のステート番号が０のときデータ
線８５のステート番号データが０となる様に遷移
テーブルメモリ４０のアドレス０のデータは０に
されている。

次に第４図を参照して出力データ制御回路５０
について説明する。

比較回路５０２は、データ線８５に出力される
データのうちステート番号のデータが０であるか
否かを調べ０のとき信号線５１１に‘０’を出力
する。レジスタ５０３，５０５は出力データメモ
リ５０１をキユー制御するためのデータ・ボトム
アドレスとデータトツプアドレスの保存に用いら
れる。

信号線５５１に‘１’が出力されるとレジスタ
５０３からアドレス線５５２に出力されているア
ドレスでデータ線６５，８５のデータが出力デー
タメモリ５０１に書き込まれる。加算回路５０４
はアドレス線５５２に出力されているアドレスデ
ータを１加算しアドレス線５５３に出力する。ア
ドレス線５５３に出力されているアドレス・デー
タは信号線５５１が‘１’の時レジスタ５０３に
セツトされる。

レジスタ５０５のデータ・トツプアドレスがデ
ータ線５５５に出力される。比較回路５０７では
アドレス線５５５，５５２のアドレス値を比較
し、一致していると信号線５５４に‘０’を一致
していないと‘１’を出力する。信号線５５４に
‘１’が出力されるとアドレス線５５５に出力さ
れているデータ・トツプアドレスによりデータメ
モリ５０１からデータが読み出され演算データと
ステート番号とユニツトステータスとデータ・バ
スを選択するユニツト番号がデータ線２２０に出
力される。加算回路５０６ではアドレス線５５５
に出力されている値に１を加えた値をアドレス線
５５６に出力する。アドレス線５５６のアドレ
ス・データは信号線５５４に‘１’が出力されて
いる時レジスタ５０５にセツトされる。

本遷移テーブル制御演算装置を用いれば例えば
パイプライン加算ユニツト１個、パイプライン乗
算ユニツト１個を用意するだけでも(1)式の計算式
をパイプライン方式で処理することがで来る。

【図面の簡単な説明】

第１図は本発明遷移テーブル制御演算装置の実
施例を示すブロツク図、第２図は第１図の演算ユ
ニツト２００，３００の詳細図、第３図は第２図
の入力データ制御回路１０の詳細図、第４図は第
２図出力データ制御回路５０の詳細図である。 図において、１０は入力データ制御回路、２０
はパイプライン演算ユニツト、３０はラフトレジ
スタ、４０は遷移テーブルメモリ、５０は出力デ
ータ制御回路、１００〜１０２はレジスタ、１０
３はステート・データ制御メモリ、１０４，１０
８〜１１１はマルチプレクサ、１０５は比較回
路、１０６，１０７は加算回路、１１２はアドレ
ス生成回路、１１３はデータメモリ、２００，３
００は演算ユニツト、４００，４１０，４２０は
データ・バス、５０１は出力データメモリ、５０
２，５０１は比較回路、５０３，５０５はレジス
タ、５０４，５０６は加算回路を示す。

Claims (1)

【特許請求の範囲】
1. １ データを順次入力格納し、演算に必要な対応
   データの探索を管理する入力データ制御回路と、
   前記入力データ制御回路から出力されるデータに
   対し加減乗除算等を行なうパイプライン演算ユニ
   ツトと、前記入力データ制御回路から出力される
   アドレス・データを前記パイプライン演算ユニツ
   トが演算を終了するまで保持するためのレジスタ
   と、前記レジスタから出力されたアドレス・デー
   タによりアクセスされ、前記パイプライン演算ユ
   ニツトの出力結果に対し、続いて行なう演算処理
   の制御データを読み出す遷移テーブル・メモリ
   と、前記制御データに従い前記パイプライン演算
   ユニツトから出力された演算データと前記制御デ
   ータとを、前記データとしてデータバスの１つを
   選択して出力する出力データ制御回路とを備えた
   演算ユニツトを複数台備え、かつ前記演算ユニツ
   トにそれぞれ対応しデータを出力する前記データ
   バスと、更に演算の最終結果を出力するデータ・
   バスとを設けることにより全ての演算ユニツトを
   結合し外部からデータの流れを制御することなし
   に加減乗除算等の組み合わせで計算される一連の
   処理で複数回前記演算ユニツトを用いることがで
   きるようにしたことを特徴とする遷移テーブル制
   御演算装置。