JP2501711B2 - ワンチップディジタル信号プロセッサ - Google Patents
ワンチップディジタル信号プロセッサInfo
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Description
【０００１】
【産業上の利用分野】プログラムメモリの制御の下でデ
ィジタルデータを処理するワンチップディジタル信号プ
ロセッサに関するものである。
ィジタルデータを処理するワンチップディジタル信号プ
ロセッサに関するものである。
【０００２】
【従来の技術】この種のディジタル信号プロセッサは欧
州特許出願第0086807-A2号( テキサスインスツルメント
コーポレーションに譲渡) により既知である。この既知
の装置はプログラムバス及びデータバスがチップ上に設
けられた集積マイクロコンピュータであり、外部とのプ
ログラム情報の交替も可能である。更に、乗算素子の出
力端子は論理演算ユニットの入力端子の一つに直接結合
している。斯るプロセッサのフレキシビリティはこのよ
うな直接結合のために高くし得ないことが確かめられ
た。更に、一つのデータバスしかないためにプロセッサ
のフレキシビリティを高くし得ないことも確かめられ
た。ここで“バス”とは少なくとも２個の可能情報源を
有する少なくとも８個のステーションと少なくとも２個
の可能情報宛先との間を接続する相互接続手段を意味す
る。
州特許出願第0086807-A2号( テキサスインスツルメント
コーポレーションに譲渡) により既知である。この既知
の装置はプログラムバス及びデータバスがチップ上に設
けられた集積マイクロコンピュータであり、外部とのプ
ログラム情報の交替も可能である。更に、乗算素子の出
力端子は論理演算ユニットの入力端子の一つに直接結合
している。斯るプロセッサのフレキシビリティはこのよ
うな直接結合のために高くし得ないことが確かめられ
た。更に、一つのデータバスしかないためにプロセッサ
のフレキシビリティを高くし得ないことも確かめられ
た。ここで“バス”とは少なくとも２個の可能情報源を
有する少なくとも８個のステーションと少なくとも２個
の可能情報宛先との間を接続する相互接続手段を意味す
る。
【０００３】
【発明の目的及び概要】本発明の目的は多種多様な用途
を提供すると共に高速度の信号処理を行い得るワンチッ
プディジタル信号プロセッサを提供することである。本
発明は、上述した目的を達成するために、プログラムメ
モリの制御の下でディジタルデータを処理するワンチッ
プディジタル信号プロセッサであって、(a) ワード幅転
送を実行するバス手段と； (b) 第１及び第２オペランド入力端子と結果出力端子と
を有し、その第１オペランド入力が前記バス手段により
供給される第１計算手段及び該計算手段の結果出力が供
給されると共に前記バス手段又は前記計算手段の第２オ
ペランド入力端子へ選択的に接続し得る出力アキュムレ
ータレジスタ手段と； (c) 前記バス手段によりデータが供給されるアドレス計
算手段及び前記バス手段に双方向接続されたデータ入出
力手段を有するデータ読出−書込メモリ手段と； (d) 前記バス手段から前記プログラムメモリに対するア
ドレス情報を受信し、前記プログラムメモリから前記プ
ロセッサへ制御情報を送出する接続手段と； (e) 前記バス手段に双方向接続された外部入／出力手段
と； (f) 第１制御状態及び第２制御状態を有するパイプライ
ン制御手段であって、 (i) 第１制御状態においては１命令サイクル内に次のオ
ペレーション； −前記アドレス計算手段におけるメモリアドレス計算及
び関連する前記データ読出−書込メモリアドレスへのア
クセス； −前記第１計算手段へのデータワードのバス転送及び該
データワードを処理して前記出力アキュムレータレジス
タ手段内に結果データワードを発生せしめるデータ処理
動作； を同時に存在させ、 (ii)第２制御状態においては１命令サイクル内に次のオ
ペレーション； −前記アドレス計算手段における次の命令サイクルのた
めのメモリアドレスの計算； −現メモリアドレスに基づいて次の命令サイクルのため
のオペランドを取り出すメモリアクセス； −現オペランドの前記第１計算手段へのバス転送及び該
オペランドを処理して現命令サイクル＋次の命令サイク
ルの持続時間中に結果オペランドを形成するデータ処理
動作； を同時に存在させるパイプライン制御手段とを具え、前
記読出−書込メモリ手段の前記データ入／出力手段が、
前記第１制御状態においてトランスペアレント状態に駆
動されるが前記第２制御状態においてホールディング状
態に駆動される出力レジスタを含み、前記バス手段と前
記第１計算手段の第１オペランド入力端子との間に前記
第１及び第２制御状態の両状態においてトランスペアレ
ントに駆動される入力レジスタを含むことを特徴とする
ディジタル信号プロセッサ。
を提供すると共に高速度の信号処理を行い得るワンチッ
プディジタル信号プロセッサを提供することである。本
発明は、上述した目的を達成するために、プログラムメ
モリの制御の下でディジタルデータを処理するワンチッ
プディジタル信号プロセッサであって、(a) ワード幅転
送を実行するバス手段と； (b) 第１及び第２オペランド入力端子と結果出力端子と
を有し、その第１オペランド入力が前記バス手段により
供給される第１計算手段及び該計算手段の結果出力が供
給されると共に前記バス手段又は前記計算手段の第２オ
ペランド入力端子へ選択的に接続し得る出力アキュムレ
ータレジスタ手段と； (c) 前記バス手段によりデータが供給されるアドレス計
算手段及び前記バス手段に双方向接続されたデータ入出
力手段を有するデータ読出−書込メモリ手段と； (d) 前記バス手段から前記プログラムメモリに対するア
ドレス情報を受信し、前記プログラムメモリから前記プ
ロセッサへ制御情報を送出する接続手段と； (e) 前記バス手段に双方向接続された外部入／出力手段
と； (f) 第１制御状態及び第２制御状態を有するパイプライ
ン制御手段であって、 (i) 第１制御状態においては１命令サイクル内に次のオ
ペレーション； −前記アドレス計算手段におけるメモリアドレス計算及
び関連する前記データ読出−書込メモリアドレスへのア
クセス； −前記第１計算手段へのデータワードのバス転送及び該
データワードを処理して前記出力アキュムレータレジス
タ手段内に結果データワードを発生せしめるデータ処理
動作； を同時に存在させ、 (ii)第２制御状態においては１命令サイクル内に次のオ
ペレーション； −前記アドレス計算手段における次の命令サイクルのた
めのメモリアドレスの計算； −現メモリアドレスに基づいて次の命令サイクルのため
のオペランドを取り出すメモリアクセス； −現オペランドの前記第１計算手段へのバス転送及び該
オペランドを処理して現命令サイクル＋次の命令サイク
ルの持続時間中に結果オペランドを形成するデータ処理
動作； を同時に存在させるパイプライン制御手段とを具え、前
記読出−書込メモリ手段の前記データ入／出力手段が、
前記第１制御状態においてトランスペアレント状態に駆
動されるが前記第２制御状態においてホールディング状
態に駆動される出力レジスタを含み、前記バス手段と前
記第１計算手段の第１オペランド入力端子との間に前記
第１及び第２制御状態の両状態においてトランスペアレ
ントに駆動される入力レジスタを含むことを特徴とする
ディジタル信号プロセッサ。
【０００４】
【実施例】以下、図面につき本発明を詳細に説明する。
図１は本発明によるディジタル信号プロセッサの一例の
全体ブロック図を示す。内部接続は第１の１６ビットデ
ータバス２２と第２の１６ビットデータバス２０により
実現される。回路は多数のレジスタを具え、そのいくつ
かは２個のデータバスの１個に直接接続される（即ち、
素子２４，２６，３４，４６，４８，５０，５６（最後
の２個は選択素子を介して）、７０，７２，７４，８
８，１００，１０４，１０６，１１３，１２０，１２
４，１２６）。素子３０はプログラムカウンタであり、
これは１語４０ビットの５１２ワードの容量を有するプ
ログラムメモリ２８をアドレスするもので、これから読
出された命令は出力レジスタ２６にロードすることがで
きる。これらの命令の実行については後に詳述する。そ
の殆どのビットは簡単のため省略してある接続／デコー
ダを経て回路の残部における他の諸機能を制御するもの
である。各種命令の１６ビット部分は両データバス２
０，２２に並列に供給することができる。プログラムカ
ウンタ３０には命令レジスタ２６からの９ビット又は８
ワードスタックレジスタ１５８からのアドレスをロード
することができる。レジスタ２４は割込アドレスレジス
タとして作用し、両バスとの間に非対称に接続する（即
ち、後述する素子３４，７０，７８と同様にバス２２へ
は単方向に、バス２０へは双方向に接続する）。このこ
とは不可欠の用件ではなく、長い命令ワードに対しては
制御すべき種々の機能数が多くなるためもっと汎用の接
続パターンを実現することもできる。必要に応じ、メモ
リ２８は集積しないで、プログラミングを容易にするた
めに“個別”メモリとして構成することがてき、この場
合には集積回路に命令レジスタ２６に情報を供給するた
めの４０本の追加のピンを付加する。これら４０本のピ
ンのうち少なくとも９本は外部メモリへのアドレス供給
用に双方向動作するものとするのが好適である。特定の
例（図示せず）では、このアドレス供給用ピン数を１６
本としてその幅をデータバスの幅に等しくする。これら
４０本の接続ピンは交互にアドレスとデータに時分割多
重使用する。
図１は本発明によるディジタル信号プロセッサの一例の
全体ブロック図を示す。内部接続は第１の１６ビットデ
ータバス２２と第２の１６ビットデータバス２０により
実現される。回路は多数のレジスタを具え、そのいくつ
かは２個のデータバスの１個に直接接続される（即ち、
素子２４，２６，３４，４６，４８，５０，５６（最後
の２個は選択素子を介して）、７０，７２，７４，８
８，１００，１０４，１０６，１１３，１２０，１２
４，１２６）。素子３０はプログラムカウンタであり、
これは１語４０ビットの５１２ワードの容量を有するプ
ログラムメモリ２８をアドレスするもので、これから読
出された命令は出力レジスタ２６にロードすることがで
きる。これらの命令の実行については後に詳述する。そ
の殆どのビットは簡単のため省略してある接続／デコー
ダを経て回路の残部における他の諸機能を制御するもの
である。各種命令の１６ビット部分は両データバス２
０，２２に並列に供給することができる。プログラムカ
ウンタ３０には命令レジスタ２６からの９ビット又は８
ワードスタックレジスタ１５８からのアドレスをロード
することができる。レジスタ２４は割込アドレスレジス
タとして作用し、両バスとの間に非対称に接続する（即
ち、後述する素子３４，７０，７８と同様にバス２２へ
は単方向に、バス２０へは双方向に接続する）。このこ
とは不可欠の用件ではなく、長い命令ワードに対しては
制御すべき種々の機能数が多くなるためもっと汎用の接
続パターンを実現することもできる。必要に応じ、メモ
リ２８は集積しないで、プログラミングを容易にするた
めに“個別”メモリとして構成することがてき、この場
合には集積回路に命令レジスタ２６に情報を供給するた
めの４０本の追加のピンを付加する。これら４０本のピ
ンのうち少なくとも９本は外部メモリへのアドレス供給
用に双方向動作するものとするのが好適である。特定の
例（図示せず）では、このアドレス供給用ピン数を１６
本としてその幅をデータバスの幅に等しくする。これら
４０本の接続ピンは交互にアドレスとデータに時分割多
重使用する。
【０００５】素子９０はデータメモリで、本例では１語
１６ビットの５１２ワードの容量を有する読出専用メモ
リとして構成されている。必要に応じ、このメモリ９０
は集積しないで、プログラミングを容易にするために
“個別”メモリとして構成することができ、この場合に
は集積回路に素子８８への情報供給用の１６本のピンを
付加する。これら１６本のピンのうち９本は外部メモリ
へのアドレス供給用に双方向動作するものとする。これ
らピンも時分割多重使用する。更に、素子３６，１０２
はデータメモリモジュールであり、素子３８，９２，１
１４はアドレス計算ユニットであり、素子６６，７８は
両バス２０，２２に対する選択器である。レジスタ４
８，１００，１０６はアドレス計算ユニット（図５につ
き詳述する）と関連する。更に、図から明らかなように
いくつかのレジスタ（例えば８８，１０４，４６，７
２，７４，３４）は両バスへの選択接続を有する。レジ
スタ５０，５６は選択的にトランスペアレント（透過）
モードにし得るレジスタとして動作する。素子５８は関
連する制御レジスタ７０を具える１６×１６ビット乗算
素子である。素子６４は４０ビットアキュムレータアダ
ーである。素子６８は４０ビットアキュムレータレジス
タである。素子７８は双方向選択器である。素子１２２
は論理演算ユニットである。素子１１６は３つの接続
（ポート）を有するメモリで、一組のスクラッチパッド
メモリ又は処理メモリとして使用される。更に、素子１
２８は入／出力制御素子であり、素子８０，８２，８
４，８６，１３０，１３２は外部装置との通信用入／出
力装置である。
１６ビットの５１２ワードの容量を有する読出専用メモ
リとして構成されている。必要に応じ、このメモリ９０
は集積しないで、プログラミングを容易にするために
“個別”メモリとして構成することができ、この場合に
は集積回路に素子８８への情報供給用の１６本のピンを
付加する。これら１６本のピンのうち９本は外部メモリ
へのアドレス供給用に双方向動作するものとする。これ
らピンも時分割多重使用する。更に、素子３６，１０２
はデータメモリモジュールであり、素子３８，９２，１
１４はアドレス計算ユニットであり、素子６６，７８は
両バス２０，２２に対する選択器である。レジスタ４
８，１００，１０６はアドレス計算ユニット（図５につ
き詳述する）と関連する。更に、図から明らかなように
いくつかのレジスタ（例えば８８，１０４，４６，７
２，７４，３４）は両バスへの選択接続を有する。レジ
スタ５０，５６は選択的にトランスペアレント（透過）
モードにし得るレジスタとして動作する。素子５８は関
連する制御レジスタ７０を具える１６×１６ビット乗算
素子である。素子６４は４０ビットアキュムレータアダ
ーである。素子６８は４０ビットアキュムレータレジス
タである。素子７８は双方向選択器である。素子１２２
は論理演算ユニットである。素子１１６は３つの接続
（ポート）を有するメモリで、一組のスクラッチパッド
メモリ又は処理メモリとして使用される。更に、素子１
２８は入／出力制御素子であり、素子８０，８２，８
４，８６，１３０，１３２は外部装置との通信用入／出
力装置である。
【０００６】種々のレジスタは次の機能を有する。
【表１】
【０００７】
【機能の説明】本データプロセッサはクロック（図示せ
ず）により同期されて１秒間に１億までの命令を実行し
得る。これは数個の命令をパイプライン構成により並列
に実行し得ることにより達成される。２個の並列動作デ
ータバスによりデータ転送が加速される。外部装置との
コミュニケーションが直列並びに並列コミュニケーショ
ン用のパワフルＩ／Ｏインターフェースユニットにより
与えられる。３つのデータメモリ、即ち２個の読出−書
込みメモリと１個の読出専用メモリを具え、各メモリは
専用のアドレス計算ユニットを具えている。論理演算ユ
ニット１２２は後述する命令セットを有する。乗算素子
５８は４０ビットアキュムレータ６４／６８及び汎用シ
フトユニット６２と組合せてある。
ず）により同期されて１秒間に１億までの命令を実行し
得る。これは数個の命令をパイプライン構成により並列
に実行し得ることにより達成される。２個の並列動作デ
ータバスによりデータ転送が加速される。外部装置との
コミュニケーションが直列並びに並列コミュニケーショ
ン用のパワフルＩ／Ｏインターフェースユニットにより
与えられる。３つのデータメモリ、即ち２個の読出−書
込みメモリと１個の読出専用メモリを具え、各メモリは
専用のアドレス計算ユニットを具えている。論理演算ユ
ニット１２２は後述する命令セットを有する。乗算素子
５８は４０ビットアキュムレータ６４／６８及び汎用シ
フトユニット６２と組合せてある。
【０００８】本発明者はある場合には両バス又は一方の
バスにもっと大きなビット幅、例えば２４ビットをもた
せるのが有利であることを確かめた。ある場合には全て
の素子を２４ビットラインの全てに接続する必要はな
い。場合に応じて所定の素子は１６ビット又は１２ビッ
トのラインに接続することができる。更に、素子を節約
するために、ある場合には（読出専用）メモリとデータ
メモリのアドレスユニットを併合することがてきる。
バスにもっと大きなビット幅、例えば２４ビットをもた
せるのが有利であることを確かめた。ある場合には全て
の素子を２４ビットラインの全てに接続する必要はな
い。場合に応じて所定の素子は１６ビット又は１２ビッ
トのラインに接続することができる。更に、素子を節約
するために、ある場合には（読出専用）メモリとデータ
メモリのアドレスユニットを併合することがてきる。
【０００９】〔命令セットの概要〕図２は実行し得る４
種類の命令を示す。最初の２ビットは命令の種類を示
す。第１の算術命令は論理演算ユニットの演算と、最大
２個のバスによるバス転送と、最大３個のアドレス計算
を並列に制御する。第２の算術命令は第１の命令と同様
の構成で、乗算素子の演算を制御する。フィールドＡＩ
ＮＳ／ＯＰＳ又はＭＩＮＳは演算を制御し、ＳＸ／ＤＸ
又はＳＹ／ＤＹは２個のバス上のソース素子又は宛先素
子をそれぞれ制御し、ＲＦＩＬＥはローカルメモリ１１
６のアドレスとして作用し、ＡＣＵＡ，ＡＣＵＢ、ＡＣ
ＵＲはアドレス計算ユニットを制御する。
種類の命令を示す。最初の２ビットは命令の種類を示
す。第１の算術命令は論理演算ユニットの演算と、最大
２個のバスによるバス転送と、最大３個のアドレス計算
を並列に制御する。第２の算術命令は第１の命令と同様
の構成で、乗算素子の演算を制御する。フィールドＡＩ
ＮＳ／ＯＰＳ又はＭＩＮＳは演算を制御し、ＳＸ／ＤＸ
又はＳＹ／ＤＹは２個のバス上のソース素子又は宛先素
子をそれぞれ制御し、ＲＦＩＬＥはローカルメモリ１１
６のアドレスとして作用し、ＡＣＵＡ，ＡＣＵＢ、ＡＣ
ＵＲはアドレス計算ユニットを制御する。
【００１０】第３の命令（分岐命令）においてはビット
３〜１８が分岐の宛先アドレスを含んでいる。ＢＲは分
岐命令の種類を示し、ＣＯＮＤは分岐の条件を示す。ビ
ット位置２及び２７〜３９は空にする。或いは又、この
命令にも上述のＡＣＵフィールドをこれらの空フィール
ドに含めることができる。
３〜１８が分岐の宛先アドレスを含んでいる。ＢＲは分
岐命令の種類を示し、ＣＯＮＤは分岐の条件を示す。ビ
ット位置２及び２７〜３９は空にする。或いは又、この
命令にも上述のＡＣＵフィールドをこれらの空フィール
ドに含めることができる。
【００１１】第４の命令（直接ローディング）において
は、フィールドＤＡＴＡはバスに転送すべきデータを示
し、他のフィルードは演算命令のものと同様である。こ
れら命令の詳細については後に詳述する。
は、フィールドＤＡＴＡはバスに転送すべきデータを示
し、他のフィルードは演算命令のものと同様である。こ
れら命令の詳細については後に詳述する。
【００１２】標準動作モードでは、各１ワード命令は２
００ｎｓで実行することができる。所定のプログラム制
御ではこれを１００ｎｓに短縮することができる。これ
は後に詳述するパイプライン原理の実行により達成され
る。これに関し、図３に標準の２００ｎｓの命令サイク
ルのタイムチャートを示す。図４は加速命令サイクルの
タイムチャートを示す。図３のライン２００は２００ｎ
ｓの長さを有する命令のタイムインターバルの系列を示
す。ライン交差部は前のインターバルと次のインターバ
ルの接続を示す。ライン２０２はオペランドのフェッチ
操作を示す。ブロック１は読出アドレスの計算のための
タイムスペースを与える。個別メモリ３６，１０２及び
９０の組織構成のために、これはこれら３つのメモリの
任意の組合せで同時に行うことができる。（場合によっ
ては３個のメモリで同時に行うこともできる）。更に、
関連するメモリを読出す。メモリがオペランドを供給す
る限り、インターバルブロック２においてこのメモリの
関連する位置の情報が出力端子に有効化される。ライン
２０４はデータの処理を示す。そのブロック１は２個の
転送バスの一方（又は両方）にデータを転送するための
タイムスペースを与えると共に可能な場合には乗算素子
及び／又は論理演算ユニットにおける実際の処理のため
のタイムスペースを与える。しかし、所定の場合には、
例えばレジスタからレジスタへの転送のみが行われると
きは斯かる操作は行われない。このライン上のブロック
２の間、このようにして得られた任意のデータが処理さ
れて関連する処理素子の出力端子に有効に現れる。ライ
ン２０６はこのように形成されたデータの送出を示す。
そのブロック１は２個の読出−書込メモリの一方（又は
双方）のアドレスの計算のためのタイムスペースを与え
る。ブロック２はバス２０，２２の一方又は双方を経て
読出−書込メモリへ転送するためのタイムスペースを与
え、この目的のためにこの場合にはアドレスはライン２
０６のブロック１で計算される。これがため、１つの命
令の開始と終了との間には２００ｎｓの３つのブロック
が存在する。しかし、これらブロックの第２ブロック中
にアドレス計算を次の命令のために予め行うことができ
る。このサイクルの第３ブロック中にデータ処理（アキ
ュムレータを具える乗算素子及び／又は論理演算ユニッ
ト）を次の命令のために予め行うことができる。上述の
ような命令の実行中、素子３４内のプログラムステータ
スレジスタＰＳＴのビットＦＱＲは値“０”を有する。
第２の高速動作モードは後に説明する。
００ｎｓで実行することができる。所定のプログラム制
御ではこれを１００ｎｓに短縮することができる。これ
は後に詳述するパイプライン原理の実行により達成され
る。これに関し、図３に標準の２００ｎｓの命令サイク
ルのタイムチャートを示す。図４は加速命令サイクルの
タイムチャートを示す。図３のライン２００は２００ｎ
ｓの長さを有する命令のタイムインターバルの系列を示
す。ライン交差部は前のインターバルと次のインターバ
ルの接続を示す。ライン２０２はオペランドのフェッチ
操作を示す。ブロック１は読出アドレスの計算のための
タイムスペースを与える。個別メモリ３６，１０２及び
９０の組織構成のために、これはこれら３つのメモリの
任意の組合せで同時に行うことができる。（場合によっ
ては３個のメモリで同時に行うこともできる）。更に、
関連するメモリを読出す。メモリがオペランドを供給す
る限り、インターバルブロック２においてこのメモリの
関連する位置の情報が出力端子に有効化される。ライン
２０４はデータの処理を示す。そのブロック１は２個の
転送バスの一方（又は両方）にデータを転送するための
タイムスペースを与えると共に可能な場合には乗算素子
及び／又は論理演算ユニットにおける実際の処理のため
のタイムスペースを与える。しかし、所定の場合には、
例えばレジスタからレジスタへの転送のみが行われると
きは斯かる操作は行われない。このライン上のブロック
２の間、このようにして得られた任意のデータが処理さ
れて関連する処理素子の出力端子に有効に現れる。ライ
ン２０６はこのように形成されたデータの送出を示す。
そのブロック１は２個の読出−書込メモリの一方（又は
双方）のアドレスの計算のためのタイムスペースを与え
る。ブロック２はバス２０，２２の一方又は双方を経て
読出−書込メモリへ転送するためのタイムスペースを与
え、この目的のためにこの場合にはアドレスはライン２
０６のブロック１で計算される。これがため、１つの命
令の開始と終了との間には２００ｎｓの３つのブロック
が存在する。しかし、これらブロックの第２ブロック中
にアドレス計算を次の命令のために予め行うことができ
る。このサイクルの第３ブロック中にデータ処理（アキ
ュムレータを具える乗算素子及び／又は論理演算ユニッ
ト）を次の命令のために予め行うことができる。上述の
ような命令の実行中、素子３４内のプログラムステータ
スレジスタＰＳＴのビットＦＱＲは値“０”を有する。
第２の高速動作モードは後に説明する。
【００１３】〔サブシステムの詳細な説明〕 (1) プログラムメモリ２８ このメモリはプログラムカウンタ３０によりアドレスさ
れる。このカウンタはインクリメント機能（アドレス＋
１）を有すると共に“コンスタント”機能（アドレス不
変）を有する。更に次の機能を行うことができる。 −ＣＡＬＬ命令 −ＪＵＭＰ命令 −ＲＥＴＵＲＮ命令 プログラムカウンタはリセット入力端子３３及び割込入
力端子３５を具える制御ユニット３１により制御され
る。その状態は −命令反復を指示するレジスタ３２ −前記命令カテゴリ用レジスタＰＳＴ内に条件情報を含
むと共に命令サイクル情報（ＦＱＲ）及び割込の許可に
関する情報も含むレジスタバンク３４によっても制御さ
れる。これらのレジスタ３２，３４はバス２０からロー
ドすることができ（３４はデータソースとしても作用し
得る）、これがためこれらレジスタは両バス２０，２２
に非対称に接続する。
れる。このカウンタはインクリメント機能（アドレス＋
１）を有すると共に“コンスタント”機能（アドレス不
変）を有する。更に次の機能を行うことができる。 −ＣＡＬＬ命令 −ＪＵＭＰ命令 −ＲＥＴＵＲＮ命令 プログラムカウンタはリセット入力端子３３及び割込入
力端子３５を具える制御ユニット３１により制御され
る。その状態は −命令反復を指示するレジスタ３２ −前記命令カテゴリ用レジスタＰＳＴ内に条件情報を含
むと共に命令サイクル情報（ＦＱＲ）及び割込の許可に
関する情報も含むレジスタバンク３４によっても制御さ
れる。これらのレジスタ３２，３４はバス２０からロー
ドすることができ（３４はデータソースとしても作用し
得る）、これがためこれらレジスタは両バス２０，２２
に非対称に接続する。
【００１４】実際のプログラムカウンタ３０（９ビッ
ト）は次の機能を満足する。 −メモリ２８から各命令が命令レジスタ２６にフェッチ
されるのに応答してプログラムカウンタはインクリメン
ト（プラス１カウント）する。順次の通常の命令の一つ
の実行時においてはそのアドレスフィールドの値がプロ
グラムカウンタに新しいアドレスとして転送される： −ジャンプ命令（実行可能な場合） −コール命令（実行可能な場合） 後者の（コール）命令においては、プログラムカウンタ
の内容が＋１カウント後にスタックレジスタ１５８の上
部レジスタに書き込まれる。リターン命令が実行される
とき、スタックの最上位レジスタの内容がプログラムカ
ウンタに転送される。レジスタ２４からの割込アドレス
は入力端子３５の割込ビット（ＩＮＴ（反転））が値０
を取るときにプログラムカウンタに転送され、この割込
はレジスタＰＳＴの関連するエネーブルビットＩＥが値
“１”を有するときに許可され、＋１カウントされたプ
ログラムカウンタの内容がスタックの最上位レジスタに
書込まれる。スタックレジスタは後入れ先出し構成の８
個の９ビットレジスタを具えるため、最大８レベルのネ
スト構成をサブルーチン／割込において使用することが
できる。
ト）は次の機能を満足する。 −メモリ２８から各命令が命令レジスタ２６にフェッチ
されるのに応答してプログラムカウンタはインクリメン
ト（プラス１カウント）する。順次の通常の命令の一つ
の実行時においてはそのアドレスフィールドの値がプロ
グラムカウンタに新しいアドレスとして転送される： −ジャンプ命令（実行可能な場合） −コール命令（実行可能な場合） 後者の（コール）命令においては、プログラムカウンタ
の内容が＋１カウント後にスタックレジスタ１５８の上
部レジスタに書き込まれる。リターン命令が実行される
とき、スタックの最上位レジスタの内容がプログラムカ
ウンタに転送される。レジスタ２４からの割込アドレス
は入力端子３５の割込ビット（ＩＮＴ（反転））が値０
を取るときにプログラムカウンタに転送され、この割込
はレジスタＰＳＴの関連するエネーブルビットＩＥが値
“１”を有するときに許可され、＋１カウントされたプ
ログラムカウンタの内容がスタックの最上位レジスタに
書込まれる。スタックレジスタは後入れ先出し構成の８
個の９ビットレジスタを具えるため、最大８レベルのネ
スト構成をサブルーチン／割込において使用することが
できる。
【００１５】 (2) データメモリモジュール３６，１０２，９０ 読出専用メモリ９０は１語１６ビット構成で５１２ワー
ドの容量を有し、他の２個のメモリは１語１６ビット構
成で２５６ワードの容量を有する。アドレスはそれぞれ
９ビット及び８ビット長である。メモリ３６，１０２の
データ入力端子はバス２０，２２に非対称に接続する。
それらの出力端子は選択器を介してバス２０，２２に対
称に接続し、データは必要に応じ一方のバス又は両方の
バスを経て転送される。上述の低速命令サイクルが駆動
されるときは出力レジスタ４６，８８，１０４は連続的
にトランスペアレントモードにされる。
ドの容量を有し、他の２個のメモリは１語１６ビット構
成で２５６ワードの容量を有する。アドレスはそれぞれ
９ビット及び８ビット長である。メモリ３６，１０２の
データ入力端子はバス２０，２２に非対称に接続する。
それらの出力端子は選択器を介してバス２０，２２に対
称に接続し、データは必要に応じ一方のバス又は両方の
バスを経て転送される。上述の低速命令サイクルが駆動
されるときは出力レジスタ４６，８８，１０４は連続的
にトランスペアレントモードにされる。
【００１６】(3) アドレス計算ユニット 本例の計算ユニット３８，９２，１１４は、３８，１１
４のワード長が８ビット、９２のワード長が９ビットで
ある点を除いて同一である。アドレス計算は２個の算術
／データ転送命令及びロード即値命令と共存させること
ができる。これがためアドレス計算を高速に実行するこ
とができる。
４のワード長が８ビット、９２のワード長が９ビットで
ある点を除いて同一である。アドレス計算は２個の算術
／データ転送命令及びロード即値命令と共存させること
ができる。これがためアドレス計算を高速に実行するこ
とができる。
【００１７】斯かるアドレス計算ユニットのブロック図
は第５図に示し、バス２０８（図１の２本のバス２０，
２１の一方）を具えると共に全ての素子を実際のメモリ
マトリックス兼アドレスデコーダのための接続手段２３
２までの間に具える。入力側には次の３個のレジスタが
設けられている。 ２１０：アドレスマスク用レジスタ ２１２：計算を開始する際の実アドレス用レジスタ ２１３：シフト（オフセツト）用レジスタ
は第５図に示し、バス２０８（図１の２本のバス２０，
２１の一方）を具えると共に全ての素子を実際のメモリ
マトリックス兼アドレスデコーダのための接続手段２３
２までの間に具える。入力側には次の３個のレジスタが
設けられている。 ２１０：アドレスマスク用レジスタ ２１２：計算を開始する際の実アドレス用レジスタ ２１３：シフト（オフセツト）用レジスタ
【００１８】これら３つのレジスタの内容は割り込み操
作の開始時に、後の操作中における使用のために保持す
ることができる。素子２１４は限られたビット幅及び限
られた範囲の演算機能（図１の素子１２２に対し）を有
する論理演算ユニットである。素子２１６は素子２１４
の計算結果をマスキングレジスタ２１０の内容により通
過又は阻止し得るマスキング素子である。マスキング素
子２１６の出力端子はＡレジスタ２１２に接続する。更
に、逆転素子２１８においてビット順序を逆転させるこ
とができる。素子２１８からの結果を実アドレスレジス
タ２３０にストアすることができる。このレジスタ２３
０には１６ビットバスの全ライン（又は一部のライン）
上のデータを直接ロードすることもできる。素子２１６
でのマスキングは所定のモジュロ値に従ってアドレスを
周期的に通過させるのに使用することができる。ビット
順序の逆転は所定のフーリェ変換計算を使用することが
できる。マスク値（“０”）がモジュロレジスタ２１０
に受信されるときはレジスタ２３０の関連するビット位
置はそのままである。しかし、値“１”が受信される
と、関連するビット位置は新しい値に更新される。所定
の場合には関連するビット位置に逆転処理を施しておく
こともできる。この場合のレジスタ２３０の制御を点線
で示してある。実際には後述する操作を制御する制御ユ
ニットを設ける。
作の開始時に、後の操作中における使用のために保持す
ることができる。素子２１４は限られたビット幅及び限
られた範囲の演算機能（図１の素子１２２に対し）を有
する論理演算ユニットである。素子２１６は素子２１４
の計算結果をマスキングレジスタ２１０の内容により通
過又は阻止し得るマスキング素子である。マスキング素
子２１６の出力端子はＡレジスタ２１２に接続する。更
に、逆転素子２１８においてビット順序を逆転させるこ
とができる。素子２１８からの結果を実アドレスレジス
タ２３０にストアすることができる。このレジスタ２３
０には１６ビットバスの全ライン（又は一部のライン）
上のデータを直接ロードすることもできる。素子２１６
でのマスキングは所定のモジュロ値に従ってアドレスを
周期的に通過させるのに使用することができる。ビット
順序の逆転は所定のフーリェ変換計算を使用することが
できる。マスク値（“０”）がモジュロレジスタ２１０
に受信されるときはレジスタ２３０の関連するビット位
置はそのままである。しかし、値“１”が受信される
と、関連するビット位置は新しい値に更新される。所定
の場合には関連するビット位置に逆転処理を施しておく
こともできる。この場合のレジスタ２３０の制御を点線
で示してある。実際には後述する操作を制御する制御ユ
ニットを設ける。
【００１９】この点に関し、第６図にアドレス計算ユニ
ット３８，９２，１１４の命令セットを示す。これらア
ドレス計算ユニットは命令ワードの関連するフィールド
で制御され、Ｃ３１〜３３は素子３８用、Ｃ３４〜３６
は素子１１４用、Ｃ３７〜３９は素子９２用である（こ
のワードは前述のレジスタ２６内に存在する）。図６は
２つに分けてあり、上半部は当該ユニットが後述するマ
イクロ命令ワードのフィールドＤＸ及び／又はＤＹの制
御の下でデータ宛先として選択されていないときに適用
し得るものである。逆の場合には下半部を適用し得る。
第１欄はニーモニックを示し、第２欄はビットパターン
を示し、第３〜第６欄は４個のレジスタ２３０，２１
２，２１３，２１０の新しい内容を示し、“ＢＵＳ”は
そのレジスタをバスからの新しいデータで満たすことを
意味する。（Ａ＋１）ｍＭはアドレス（Ａ＋１）をマス
キングレジスタＭの内容によりマスクすることを意味
し、これに対応して例えばＡ−１，Ａ＋Ｓ等も同様であ
る。“ＢＲ”はビット順序を逆転することを意味する。
命令ＬＡＬＬはバスの内容をビット反転することを意味
する。関連するアドレス計算ユニットのローディング中
は、“即値ロード”命令であってもＭレジスタ２１０の
内容はＡＲレジスタ２３０の実ローディングに影響を与
えない。ビット位置はこの場合には逆転されない。
ット３８，９２，１１４の命令セットを示す。これらア
ドレス計算ユニットは命令ワードの関連するフィールド
で制御され、Ｃ３１〜３３は素子３８用、Ｃ３４〜３６
は素子１１４用、Ｃ３７〜３９は素子９２用である（こ
のワードは前述のレジスタ２６内に存在する）。図６は
２つに分けてあり、上半部は当該ユニットが後述するマ
イクロ命令ワードのフィールドＤＸ及び／又はＤＹの制
御の下でデータ宛先として選択されていないときに適用
し得るものである。逆の場合には下半部を適用し得る。
第１欄はニーモニックを示し、第２欄はビットパターン
を示し、第３〜第６欄は４個のレジスタ２３０，２１
２，２１３，２１０の新しい内容を示し、“ＢＵＳ”は
そのレジスタをバスからの新しいデータで満たすことを
意味する。（Ａ＋１）ｍＭはアドレス（Ａ＋１）をマス
キングレジスタＭの内容によりマスクすることを意味
し、これに対応して例えばＡ−１，Ａ＋Ｓ等も同様であ
る。“ＢＲ”はビット順序を逆転することを意味する。
命令ＬＡＬＬはバスの内容をビット反転することを意味
する。関連するアドレス計算ユニットのローディング中
は、“即値ロード”命令であってもＭレジスタ２１０の
内容はＡＲレジスタ２３０の実ローディングに影響を与
えない。ビット位置はこの場合には逆転されない。
【００２０】(4) 乗算素子５８ 乗算は「Q.J.Mech.Appl.Math.4」(1951),P.236-240のA.
D.Booth の論文“A signed binary mnltiplier techniq
ue”に記載されているブ−ス(Booth）のアルゴリズムに
従って並列に完全に行なわれ、「IEEE Trans. Computer
s 」(Octorber1976), P 1014 −1015の L.P. Rubinfeld
の論文“A proof of the modified Booth.s ａlgorith
m for multiplication ”に発表されているように修正
する。レジスタ５０，５６の出力端子の２個の１６ビッ
トオペランドから３２ビットの積ワードが１マシーンサ
イクルで形成される。この乗算素子は最上位桁ビットが
負値（符号ビット）を有するものとして動作するよう構
成する。これがためオペランドの多倍精度での処理中、
その下位桁部分は符号ビットを含まず、先行ビット位置
には常に零を入れる必要がある。この抑圧自体について
は本願人に係る特願昭５９−２５８３９５号（特開昭６
０−１４０４６３号）に記載されている。
D.Booth の論文“A signed binary mnltiplier techniq
ue”に記載されているブ−ス(Booth）のアルゴリズムに
従って並列に完全に行なわれ、「IEEE Trans. Computer
s 」(Octorber1976), P 1014 −1015の L.P. Rubinfeld
の論文“A proof of the modified Booth.s ａlgorith
m for multiplication ”に発表されているように修正
する。レジスタ５０，５６の出力端子の２個の１６ビッ
トオペランドから３２ビットの積ワードが１マシーンサ
イクルで形成される。この乗算素子は最上位桁ビットが
負値（符号ビット）を有するものとして動作するよう構
成する。これがためオペランドの多倍精度での処理中、
その下位桁部分は符号ビットを含まず、先行ビット位置
には常に零を入れる必要がある。この抑圧自体について
は本願人に係る特願昭５９−２５８３９５号（特開昭６
０−１４０４６３号）に記載されている。
【００２１】素子５８の出力端子にはアキュムレータア
ダー６４及びアキュムレータレジスタ６８を接続し、両
素子とも４０ビットの幅を有する。必要に応じ、レジス
タ６０内の符号ビット（積の最上位桁ビット）は４０ビ
ットの総数が到達するまで上位桁ビット上に転記され
る。更に２個のフラグビットが素子３４内のプログラム
ステータレジスタＰＳＴ内に与えられる（或いは又この
数が増加される）。
ダー６４及びアキュムレータレジスタ６８を接続し、両
素子とも４０ビットの幅を有する。必要に応じ、レジス
タ６０内の符号ビット（積の最上位桁ビット）は４０ビ
ットの総数が到達するまで上位桁ビット上に転記され
る。更に２個のフラグビットが素子３４内のプログラム
ステータレジスタＰＳＴ内に与えられる（或いは又この
数が増加される）。
【００２２】(a) 値レンジの許容限界値をオーバする
と、オーバフロービットＯＶＦＬ１が生成される。その
論理関数は４０ビットの累算／加算結果の２個の最上位
桁ビットのＥＸＣＬＵＳＩＶＥ−ＯＲである。 (b) 第２ステータスビットＳＧＮＭは累算結果の符号を
示す。その論理関数はＯＶＦＬと累算／加算結果の最上
位桁ビットの１つの前のビットとのＥＸＣＬＵＳＶＥ−
ＯＲである。
と、オーバフロービットＯＶＦＬ１が生成される。その
論理関数は４０ビットの累算／加算結果の２個の最上位
桁ビットのＥＸＣＬＵＳＩＶＥ−ＯＲである。 (b) 第２ステータスビットＳＧＮＭは累算結果の符号を
示す。その論理関数はＯＶＦＬと累算／加算結果の最上
位桁ビットの１つの前のビットとのＥＸＣＬＵＳＶＥ−
ＯＲである。
【００２３】ＯＶＦＬが算術命令のために値“１”を得
る場合、ビットＯＶＦＬ，ＳＧＮＭは固定される。この
場合、これらビットはプログラム制御によってのみ変更
でき、論理演算ユニット内のプログラムステータレジス
タの内容は変更操作を受ける。ビットＯＶＦＬが値
“０”を保つかぎり、両スタータスビットはアキュムレ
ータにより使用される各算術命令後に質問される。累算
結果はレジスタ６８にストアされると共にシフト、抽出
及びリフォーマッティング操作のために素子６２に供給
される。アキュムレータレジスタ６８の出力はアキュム
レータアダー６４に帰還される。
る場合、ビットＯＶＦＬ，ＳＧＮＭは固定される。この
場合、これらビットはプログラム制御によってのみ変更
でき、論理演算ユニット内のプログラムステータレジス
タの内容は変更操作を受ける。ビットＯＶＦＬが値
“０”を保つかぎり、両スタータスビットはアキュムレ
ータにより使用される各算術命令後に質問される。累算
結果はレジスタ６８にストアされると共にシフト、抽出
及びリフォーマッティング操作のために素子６２に供給
される。アキュムレータレジスタ６８の出力はアキュム
レータアダー６４に帰還される。
【００２４】(5) シフト素子６２ 図７はリフォーマッティング操作も行なうシフト素子を
示す。この図の上部にはアキュムレータ／アダー６４か
ら４０ビットが到来する。オーバフロー状態をできるだ
け避けるために符号拡張操作を含めてある。オーバフロ
ー状態は、同一の符号を有する複数個の順次の数の加算
によりその和が大きくなりすぎるときに生ずる。本例で
はこの危険は低減される。抽出器４００の入力端子には
最上位桁ビットＡＣＣ３９がその上の１５の上位ビット
位置まで延在する。これはオーバフロー状態を検出する
ためである。シフト素子４００においてはこのように受
信された５５ビットから３２ビット（倍長）ワードが抽
出される。図の左側には４ビットコード（ビット０・・
・３）を含むレジスタ（７０）ＢＳＲを示してある。こ
のコードはデコーダ４０２によりデコードされる。この
点に関し、図８に１６種類の可能な抽出を示してある。
アキュムレータビットは最下位桁ビット“０”で補充さ
れる。これがため、ビットＢＳＲ０，・・３の０００
０；・・・；１１１１により互いにシフトされた１６種
類の各３２ビットの抽出が得られる。レジスタ７０は実
際の抽出操作前に少なくとも１命令サイクルで充填する
必要がある。ビットＢＳＲ４，５はデコーダ４０４によ
りデコードされ、これによりリフォーマッティング装置
４０６が駆動される。抽出された３２ビットはＥ３１・
・・Ｅ０として示してある。ビットＢＳＲ４，５の値は
次のリフォーマッティング操作を制御する。
示す。この図の上部にはアキュムレータ／アダー６４か
ら４０ビットが到来する。オーバフロー状態をできるだ
け避けるために符号拡張操作を含めてある。オーバフロ
ー状態は、同一の符号を有する複数個の順次の数の加算
によりその和が大きくなりすぎるときに生ずる。本例で
はこの危険は低減される。抽出器４００の入力端子には
最上位桁ビットＡＣＣ３９がその上の１５の上位ビット
位置まで延在する。これはオーバフロー状態を検出する
ためである。シフト素子４００においてはこのように受
信された５５ビットから３２ビット（倍長）ワードが抽
出される。図の左側には４ビットコード（ビット０・・
・３）を含むレジスタ（７０）ＢＳＲを示してある。こ
のコードはデコーダ４０２によりデコードされる。この
点に関し、図８に１６種類の可能な抽出を示してある。
アキュムレータビットは最下位桁ビット“０”で補充さ
れる。これがため、ビットＢＳＲ０，・・３の０００
０；・・・；１１１１により互いにシフトされた１６種
類の各３２ビットの抽出が得られる。レジスタ７０は実
際の抽出操作前に少なくとも１命令サイクルで充填する
必要がある。ビットＢＳＲ４，５はデコーダ４０４によ
りデコードされ、これによりリフォーマッティング装置
４０６が駆動される。抽出された３２ビットはＥ３１・
・・Ｅ０として示してある。ビットＢＳＲ４，５の値は
次のリフォーマッティング操作を制御する。
【００２５】
【表２】
【００２６】素子７２，７４はレジスタであり、その出
力の２個のバスへの選択は格別の選択器７３，７５（図
１に図示せず）で示してある。抽出器４００は３２ビッ
トを素子４０６へ供給するのに加えて９ビットの上位ビ
ットＥ３１，・・・Ｅ４０をオーバフロー検出器を構成
する検出器４０８にも供給する。これら９ビットの中に
非許容ビット値（Ｅ３１とは異なる）が生じた場合、プ
ログラムステータスレジスタＰＳＴのビットＯＯＲは
“１”にセットされ、これは関連する上位ビットは符号
表示ビットＥ３１の反復でなければならないためであ
る。諸機能を制御する命令中のフィールドＭＩＮＳにつ
いては後に詳述する。
力の２個のバスへの選択は格別の選択器７３，７５（図
１に図示せず）で示してある。抽出器４００は３２ビッ
トを素子４０６へ供給するのに加えて９ビットの上位ビ
ットＥ３１，・・・Ｅ４０をオーバフロー検出器を構成
する検出器４０８にも供給する。これら９ビットの中に
非許容ビット値（Ｅ３１とは異なる）が生じた場合、プ
ログラムステータスレジスタＰＳＴのビットＯＯＲは
“１”にセットされ、これは関連する上位ビットは符号
表示ビットＥ３１の反復でなければならないためであ
る。諸機能を制御する命令中のフィールドＭＩＮＳにつ
いては後に詳述する。
【００２７】(6) ＡＬＵユニット１２２ 図９は論理演算ユニット１２２とその外部装置を示す。
ブロック６６，１１８，１２０及び１２２は図１に示す
ものである。ブロック１１９は命令のフィールドＯＰＳ
用デコーダであり、ブロック１２１は命令のフィールド
ＡＩＮＳ用デコーダである。ブロック１２５は命令のフ
ィールドＳＸ，ＳＹ，ＤＸ，ＤＹ用デコーダである。Ａ
ＬＵ素子１２２の出力端子には後述するシフト機能及び
回転機能用ブロック１２３を接続する。プログラムステ
ータスレジスタＰＳＴを図示してないデコード素子を用
いてＡＬＵ１２２に及びシフト／回転素子１２３に接続
する。
ブロック６６，１１８，１２０及び１２２は図１に示す
ものである。ブロック１１９は命令のフィールドＯＰＳ
用デコーダであり、ブロック１２１は命令のフィールド
ＡＩＮＳ用デコーダである。ブロック１２５は命令のフ
ィールドＳＸ，ＳＹ，ＤＸ，ＤＹ用デコーダである。Ａ
ＬＵ素子１２２の出力端子には後述するシフト機能及び
回転機能用ブロック１２３を接続する。プログラムステ
ータスレジスタＰＳＴを図示してないデコード素子を用
いてＡＬＵ１２２に及びシフト／回転素子１２３に接続
する。
【００２８】ユニット１２２は２の補数法で動作する。
フラグビットは次の通りである（下記の場合に“１”に
なる）：
フラグビットは次の通りである（下記の場合に“１”に
なる）：
【表３】
【００２９】
【表４】
【００３０】上述のリストにおいて、論理演算はビット
レベルで行なわれる。算術演算では符号ビットが所定の
場合に特定の方法で処理される。回転操作ではシフトア
ウトされたビットが反対側でオペランドに再び加えられ
る。命令のサブフィールドの詳細については図１４〜１
７を参照されたい。プログラムステータスレジスタＰＳ
Ｔのバス接続手段への接続は簡単化して示してある。
レベルで行なわれる。算術演算では符号ビットが所定の
場合に特定の方法で処理される。回転操作ではシフトア
ウトされたビットが反対側でオペランドに再び加えられ
る。命令のサブフィールドの詳細については図１４〜１
７を参照されたい。プログラムステータスレジスタＰＳ
Ｔのバス接続手段への接続は簡単化して示してある。
【００３１】図１０は第１アキュムレータ手段の構造を
示す。アキュムレータアダー１２２はＡＬＵ内に位置す
ること明らかである。メモリＭＥＭは各ｍ＝１６ビット
の２ n-1 ワードをストアするメモリバンクで構成する。
このメモリは１個のデータ入力端子Ｙと２個の出力端子
ＯＵＴ１及びＯＵＴ２を有し、各端子はｍビット幅であ
る。３個の各別のアドレス入力端子ＡＤＲＹ，ＡＤＲＯ
ＵＴ１及びＡＤＲＯＵＴ２があり、各端子はｎビット
（本例ではｎ＝４）の幅を有する。第１のアドレス入力
端子は書込アドレスであり、他の２個は読出アドレスで
あり、各々関連するデータ接続のためのものである。こ
れら３つの接続は一つの同一の命令サイクルにおいて同
時に且つ独立に動作させることができる。
示す。アキュムレータアダー１２２はＡＬＵ内に位置す
ること明らかである。メモリＭＥＭは各ｍ＝１６ビット
の２ n-1 ワードをストアするメモリバンクで構成する。
このメモリは１個のデータ入力端子Ｙと２個の出力端子
ＯＵＴ１及びＯＵＴ２を有し、各端子はｍビット幅であ
る。３個の各別のアドレス入力端子ＡＤＲＹ，ＡＤＲＯ
ＵＴ１及びＡＤＲＯＵＴ２があり、各端子はｎビット
（本例ではｎ＝４）の幅を有する。第１のアドレス入力
端子は書込アドレスであり、他の２個は読出アドレスで
あり、各々関連するデータ接続のためのものである。こ
れら３つの接続は一つの同一の命令サイクルにおいて同
時に且つ独立に動作させることができる。
【００３２】(7) 割込アドレスレジスタ２４ レジスタ２４は２個のバスの一方からロードされ、割込
操作の開始時にプログラムカウンタ３０に転送するアド
レスを保持する。
操作の開始時にプログラムカウンタ３０に転送するアド
レスを保持する。
【００３３】(8) プログラムステータスレジスタ：これ
については１６ビットプログラムステータスレジスタ
（図１の素子３４内にある）のビット単位区分を示す図
１３を参照されたい。これらビットは次の意味を有す
る。
については１６ビットプログラムステータスレジスタ
（図１の素子３４内にある）のビット単位区分を示す図
１３を参照されたい。これらビットは次の意味を有す
る。
【００３４】
【表５】
【００３５】 (9) 入／出力ステータスレジスタ（ＩＯＦ） このレジスタは３個のレジスタを具えるレジスタバンク
３４の一部を構成する。このレジスタは外部装置とのコ
ミュニケーションのためのステータス情報及びフラグビ
ットを含む。これらフラグビットは次の意味を有する。
ＳＩＸＡＣＫはレジスタ８２の有効情報充填程度を示
す。ＳＩＹＡＣＫはレジスタ１３２に対し同じことを示
す。ＳＯＸＡＣＫはレジスタ８４にデータがロードされ
ているか否かを示す。ＳＯＹＡＣＫも同一の目的に使用
される。ＰＩＡＣＫ：このフラグビットはＷＲ（反転）
ピンにおける低レベルから高レベルへの遷移によりプロ
セッサのクロック（図示せず）と同期して“１”にセッ
トされる。データがＰＩレジスタ（８６）から読出され
るとき、このフラグは再び“０”にセットされる。ＰＯ
ＡＣＫ：このフラグビットはＲＤ（反転）ピンにおける
低レベルから高レベルへの遷移により内部クロックと同
期して“１”にセットされる。データがＰＯ（８６）レ
ジスタに書込まれるとき、このフラグは再び“０”にセ
ットされる。この入／出力ステータスレジスタ内の２個
のビットＩＦＡ，ＩＦＢはユーザが定義するフラグビッ
トを含み、これらフラグビットはジャンプ条件の創案中
に質問用に集積回路に予約されている接続ピンを経て質
問することができる。
３４の一部を構成する。このレジスタは外部装置とのコ
ミュニケーションのためのステータス情報及びフラグビ
ットを含む。これらフラグビットは次の意味を有する。
ＳＩＸＡＣＫはレジスタ８２の有効情報充填程度を示
す。ＳＩＹＡＣＫはレジスタ１３２に対し同じことを示
す。ＳＯＸＡＣＫはレジスタ８４にデータがロードされ
ているか否かを示す。ＳＯＹＡＣＫも同一の目的に使用
される。ＰＩＡＣＫ：このフラグビットはＷＲ（反転）
ピンにおける低レベルから高レベルへの遷移によりプロ
セッサのクロック（図示せず）と同期して“１”にセッ
トされる。データがＰＩレジスタ（８６）から読出され
るとき、このフラグは再び“０”にセットされる。ＰＯ
ＡＣＫ：このフラグビットはＲＤ（反転）ピンにおける
低レベルから高レベルへの遷移により内部クロックと同
期して“１”にセットされる。データがＰＯ（８６）レ
ジスタに書込まれるとき、このフラグは再び“０”にセ
ットされる。この入／出力ステータスレジスタ内の２個
のビットＩＦＡ，ＩＦＢはユーザが定義するフラグビッ
トを含み、これらフラグビットはジャンプ条件の創案中
に質問用に集積回路に予約されている接続ピンを経て質
問することができる。
【００３６】(10) 命令反復レジスタ３２ このレジスタ３２はハードウェア命令カウンタとして作
用し、これに値Ｎがロードされると、次の命令がＮ回く
り返される。このレジスタは任意の命令の実行に応答し
てデクリメントされるが、プログラムカウンタ３０はレ
ジスタ３２の内容が零のときにのみインクリメントされ
る。斯る反復はベクトル演算に特に有利に使用できる。
用し、これに値Ｎがロードされると、次の命令がＮ回く
り返される。このレジスタは任意の命令の実行に応答し
てデクリメントされるが、プログラムカウンタ３０はレ
ジスタ３２の内容が零のときにのみインクリメントされ
る。斯る反復はベクトル演算に特に有利に使用できる。
【００３７】(11) 入／出力装置の説明 ＳＯＸ（３２）及びＳＯＹ（１３２）接続手段は関連す
るバスからのデータを外部装置へ送出することができ
る。この目的のために、各接続手段は外部クロックで同
期し得る１６ビットレジスタを具える。これらレジスタ
は内部リクエスト及びデータ充填操作のための同期ハン
ドシェークとしてのエネーブル信号も受信する。両レジ
スタとも出力端に出力すべきビット数を指示するプリセ
ッタブルカウンタを有する。
るバスからのデータを外部装置へ送出することができ
る。この目的のために、各接続手段は外部クロックで同
期し得る１６ビットレジスタを具える。これらレジスタ
は内部リクエスト及びデータ充填操作のための同期ハン
ドシェークとしてのエネーブル信号も受信する。両レジ
スタとも出力端に出力すべきビット数を指示するプリセ
ッタブルカウンタを有する。
【００３８】ＳＩＸ（８２）及びＳＩＹ（１３０）接続
手段は外部装置からのデータを関連するデータバスに受
信することができる。この目的のために各接続手段は内
部クロックで同期し得る直列入力シフトレジスタを具え
る。この入力シフトレジスタはバスへデータを供給する
ためのバッファレジスタに並列に接続される。最后に、
これらレジスタは並列レジスタからの読出操作のための
同期ハンドシェークとして内部リクエストとエネーブル
信号を受信する。また、バスに並列にロードすべきビッ
ト数を制御するブリセッタブルカウンタも設けられる。
手段は外部装置からのデータを関連するデータバスに受
信することができる。この目的のために各接続手段は内
部クロックで同期し得る直列入力シフトレジスタを具え
る。この入力シフトレジスタはバスへデータを供給する
ためのバッファレジスタに並列に接続される。最后に、
これらレジスタは並列レジスタからの読出操作のための
同期ハンドシェークとして内部リクエストとエネーブル
信号を受信する。また、バスに並列にロードすべきビッ
ト数を制御するブリセッタブルカウンタも設けられる。
【００３９】ＰＩ／ＰＯ（８６）接続手段はプロセッサ
へ及びからデータを並列転送する。この目的のために、
各時間に１６ビットレジスタが準備される。
へ及びからデータを並列転送する。この目的のために、
各時間に１６ビットレジスタが準備される。
【００４０】追加の出力接続手段ＡＤＯ（８０）はデー
タ又はアドレスの外部転送を行なう。このアドレスはア
ドレス計算ユニット又は論理演算ユニットにおいて計算
される。本例では２個のバスにより選択的に充填される
ようにしたレジスタを設けてある。これらの装置はいく
つかの図を参照して後に詳細に説明する。図示のセット
アップは２個のバスに対し略々対称にしてある。他の場
合には構成素子を節約するためにセットアップの対称性
を低減するのが有利である。
タ又はアドレスの外部転送を行なう。このアドレスはア
ドレス計算ユニット又は論理演算ユニットにおいて計算
される。本例では２個のバスにより選択的に充填される
ようにしたレジスタを設けてある。これらの装置はいく
つかの図を参照して後に詳細に説明する。図示のセット
アップは２個のバスに対し略々対称にしてある。他の場
合には構成素子を節約するためにセットアップの対称性
を低減するのが有利である。
【００４１】(12) 直列接続ステータスレジスタ（ＳＩ
ＯＳＴ）：これはレジスタバンク３４の最后のレジスタ
で、直列接続に関するステータス情報を含む。１６ビッ
トの最初の４ビットＳＩＬＸ３--- ０（実際にはビット
ＳＩＬＸ ０がこのステータスワードの第１ビット）は
直列入力シフトレジスタ（接続手段ＳＩＸ）に対するワ
ード長を含み、コード００００は１６ビットのワード長
を意味し、以下同様に、コード１１１１は１ビットのワ
ード長を意味する。次の４ビットＳＯＬＸ３，--- ０は
接続手段ＳＯＸのワード長を、次の４ビットＳＩＬＹ３
--- ０は接続手段ＳＩＹのワード長を、次の４ビットＳ
ＯＬＹ３---０は接続手段ＳＯＹのワード長を含む。
ＯＳＴ）：これはレジスタバンク３４の最后のレジスタ
で、直列接続に関するステータス情報を含む。１６ビッ
トの最初の４ビットＳＩＬＸ３--- ０（実際にはビット
ＳＩＬＸ ０がこのステータスワードの第１ビット）は
直列入力シフトレジスタ（接続手段ＳＩＸ）に対するワ
ード長を含み、コード００００は１６ビットのワード長
を意味し、以下同様に、コード１１１１は１ビットのワ
ード長を意味する。次の４ビットＳＯＬＸ３，--- ０は
接続手段ＳＯＸのワード長を、次の４ビットＳＩＬＹ３
--- ０は接続手段ＳＩＹのワード長を、次の４ビットＳ
ＯＬＹ３---０は接続手段ＳＯＹのワード長を含む。
【００４２】〔割込機構〕外部割込信号はピンＩＮＴ
（反転）上の少なくとも２００nsの低レベル信号により
表わされる。このピンは命令サイクル毎に質問され、同
時にプログラムステータスレジスタのビットＥＩ（エネ
ーブルビット）も質問される。ＥＩ＝１及びＩＮＴ（反
転）＝０の場合、同一サイクルにおいて割込アドレス
（ＩＡＲレジスタ）への分岐操作が行なわれると共にビ
ットＩＥが“０”にセットされ、リターンアドレス（プ
ログラムカウンタの＋１内容）がスタックレジスタにス
トアされる。ビットＩＥの“１”への切換えはプログラ
ム制御により行なわれ、斯る後に所定の場合には次の割
込の処理を開始することができる。次いで命令サイクル
全期間中ＩＮＴ（反転）＝１の場合には、全ての割込要
求の処理が終了したことになる。このとき最も新しいリ
ターンアドレスがスタックレジスタから再コールされ
る。
（反転）上の少なくとも２００nsの低レベル信号により
表わされる。このピンは命令サイクル毎に質問され、同
時にプログラムステータスレジスタのビットＥＩ（エネ
ーブルビット）も質問される。ＥＩ＝１及びＩＮＴ（反
転）＝０の場合、同一サイクルにおいて割込アドレス
（ＩＡＲレジスタ）への分岐操作が行なわれると共にビ
ットＩＥが“０”にセットされ、リターンアドレス（プ
ログラムカウンタの＋１内容）がスタックレジスタにス
トアされる。ビットＩＥの“１”への切換えはプログラ
ム制御により行なわれ、斯る後に所定の場合には次の割
込の処理を開始することができる。次いで命令サイクル
全期間中ＩＮＴ（反転）＝１の場合には、全ての割込要
求の処理が終了したことになる。このとき最も新しいリ
ターンアドレスがスタックレジスタから再コールされ
る。
【００４３】スタックレジスタの容量８ワードを考慮し
て８個の順次の割込レベルを並行式にネスティングする
ことができる。同じことを順次の割込ルーチンに適用す
ることができる。
て８個の順次の割込レベルを並行式にネスティングする
ことができる。同じことを順次の割込ルーチンに適用す
ることができる。
【００４４】最后に、リセットピンＲＳＴ（反転）を具
え、このピンが少なくとも２００nsの低レベル信号を受
信するときプロセッサがリセットされる。この信号はフ
ラグフリップフロップにストアされる。
え、このピンが少なくとも２００nsの低レベル信号を受
信するときプロセッサがリセットされる。この信号はフ
ラグフリップフロップにストアされる。
【００４５】〔並列入／出力装置〕図１２ｂは入／出力
装置（並列部）を示す。バス２０／２２，１６ビット選
択器ＳＥＬ、２個の並列レジスタＰＩ／ＰＯ、トリステ
ートバッファＴＲＩＳＴＢＵＦＦ、外部１６ビットバス
Ｄ１５--- ＤＯ、制御ユニットＰＩＯＣＯＮＴＲ、及び
制御ビットＰＩＡＣＫ、ＰＯＡＣＫを示してある。外部
装置から供給される信号ＲＤ（反転）及びＷＲ（反転）
は既に説明した。ビットＰＩＲＱ／ＰＯＲＱは外部装置
へのリクエストである。
装置（並列部）を示す。バス２０／２２，１６ビット選
択器ＳＥＬ、２個の並列レジスタＰＩ／ＰＯ、トリステ
ートバッファＴＲＩＳＴＢＵＦＦ、外部１６ビットバス
Ｄ１５--- ＤＯ、制御ユニットＰＩＯＣＯＮＴＲ、及び
制御ビットＰＩＡＣＫ、ＰＯＡＣＫを示してある。外部
装置から供給される信号ＲＤ（反転）及びＷＲ（反転）
は既に説明した。ビットＰＩＲＱ／ＰＯＲＱは外部装置
へのリクエストである。
【００４６】図１１は２個の直列出力接続手段の一つを
示す。その出力レジスタ（本例ではＳＯＸ）はバスに直
接接続され、出力シフトレジスタＳＯＸＳをフィードす
る。ＳＩＯＳＴレジスタによりロードし得るプリセッタ
ブルカウンタＣＯＵＮも示してある。出力データはＳＯ
ＸＳレジスタ内に、このレジスタが完全に空のとき（カ
ウンタの内容により決定される）にのみ取り込むことが
できる。そして、これに応答してＳＯＸＡＣＫが“１”
にセットされ、新しいデータを供給することが可能にな
り、ＳＯＸＲＱ＝１が外部装置へのリクエストを指示
し、カウンタがロードされる。外部装置へのデータの送
出はピンＳＯＸＥＮが“１”になるときに開始され、ピ
ンＣＯＸのクロックパルスにより同期がとられる。トリ
ステートバッファＴＲＩＳＴも値ＳＯＸＥＮで制御され
る。カウンタがカウントを停止し、次のデータが持って
いないとき（ＳＯＸＡＣＫ＝１）、ビットＳＯＸＲＱは
“０”にセットされるためＳＯＸＳ及びカウンタは“ホ
ールド”状態になり、送出された最后のビットがピンＤ
ＯＸ上に存在することになる。ＳＯＸＥＮが“０”にな
ると、出力回路ＤＯＸは再び高インピーダンスの初期状
態になる。
示す。その出力レジスタ（本例ではＳＯＸ）はバスに直
接接続され、出力シフトレジスタＳＯＸＳをフィードす
る。ＳＩＯＳＴレジスタによりロードし得るプリセッタ
ブルカウンタＣＯＵＮも示してある。出力データはＳＯ
ＸＳレジスタ内に、このレジスタが完全に空のとき（カ
ウンタの内容により決定される）にのみ取り込むことが
できる。そして、これに応答してＳＯＸＡＣＫが“１”
にセットされ、新しいデータを供給することが可能にな
り、ＳＯＸＲＱ＝１が外部装置へのリクエストを指示
し、カウンタがロードされる。外部装置へのデータの送
出はピンＳＯＸＥＮが“１”になるときに開始され、ピ
ンＣＯＸのクロックパルスにより同期がとられる。トリ
ステートバッファＴＲＩＳＴも値ＳＯＸＥＮで制御され
る。カウンタがカウントを停止し、次のデータが持って
いないとき（ＳＯＸＡＣＫ＝１）、ビットＳＯＸＲＱは
“０”にセットされるためＳＯＸＳ及びカウンタは“ホ
ールド”状態になり、送出された最后のビットがピンＤ
ＯＸ上に存在することになる。ＳＯＸＥＮが“０”にな
ると、出力回路ＤＯＸは再び高インピーダンスの初期状
態になる。
【００４７】図１２ａは直列入力装置（本例ではＸ−バ
スに対するもの）を示し、レジスタＳＩＸと、入力シフ
トレジスタＳＩＸと、ブリセッタブルカウンタＣＯＵＮ
と、制御及びフラグビット位置を具える。レジスタＳＩ
Ｘがデータソースとしてアドレスされると、レジスタＩ
ＯＦ内のフラグＳＩＸＡＣＫが“０”にセットされ、こ
れが次のプロセッササイクルにおいて有効になる。シフ
トレジスタＳＩＸＳに受信されたデータはカウンタの内
容がシフト動作終了を示す場合にレジスタＳＩＸに転送
され、このときフラグＳＩＸＡＣＫが“１”になってプ
ロセッサにデータの使用可を指示する。同時に、フラグ
ビットＳＩＸＱＲが“１”になって外部装置にシフトレ
ジスタＳＩＸＳが新しいデータを受信できることを知ら
せると共に、カウンタに再びワード長表示ビットＳＩＬ
Ｘ３--- ＳＩＬＸ０がロードされる。このカウンタがリ
セットされているとき、次のデータはシフトレジスタＳ
ＩＸＳ内に完全に入る。直列入力処理は入力ビットＳＩ
ＸＱＲが“１”になった後にＳＩＸＥＮが“１”になる
と同時に開始する。同期は直列クロックＣＩＸにより与
えられる。カウンタが完全にリセットされたときにまだ
ＳＩＸに転送されないデータがある場合にはフラグビッ
トＴＩＸＱＲは“０”にセットされるため、カウンタ及
びシフトレジスタＳＩＸＳは“ホールド”モードにな
る。
スに対するもの）を示し、レジスタＳＩＸと、入力シフ
トレジスタＳＩＸと、ブリセッタブルカウンタＣＯＵＮ
と、制御及びフラグビット位置を具える。レジスタＳＩ
Ｘがデータソースとしてアドレスされると、レジスタＩ
ＯＦ内のフラグＳＩＸＡＣＫが“０”にセットされ、こ
れが次のプロセッササイクルにおいて有効になる。シフ
トレジスタＳＩＸＳに受信されたデータはカウンタの内
容がシフト動作終了を示す場合にレジスタＳＩＸに転送
され、このときフラグＳＩＸＡＣＫが“１”になってプ
ロセッサにデータの使用可を指示する。同時に、フラグ
ビットＳＩＸＱＲが“１”になって外部装置にシフトレ
ジスタＳＩＸＳが新しいデータを受信できることを知ら
せると共に、カウンタに再びワード長表示ビットＳＩＬ
Ｘ３--- ＳＩＬＸ０がロードされる。このカウンタがリ
セットされているとき、次のデータはシフトレジスタＳ
ＩＸＳ内に完全に入る。直列入力処理は入力ビットＳＩ
ＸＱＲが“１”になった後にＳＩＸＥＮが“１”になる
と同時に開始する。同期は直列クロックＣＩＸにより与
えられる。カウンタが完全にリセットされたときにまだ
ＳＩＸに転送されないデータがある場合にはフラグビッ
トＴＩＸＱＲは“０”にセットされるため、カウンタ及
びシフトレジスタＳＩＸＳは“ホールド”モードにな
る。
【００４８】〔高速動作モードの説明〕本プロセッサの
動作は以上では２００nsの命令サイクルで行なわれるこ
とを説明した。しかし、パイプライン機構を使用する
と、本プロセッサは僅か１００nsの命令サイクルを実行
することもできる。この点に関しては図１を再び参照す
る。特にレジスタ６０（乗算素子の出力側にある）、４
６，１０４，８８（データメモリの出力側にある）はパ
イプライン機構の一部も構成する。クロック周波数の調
整により動作加速率を２倍以下に選択することができ
る。
動作は以上では２００nsの命令サイクルで行なわれるこ
とを説明した。しかし、パイプライン機構を使用する
と、本プロセッサは僅か１００nsの命令サイクルを実行
することもできる。この点に関しては図１を再び参照す
る。特にレジスタ６０（乗算素子の出力側にある）、４
６，１０４，８８（データメモリの出力側にある）はパ
イプライン機構の一部も構成する。クロック周波数の調
整により動作加速率を２倍以下に選択することができ
る。
【００４９】第４図は高速動作のタイムチャートを示
す。この場合にはプログラムステータスレジスタＰＳＴ
内のビットＦＱＲは連続的に“１”を有する。
す。この場合にはプログラムステータスレジスタＰＳＴ
内のビットＦＱＲは連続的に“１”を有する。
【００５０】“ＡＬＵ”命令においては次の演算を並列
に行なうことができる。
に行なうことができる。
【表６】
【００５１】図４において、ライン３００は順次のサイ
クルを示す。ライン３０２のブロック１はアドレス計算
を示す。ライン３０４のブロック１は先に計算されたア
ドレスによる“読出”アクセスを示す。このラインの次
のブロック２はデータがこのようにアドレスされたメモ
リの出力レジスタに有効に存在する期間を示す。ライン
３０６のブロック１はデータの転送がバスを経て行なわ
れること及び可能ならＡＬＵ及び／又は乗算素子におけ
る演算が行なわれることを示す。ライン３０８のブロッ
ク２（処理が開始するライン３０６のブロック１より２
ブロック後）は演算結果が乗算素子の出力レジスタに有
効に存在することを示す。他方、ＡＬＵユニットにおけ
る演算を同様に行なうこともできる。ライン３１０のブ
ロック１（ライン３０８のブロック２より前にある）は
次の計算結果書込操作のためのアドレス計算を行なうこ
とができることを示す。ライン３１２上のブロック１は
結果データのバス転送とメモリへの書込アクセスが行な
われることを示す。
クルを示す。ライン３０２のブロック１はアドレス計算
を示す。ライン３０４のブロック１は先に計算されたア
ドレスによる“読出”アクセスを示す。このラインの次
のブロック２はデータがこのようにアドレスされたメモ
リの出力レジスタに有効に存在する期間を示す。ライン
３０６のブロック１はデータの転送がバスを経て行なわ
れること及び可能ならＡＬＵ及び／又は乗算素子におけ
る演算が行なわれることを示す。ライン３０８のブロッ
ク２（処理が開始するライン３０６のブロック１より２
ブロック後）は演算結果が乗算素子の出力レジスタに有
効に存在することを示す。他方、ＡＬＵユニットにおけ
る演算を同様に行なうこともできる。ライン３１０のブ
ロック１（ライン３０８のブロック２より前にある）は
次の計算結果書込操作のためのアドレス計算を行なうこ
とができることを示す。ライン３１２上のブロック１は
結果データのバス転送とメモリへの書込アクセスが行な
われることを示す。
【００５２】この場合、命令レジスタは新しいデータを
１００ns毎に（前述の場合の２倍の速さで）受信する必
要がある。レジスタＢＳＲも実際のシフト／リフォーマ
ッティング操作より１命令サイクル前にデータを受信し
少なくとも１命令サイクルの間そのデータを有効に保持
する必要がある。フラグビットＥＩ（割込用）及びＲＥ
ＳＥＴ（リセット用）は１００ns毎に質問される。
１００ns毎に（前述の場合の２倍の速さで）受信する必
要がある。レジスタＢＳＲも実際のシフト／リフォーマ
ッティング操作より１命令サイクル前にデータを受信し
少なくとも１命令サイクルの間そのデータを有効に保持
する必要がある。フラグビットＥＩ（割込用）及びＲＥ
ＳＥＴ（リセット用）は１００ns毎に質問される。
【００５３】“低速”動作サイクル中の動作との差は、
この場合にはメモリの出力レジスタがこれらメモリ自身
の代りにデータバスに対するソース素子として作用する
点にある。更に、全ての分岐命令及び割込要求には操作
を意味しない命令（ＮＯＰ）を常に後続させる必要があ
る。このようにするとメモリの内容が節約される。
この場合にはメモリの出力レジスタがこれらメモリ自身
の代りにデータバスに対するソース素子として作用する
点にある。更に、全ての分岐命令及び割込要求には操作
を意味しない命令（ＮＯＰ）を常に後続させる必要があ
る。このようにするとメモリの内容が節約される。
【００５４】〔命令セットの詳細な説明〕主なタイプの
命令ワードを示す図２を再び参照して、いくつかの特定
の命令フィールドを詳細に説明する。図１４は算術命令
の命令フィールドＡＩＮＳの表を示す。第１欄はニーモ
ニックを示す。第２欄は２進コードを示す。最后の欄は
フラグビットＺ，Ｎ，Ｃ，Ｏへの操作を示す。第１欄の
＊印は１つのオペランドのみが処理されることを意味
し、従ってこのオペランドは必ず選択器６６を経て論理
演算ユニットに到達しなければならない。第４欄の×印
は、当該フラグビットの値は演算結果により決まること
を示す。“零（０）”は当該フラグビットは零にリセッ
トする必要があることを示す。水平ダッシュ（−）は凡
ゆる場合にフラグビットは変更されずにそのまま維持さ
れることを示す。
命令ワードを示す図２を再び参照して、いくつかの特定
の命令フィールドを詳細に説明する。図１４は算術命令
の命令フィールドＡＩＮＳの表を示す。第１欄はニーモ
ニックを示す。第２欄は２進コードを示す。最后の欄は
フラグビットＺ，Ｎ，Ｃ，Ｏへの操作を示す。第１欄の
＊印は１つのオペランドのみが処理されることを意味
し、従ってこのオペランドは必ず選択器６６を経て論理
演算ユニットに到達しなければならない。第４欄の×印
は、当該フラグビットの値は演算結果により決まること
を示す。“零（０）”は当該フラグビットは零にリセッ
トする必要があることを示す。水平ダッシュ（−）は凡
ゆる場合にフラグビットは変更されずにそのまま維持さ
れることを示す。
【００５５】フィールドＯＰＳは２個の入力Ａ（レジス
タ１２０から）及びＢ（レジスタ１１８から）のオペラ
ンドを選択する。この２−オペランド命令では、ビット
Ｃ７がＢ入力の制御を与え、“０”はバス２２からのオ
ペランドをゲートし、“１”はレジスタ１１８内に存在
するオペランドを入力させる。ビットＣ８はＡ入力の制
御を与え、“０”はバス２０のオペランドをゲートし、
“１”はレジスタ１２０に既に存在するオペランドを入
力させる。１−オペランド命令（図１４に＊をつけて示
してある）ではレジスタ１１８が“ホールド”状態にな
り、コード００，０１，１０によりレジスタ１２０、バ
ス２２及びバス２０を順次選択して関連するオペランド
の選択を行なう。例えばＳＷＡＰの場合、レジスタ１２
０はトランスペアレントになる。
タ１２０から）及びＢ（レジスタ１１８から）のオペラ
ンドを選択する。この２−オペランド命令では、ビット
Ｃ７がＢ入力の制御を与え、“０”はバス２２からのオ
ペランドをゲートし、“１”はレジスタ１１８内に存在
するオペランドを入力させる。ビットＣ８はＡ入力の制
御を与え、“０”はバス２０のオペランドをゲートし、
“１”はレジスタ１２０に既に存在するオペランドを入
力させる。１−オペランド命令（図１４に＊をつけて示
してある）ではレジスタ１１８が“ホールド”状態にな
り、コード００，０１，１０によりレジスタ１２０、バ
ス２２及びバス２０を順次選択して関連するオペランド
の選択を行なう。例えばＳＷＡＰの場合、レジスタ１２
０はトランスペアレントになる。
【００５６】図１５は算術命令のフィールドＭＩＮＳの
デーブルを示す。７ビツト構成で４５コードがあるた
め、所要の定義の自由度が得られる。これらコードは５
つのグループに分けることができ、その第１グループの
みを示す。第１欄はコードビットのスペースである。第
２欄は素子５０／５２の選択機能を示し、バスからのデ
ータを直接使用すること（トランスペアレントモード）
ができ（Ｘ）、またレジスタの内容を使用することがで
きる（ＭＸＬ）。最后に、乗算係数“−１”を導入する
こともできる。第３欄は素子５４／５６の選択機能を示
し、バスからのデータを直接使用すること（トランスペ
アレントモード）ができ（Ｙ）、またレジスタの内容を
使用することができる（ＭＹＬ）。更に、トランスペア
レントモードには反転を伴わせることができる。乗算演
算には常に２００nsが必要とされる。第４欄はこうして
得られる積を示す。
デーブルを示す。７ビツト構成で４５コードがあるた
め、所要の定義の自由度が得られる。これらコードは５
つのグループに分けることができ、その第１グループの
みを示す。第１欄はコードビットのスペースである。第
２欄は素子５０／５２の選択機能を示し、バスからのデ
ータを直接使用すること（トランスペアレントモード）
ができ（Ｘ）、またレジスタの内容を使用することがで
きる（ＭＸＬ）。最后に、乗算係数“−１”を導入する
こともできる。第３欄は素子５４／５６の選択機能を示
し、バスからのデータを直接使用すること（トランスペ
アレントモード）ができ（Ｙ）、またレジスタの内容を
使用することができる（ＭＹＬ）。更に、トランスペア
レントモードには反転を伴わせることができる。乗算演
算には常に２００nsが必要とされる。第４欄はこうして
得られる積を示す。
【００５７】第２のコードグループは第１グループと同
一であるが、この場合にはアキュムレータ／アダー６４
が駆動されてレジスタ６８の内容が２個の係数の積に正
符号で加えられる。第３グループは第２グループと、こ
の場合にはレジスタ６８の内容の前に負符号が付加され
る点を除いて同一である。第４グループは第２グループ
と、この場合にはレジスタ６８の内容が右に１５ビット
位置シフトされる（２ -15 の乗算) ことを除いて同一で
ある。第５グループは第４グループと、この場合にはシ
フトレジスタ６８の内容（シフトされている）の前に負
符号が付加されることを除いて同一である。
一であるが、この場合にはアキュムレータ／アダー６４
が駆動されてレジスタ６８の内容が２個の係数の積に正
符号で加えられる。第３グループは第２グループと、こ
の場合にはレジスタ６８の内容の前に負符号が付加され
る点を除いて同一である。第４グループは第２グループ
と、この場合にはレジスタ６８の内容が右に１５ビット
位置シフトされる（２ -15 の乗算) ことを除いて同一で
ある。第５グループは第４グループと、この場合にはシ
フトレジスタ６８の内容（シフトされている）の前に負
符号が付加されることを除いて同一である。
【００５８】図１６はバス２０及びバス２２に対しデー
タソースとして作用し得る素子を示す２つの表を示す。
この表においてＲＯＭは素子９０，ＡＤＯは素子８０，
ＲＡＭＡは素子３６，ＡＲＢは素子１０６，ＲＡＭＢは
素子１０２，ＩＡＲは素子２４，ＳＩＸ，ＳＯＣ，Ｐ
Ｏ，ＰＩは入／出力装置の各素子、ＳＩＯＳＴ，ＰＳ
Ｔ，ＩＯＦはレジスタバンク３４の各レジスタ，ＢＳＲ
は素子７０，ＭＳＰ／ＬＳＰは素子７２／７４，ＲＯ--
- Ｒ１４はレジスタバンク１１６の各レジスタであり、
ＰＩＮＲはピンＰＩＱＲの処理を持たないＰＩと同一の
ものである。最后に、ＡＲＲは素子１００，ＡＲＡは素
子４８である。
タソースとして作用し得る素子を示す２つの表を示す。
この表においてＲＯＭは素子９０，ＡＤＯは素子８０，
ＲＡＭＡは素子３６，ＡＲＢは素子１０６，ＲＡＭＢは
素子１０２，ＩＡＲは素子２４，ＳＩＸ，ＳＯＣ，Ｐ
Ｏ，ＰＩは入／出力装置の各素子、ＳＩＯＳＴ，ＰＳ
Ｔ，ＩＯＦはレジスタバンク３４の各レジスタ，ＢＳＲ
は素子７０，ＭＳＰ／ＬＳＰは素子７２／７４，ＲＯ--
- Ｒ１４はレジスタバンク１１６の各レジスタであり、
ＰＩＮＲはピンＰＩＱＲの処理を持たないＰＩと同一の
ものである。最后に、ＡＲＲは素子１００，ＡＲＡは素
子４８である。
【００５９】図１７はフィールドＤＸ，ＤＹに対する２
個の表を示す。ここで、ＡＣＵＡ，ＡＣＵＢ，ＡＣＵＲ
はそれぞれメモリ３６，１２０，９０のアドレス計算ユ
ニットである。このアドレス計算ユニットに対する命令
フィールドはどのローカルレジタスがロードされるかを
決定する。素子１１６に対してはフィールドＲ−Ｆｉｌ
ｅがどのレジスタがロードされるかを選択する。
個の表を示す。ここで、ＡＣＵＡ，ＡＣＵＢ，ＡＣＵＲ
はそれぞれメモリ３６，１２０，９０のアドレス計算ユ
ニットである。このアドレス計算ユニットに対する命令
フィールドはどのローカルレジタスがロードされるかを
決定する。素子１１６に対してはフィールドＲ−Ｆｉｌ
ｅがどのレジスタがロードされるかを選択する。
【００６０】最后に種々の信号用接続ピンについて説明
する。
する。
【表７】
【００６１】図１８は乗算素子を示す。先ず回路構成に
ついて説明する。図１と対応する素子は図１と同一の符
号で示してある。ビットＳＥＬＸの制御の下で、選択器
５４はバスオペランドか、或は信号発生器（図示せず）
により形成される値“−１”を通す。レジスタ５６はビ
ットＥＮＸの制御の下で選択的にトランスペアレントに
なる。ビットＳＥＬＹの制御の下で、選択器５２はバス
オペランドか、或いはその反転値をゲートする。２の補
数法を使用する結果として、この変換は極めて簡単であ
る。レジスタ５０はビットＥＮＹの制御の下でトランス
ペアレントになったりならなかったりする。これがた
め、上述したように乗算素子の各入力に対し３つの組合
わせを２個の制御ビットにより選択することができる。
更に、乗算素子５８は桁上げ信号ＣＡＲＲを受信する。
乗算素子５８の出力端子にはレジスタＰＲが接続され
る。アキュムレータ／アダー６４は特別の機能信号を受
信しない。アキュムレータレジスタ６８はエネーブル信
号ＥＮＡを受信する。セレクタ６９をレジスタ６８の出
力端子に接続してこれにストアされているオペランドを
下位桁方向に１５ビット位置シフトさせて、或はシフト
させないで転送し得るようにする。このシフトはスタガ
接続により実現することができる。選択器６９はオペラ
ンド“０”も受信する。選択器６９はアキュムレータ／
アダー６４との間に、信号ＰＭにより選択的に駆動され
るインバータ７１も含める。
ついて説明する。図１と対応する素子は図１と同一の符
号で示してある。ビットＳＥＬＸの制御の下で、選択器
５４はバスオペランドか、或は信号発生器（図示せず）
により形成される値“−１”を通す。レジスタ５６はビ
ットＥＮＸの制御の下で選択的にトランスペアレントに
なる。ビットＳＥＬＹの制御の下で、選択器５２はバス
オペランドか、或いはその反転値をゲートする。２の補
数法を使用する結果として、この変換は極めて簡単であ
る。レジスタ５０はビットＥＮＹの制御の下でトランス
ペアレントになったりならなかったりする。これがた
め、上述したように乗算素子の各入力に対し３つの組合
わせを２個の制御ビットにより選択することができる。
更に、乗算素子５８は桁上げ信号ＣＡＲＲを受信する。
乗算素子５８の出力端子にはレジスタＰＲが接続され
る。アキュムレータ／アダー６４は特別の機能信号を受
信しない。アキュムレータレジスタ６８はエネーブル信
号ＥＮＡを受信する。セレクタ６９をレジスタ６８の出
力端子に接続してこれにストアされているオペランドを
下位桁方向に１５ビット位置シフトさせて、或はシフト
させないで転送し得るようにする。このシフトはスタガ
接続により実現することができる。選択器６９はオペラ
ンド“０”も受信する。選択器６９はアキュムレータ／
アダー６４との間に、信号ＰＭにより選択的に駆動され
るインバータ７１も含める。
【００６２】アキュムレータ／アダー６４の出力端子は
シフト素子６２にも接続する。図１９は素子６４に対し
制御すべき６つの機能を第１欄に示す制御表を示す。こ
の表の右欄は必要な制御信号を示す。第１行の信号ＰＭ
及びＳＥＬＡ１，２はそれらの先行値を保持することを
示す。この場合レジスタ６８の内容は同一のままにな
る。
シフト素子６２にも接続する。図１９は素子６４に対し
制御すべき６つの機能を第１欄に示す制御表を示す。こ
の表の右欄は必要な制御信号を示す。第１行の信号ＰＭ
及びＳＥＬＡ１，２はそれらの先行値を保持することを
示す。この場合レジスタ６８の内容は同一のままにな
る。
【図１】本発明データプロセッサの全体ブロック図であ
る。
る。
【図２】実行し得る４つのタイプの命令を示す図であ
る。
る。
【図３】常規動作サイクルにおける標準的な命令の実行
を示すタイムチャートである。
を示すタイムチャートである。
【図４】加速動作サイクルにおける標準的な命令の実行
を示すタイムチャート、である。
を示すタイムチャート、である。
【図５】アドレス計算ユニットのブロック図である。
【図６】アドレス計算ユニットの命令セットを示す図で
ある。
ある。
【図７】シフト／リフォーマッティングユニットのブロ
ック図である。
ック図である。
【図８】図７のシフトリフォーマッティングユニットで
実現される機能を示す図である。
実現される機能を示す図である。
【図９】論理演算ユニットのブロック図である。
【図１０】ローカル処理メモリのブロック図である。
【図１１】直列データ出力装置のブロック図である。
【図１２】ａは直列データ入力装置のブロック図であ
る。ｂは並列データ入／出力装置のブロック図である。
る。ｂは並列データ入／出力装置のブロック図である。
【図１３】プログラムステータスレジスタの説明図であ
る。
る。
【図１４】命令コードの一部を示す図である。
【図１５】命令コードの一部を示す図である。
【図１６】命令コードの一部を示す図である。
【図１７】命令コードの一部を示す図である。
【図１８】乗算素子のブロック図である。
【図１９】図１８の乗算素子の機能説明図である。
20 第２データバス 22 第１データバス 24 割込アドレスレジスタ 26 命令アドレスレジスタ 28 プログラムメモリ 30 プログラムカウンタ 31 制御ユニット 32 命令反復レジスタ 34 レジスタバンク 36，90，102 データメモリ 38，92，114 アドレス計算ユニット 40，94，108 基準アドレスレジスタ 42，96，110 シフトアドレスレジスタ 44，98, 112 アドレスマスキングレジスタ 46，68，104 データレジスタ 48，100 ，106 瞬時アドレスレジスタ 50，56 トランスペアレント動作し得るレジスタ 52，54 選択器 58 乗算素子 60 積レジスタ 62 シフト素子 64 アキュムレータアダー 66，78 選択器 68 アキュムレータレジスタ 70 制御レジスタ 72，74 最上位桁、最下位桁レジスタ 80 並列出力レジスタ 82，132 直列入力レジスタ 84，130 直列出力レジスタ 86 並列入／出力レジスタ 116 スクラッチパッドレジスタ 118 ，120 レジスタ 122 論理演算ユニット 156 スタックレジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヨセフ ルイス ファン メールベルゲ ン オランダ国 5621 ベーアー アインド ーフェンフルーネヴァウツウェッハ１ (72)発明者 フランシスカス ペター ヨハネス マ チス ヴェルテン オランダ国 5621 ベーアー アインド ーフェンフルーネヴァウツウェッハ１ (72)発明者 ロバート ヨハネス スロージター オランダ国 5621 ベーアー アインド ーフェンフルーネヴァウツウェッハ１
Claims (7)
- 【請求項１】 プログラムメモリの制御の下でディジタ
ルデータを処理するワンチップディジタル信号プロセッ
サであって、 (a) ワード幅転送を実行するバス手段(20, 22)と； (b) 第１及び第２オペランド入力端子と結果出力端子と
を有し、前記第１オペランド入力が前記バス手段により
供給される第１計算手段（58；122 ）及び該計算手段の
結果出力が供給されると共に前記バス手段又は前記計算
手段の第２オペランド入力端子へ選択的に接続し得る出
力アキュムレータ手段（64, 68；116 ）と； (c) 前記バス手段によりデータが供給されるアドレス計
算手段(38, 114) 及び前記バス手段に双方向接続された
データ入出力手段を有するデータ読出−書込メモリ手段
(36, 102) と； (d) 前記バス手段から前記プログラムメモリ(28)に対す
るアドレス情報を受信し、前記プログラムメモリから前
記プロセッサへ制御情報を送出する接続手段(24,26)
と； (e) 前記バス手段に双方向接続された外部入／出力手段
と； (f) 第１制御状態及び第２制御状態を有するパイプライ
ン制御手段であって、 (i) 第１制御状態においては１命令サイクル内に次のオ
ペレーション； −前記アドレス計算手段におけるメモリアドレス計算及
び関連する前記データ読出−書込メモリアドレスへのア
クセス； −前記第１計算手段へのデータワードのバス転送及び該
データワードを処理して前記出力アキュムレータ手段内
に結果データワードを発生せしめるデータ処理動作； を同時に存在させ、 (ii)第２制御状態においては１命令サイクル内に次のオ
ペレーション； −前記アドレス計算手段における次の命令サイクルのた
めのメモリアドレスの計算； −現メモリアドレスに基づいて次の命令サイクルのため
のオペランドを取り出すメモリアクセス； −現オペランドの前記第１計算手段へのバス転送及び該
オペランドを処理して現命令サイクル＋次の命令サイク
ルの持続時間中に結果オペランドを形成するデータ処理
動作； を同時に存在させるパイプライン制御手段とを具え、 前記読出−書込メモリ手段の前記データ入／出力手段
が、前記第１制御状態においてトランスペアレント状態
に駆動されるが前記第２制御状態においてホールディン
グ状態に駆動される出力レジスタ(46, 104) を含み、前
記バス手段と前記第１計算手段の第１オペランド入力端
子との間に前記第１及び第２制御状態の両状態において
トランスペアレントに駆動される入力レジスタ(50, 56;
118, 120)を含むことを特徴とするディジタル信号プロ
セッサ。 - 【請求項２】 前記バス手段(20, 22)はデータワードの
長さの少くとも２倍に等しい幅を有し、前記第１計算手
段(58, 60; 122) 、前記アドレス計算手段(38, 114) 及
び前記接続手段(24, 26)へのデータワードの選択供給の
ために２つのデータワードを同時に供給し得るようにし
たことを特徴とする請求項１記載のディジタル信号プロ
セッサ。 - 【請求項３】 前記バス手段(20, 22)のみが前記選択供
給のために２つのデータワードを供給する専用手段であ
ることを特徴とする請求項２記載のディジタル信号プロ
セッサ。 - 【請求項４】 前記出力アキュムレータ手段と前記バス
手段との間に出力レジスタ(72, 74)を具え、且つ前記第
２オペランド入力が前記バス手段により直接供給される
ようにしたことを特徴とする請求項2 記載のディジタル
信号プロセッサ。 - 【請求項５】 前記プログラムメモリ(28)はオンチップ
メモリであることを特徴とする請求項１記載のディジタ
ル信号プロセッサ。 - 【請求項６】 前記プログラムメモリ(28)はプログラマ
ブルメモリであることを特徴とする請求項５記載のディ
ジタル信号プロセッサ。 - 【請求項７】 前記第１計算手段(58)内に、前記出力ア
キュムレータ手段にその結果出力を供給するための中間
出力レジスタ(60)を含ませ、該中間出力レジスタが前記
第１制御状態においてトランスペアレント状態に駆動さ
れるが前記第２制御状態においてホールディング状態に
駆動されることを特徴とする請求項１記載のディジタル
信号プロセッサ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8304442A NL8304442A (nl) | 1983-12-27 | 1983-12-27 | Geintegreerde en programmeerbare processor voor woordsgewijze digitale signaalbewerking. |
| NL8304442 | 1983-12-27 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59282137A Division JPH0760379B2 (ja) | 1983-12-27 | 1984-12-27 | ワンチップディジタル信号プロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0644288A JPH0644288A (ja) | 1994-02-18 |
| JP2501711B2 true JP2501711B2 (ja) | 1996-05-29 |
Family
ID=19842928
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59282137A Expired - Lifetime JPH0760379B2 (ja) | 1983-12-27 | 1984-12-27 | ワンチップディジタル信号プロセッサ |
| JP4103118A Expired - Lifetime JP2501711B2 (ja) | 1983-12-27 | 1992-04-22 | ワンチップディジタル信号プロセッサ |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59282137A Expired - Lifetime JPH0760379B2 (ja) | 1983-12-27 | 1984-12-27 | ワンチップディジタル信号プロセッサ |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4689738A (ja) |
| EP (1) | EP0154051B1 (ja) |
| JP (2) | JPH0760379B2 (ja) |
| KR (1) | KR920008280B1 (ja) |
| CA (1) | CA1221175A (ja) |
| DE (2) | DE3486457T2 (ja) |
| NL (1) | NL8304442A (ja) |
Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4577282A (en) | 1982-02-22 | 1986-03-18 | Texas Instruments Incorporated | Microcomputer system for digital signal processing |
| NL8500526A (nl) * | 1985-02-25 | 1986-09-16 | Philips Nv | Werkwijze voor het als vertragingslijn adresseren van een geheugen met willekeurige toegankelijkheid en signaalverwerkingsinrichting voorzien van zo een vertragingslijn. |
| US4641247A (en) * | 1985-08-30 | 1987-02-03 | Advanced Micro Devices, Inc. | Bit-sliced, dual-bus design of integrated circuits |
| NL8502848A (nl) * | 1985-10-18 | 1987-05-18 | Philips Nv | Dataverwerkingsinrichting voorzien van een diskreetstapper om een programmasprong te realiseren. |
| US4935867A (en) * | 1986-03-04 | 1990-06-19 | Advanced Micro Devices, Inc. | Signal processor memory management unit with indirect addressing using selectable offsets and modulo values for indexed address calculations |
| JPH0823808B2 (ja) * | 1986-03-24 | 1996-03-06 | 沖電気工業株式会社 | ディジタル信号処理プロセッサ |
| JP2844591B2 (ja) * | 1987-01-16 | 1999-01-06 | 株式会社日立製作所 | ディジタル信号処理装置 |
| US5983328A (en) * | 1987-03-13 | 1999-11-09 | Texas Instruments Incorporated | Data processing device with time-multiplexed memory bus |
| JPH01166241A (ja) * | 1987-12-23 | 1989-06-30 | Hitachi Ltd | 情報処理装置 |
| US5692139A (en) * | 1988-01-11 | 1997-11-25 | North American Philips Corporation, Signetics Div. | VLIW processing device including improved memory for avoiding collisions without an excessive number of ports |
| KR920006283B1 (ko) * | 1988-02-19 | 1992-08-03 | 미쯔비시덴끼 가부시끼가이샤 | 디지탈신호 처리방식 |
| US4974146A (en) * | 1988-05-06 | 1990-11-27 | Science Applications International Corporation | Array processor |
| FR2635390B1 (fr) * | 1988-08-12 | 1990-10-12 | Bull Sa | Unite centrale pour systeme de traitement de l'information |
| US5204962A (en) * | 1989-11-30 | 1993-04-20 | Mitsubishi Denki Kabushiki Kaisha | Processor with preceding operation circuit connected to output of data register |
| JPH03186928A (ja) * | 1989-12-16 | 1991-08-14 | Mitsubishi Electric Corp | データ処理装置 |
| US6757809B1 (en) * | 1989-12-16 | 2004-06-29 | Renesas Technology Corp. | Data processor having 2n bits width data bus for context switching functions |
| US5218564A (en) * | 1991-06-07 | 1993-06-08 | National Semiconductor Corporation | Layout efficient 32-bit shifter/register with 16-bit interface |
| WO1993011500A1 (en) * | 1991-11-27 | 1993-06-10 | Seiko Epson Corporation | Pixel modification unit |
| JP3055316B2 (ja) * | 1992-08-13 | 2000-06-26 | ヤマハ株式会社 | デジタル信号プロセッサ |
| US5440702A (en) * | 1992-10-16 | 1995-08-08 | Delco Electronics Corporation | Data processing system with condition code architecture for executing single instruction range checking and limiting operations |
| US5381360A (en) * | 1993-09-27 | 1995-01-10 | Hitachi America, Ltd. | Modulo arithmetic addressing circuit |
| US5692207A (en) * | 1994-12-14 | 1997-11-25 | International Business Machines Corporation | Digital signal processing system with dual memory structures for performing simplex operations in parallel |
| US5907864A (en) * | 1995-06-07 | 1999-05-25 | Texas Instruments Incorporated | Data processing device with time-multiplexed memory bus |
| US6167472A (en) * | 1998-05-29 | 2000-12-26 | Motorola Inc. | System for communicating with and initializing a computer peripheral utilizing a masked value generated by exclusive-or of data and corresponding mask |
| US6467037B1 (en) * | 1998-06-30 | 2002-10-15 | Sun Microsystems, Inc. | Utilizing a program counter with one or more data counters for executing instructions |
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