JP2844591B2 - ディジタル信号処理装置 - Google Patents
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、画像情報処理，音声情報処理等に用いられ
るディジタル信号処理装置に関し、特に最大値あるいは
最小値を高速に抽出するに好適なディジタル信号処理装
置に関する。 〔従来の技術〕 従来のディジタル信号処理装置で、データメモリ（D
M）に蓄えられたいくつかの数値から例えば、最大値を
アキュムレータ（ACC）に求めるには、マイクロ命令CMP
（コンペア）,LDA（ロード・アキュムレータ）,JMP（ジ
ャンプ）を組合せて、 Ｂ CMP（ACC）−（DM） すなわち、ACCとDMの値を比べる、 ACCの内容は変えない JMP Ａ IF CCR（NS） CCRの符号フラグが０、すなわち、（ACC）−（DM）≧０ ならば、Ａ番地へジャンプ LDA（DM） （ACC）−（DM）＜０ならば、DMの内容をロード Ａ DMから次のタを読出して、Ｂ番地へジャンプ のように行っていた。また、最小値を求める場合には、 Ｂ CMP（ACC）−（DM） JMP Ａ IF CCR（Ｓ） LDA（DM） Ａ DMから次のデータを読出して、Ｂ番地へジャンプ となる。 なお、この種の装置として関連するものには、例え
ば、「日立ディジタル信号処理プロセッサ（HSP）HD618
10 ユーザーズマニュアル（昭和60年９月，（株）日立
製作所発光，試料No.AD−008A）」に記載されたものを
挙げることができる。 〔発明が解決しようとする問題点〕 前記従来技術は、最大値あるいは最小値抽出処理の高
速化については特別に考慮されておらず、JPM命令には
プログラムカウンタ（PC）の比較的複雑な操作が必要な
ため、上記CMP,JMP,LDAを実行するのに、３〜４命令サ
イクルかかるというものであった。 本発明は上記事情に鑑みてなされたもので、その目的
とするところは、２数を比較して大きい数値（または、
小さい数値）をアキュムレータにロードするという、最
大・最小値抽出のための基本処理を高速に実行可能な、
ディジタル信号処理装置９を提供することにある。 〔問題点を解決するための手段〕 本発明の上記目的は、データメモリ（DM）と、命令メ
モリ（IM）と、該命令メモリ（IM）から読み出されるマ
イクロ命令のエペレーションコード部を解読する第１の
デコーダ（IDECO）と、該第１のデコーダ（IDECO）のデ
コード結果に従って制御される演算器（ALU）とを備
え、該演算器（ALU）は演算結果を格納するアキュムレ
ータ（ACC）と演算後の複数の数値情報を格納するコン
ディションコードレジスタ（CCR）とを有して成るディ
ジタル信号処理装置であって、 前記命令メモリ（IM）から読み出されるマイクロ命令
のオペランド部の特定ビットをデコードする第２のデコ
ーダ（IDECC）と、 前記第２のデコーダ（IDECC）のデコード結果に従っ
て指定される前記コンディションコードレジスタの数値
情報を選択的に出力する選択回路（CTL）と、 前記第１のデコーダ（IDECO）のデコード結果と前記
選択回路（CTL）の出力との論理演算を実行し、該論理
演算の結果に従って前記演算器（ALU）を制御するため
の制御信号を発生する制御回路（ACL）とを具備し、 前記マイクロ命令を前記第１のデコーダ（IDECO）で
デコードした結果が、前記データメモリ（DM）の内容と
前記アキュムレータ（ACC）の内容とを比較して、該比
較の結果、前記の大なる値もしくは小なる値を前記アキ
ュムレータ（ACC）に格納するという比較ロード命令で
ある場合には、前記選択回路（CTL）は、前記比較結果
による前記コンディションコードレジスタ（CCR）内の
複数の数値情報の符号情報に基づく出力を前記制御回路
（ACL）に出力し、該制御回路（ACL）は前記演算器（AL
U）の動作をロードアキュムレータまたはノーオペレー
ションのいずれかの動作モードに制御するディジタル信
号処理装置によって達成される。 〔作用〕 本発明に係わる第一のディジタル信号処理装置は、特
定の命令に対しては、マイクロ命令のオペランド部に記
述されたコンディションコードの値をデコード手段およ
び検出手段により検出するものである。 前記制御手段は、CLDA（比較ロード）命令であること
が上記デコード手段から発せられたときには、上記コン
ディションコードの値に応じてアリスメティックロジッ
クユニットの動作モードをLDA（ロードアキュムレー
タ）、または、NOP（ノーオペレーション）に制御する
ものである。 これにより、例えば、最大値を求めるための基本処理
は、 CMP（ACC）−（DM） すなわち、ACCとDMの値を比べる、ACCの内容は変えな
い CLDA（DM）,CCR（Ｓ） となって、２命令サイクルで実行できる。 また、本発明に係わる第二のディジタル信号処理装置
は、マイクロ命令のオペランド部の特定ビットで指定さ
れたコンディションコードの値を検出するものであり、
以後の動作に関しては第一のディジタル信号処理プロセ
ッサのそれと同様である。 〔実施例〕 以下、本発明の実施例を図面に基づいて詳補に説明す
る。 第１図は本発明の一実施例を示すディジタル信号処理
プロセッサの構成図である。図において、IMはマイクロ
命令が蓄えられる命令メモリであり、ADRはアドレス入
力端子、DOはデータ出力端子を示している。AGENは命令
を上記命令メモリIMから読出すためのアドレスを生成す
るアドレス発生器、PCは上記アドレス発生器AGENの出力
をラッチするプログラムカウンタであり、本プログラム
カウンタPCには、演算命令では上記アドレス発生器AGEN
の出力は命令毎に＋１され、ジャンプ命令ではオペラン
ドの値がセットされる。 IRはマイクロ命令をラッチする命令レジスタであり、
IDECOはオペレーションコードや演算器に入力するデー
タのソースオペランド，演算結果を格納するデスティネ
ーションオペランド等を解決するデコーダ群である。DM
データメモリで、そのデータ入力端子DIはＤ（Ｄバス例
えば16ビット）を介してACC出力に、そのデータ出力端
子DOXはＸ（Ｘバス例えば16ビット）を介して、DOYはＹ
（Ｙバス例えば16ビット）を介してそれぞれ、ALU等の
入力端子に接続されている。 MULTは演算器で、その出力ＭはDO端子からALUに入力
される。なお、上記ALUは算術論理演算を行うアリスメ
ティックロジックユニットを示し、演算結果は、通常、
アキュムレータACCに格納され、演算後の数値の状態
（符号S,ゼロZ,オーバーフローＯおよびキャリーＣ）
は、コンディションコードレジスタ（CCR）に格納され
る。前述のディジタル信号処理プロセッサHD61810で
は、上記ハードウェアを利用してIMからマイクロ命令を
読出しつつ、それに応じてDM,データバス（D,X,Y）,MUL
TおよびALUを制御することによって、積和演算等の信号
処理を実行していた。 本発明の主要な構成要素であるIDECC,CTLおよびACLを
説明する前に、第１図でALUを構成する破線内の回路を
説明しておく。 まず、データ入力部，前処理部に関し、MUXX〜INRX〜
PREX〜FAD入力ａ端子までをＸ側、MUXY〜INRY〜PREY〜F
AD入力ｂ端子までをＹ側と定める。MUXXおよびMUXYは入
力データのマルチプレクサで、Ｓ端子に入力させるセレ
クト信号SELXおよびSEUYによってALUへの入力データを
選択する。つまり、Ｓ端子入力とDO端子出力との関係
は、 である。 INRXおよびINRYは入力データをラッチするレジスタ
で、CK端子に入力されるクロック信号ICKX,ICKYが“1"
のときそれぞれMUXの出力を取込む。PREXおよびPREYは
Ｃ端子入力信号CMPX,CMPYが“1"のとき入力DIの１の補
数をDOに、“0"のときDIをそのままDOに出力する前処理
回路である。 また、FADは算術・論理演算器で、動作モードを制御
する入力信号FUNCに応じて、 を行う。ここで、C1はキャリー入力を示す。 ACCは演算結果をラッチするアキユムレータで、Ｅ端
子に入力される制御信号ACENにより なる動作を行う。ここで、＊印はDon't Care Condition
であることを示す。 CCLは演算結果の状態、すなわち、符号S,ゼロZ,オー
バーフローＯおよびキャリーＣを求める回路である。CC
Rはコンディションコードレジスタで、CK入力信号CRCK
が“1"のとき前述の４つの状態が取込まれる。これを第
３図に示した。 次に、本発明の主要な要素であるIDECC,CTLおよびACL
を、第１図〜第４図により説明する。まず、第１図で、
IDECCはデコーダであり、IDはマイクロ命令の一部を入
力する端子、DOはデコード結果を出力する端子である。
第２図にマイクロ命令μOPのフォーマットを示す。上記
IDECCにはμOPオペランドのFLG部（B12,B11,B10の３ビ
ット）が入力される。 CLDA命令（比較ロード命令、詳細は後述）では、上記
FLG部には図に示すようにコンディションコードを指定
する番号が記入されている。例えば、（B12B11B10）が
（011）ならば、符号Ｓを指定する。このFLG部をデコー
ドした結果が以下に述べるCTLに入力される。 次に、第１図でCTLは検出手段であり、μOPのFLG部で
指定されたコンディションコードの値を抽出する機能を
有する。SEL端子にはIDCCの出力とμOPのNF部（B2ビッ
ト）が、CRF端子にはCCRの出力が印加される。CTLの詳
細な構成を第４図に示す。第４図で、信号S,Z,Oおよび
Ｃは、第３図CCRに格納されている前命令によるALU演算
結果の状態、D0〜D6はコンディションコードを指定する
信号（第２図のFLGのＣとD0,OとD1,……が対応）、B2は
μOPのB2ビット、LT,LEおよびLSは第２図に示すようにC
CRの値とは別な意味を持つコンディションコードであ
る。動作として、例えば、μOPでNF＝0,FLG＝011が指定
され、CCRのＳ＝１ならばTRUE＝１となる。 対に、第１図ACLは制御回路で、IDECOの出力とCTLの
出力TRUEとの論理演算を行い、ALUの制御信号をＣ（Ｃ
バス）に出力する。論理演算の内容を、第２図OPEに示
した８種の命令に限定して説明する。なお、B10〜B35は
第２図μOPのビットである。LOADX,CLDAXのＸはＸ側の
入力データをACCにロードすること、LOADY,CLDAYはＹ側
のデータをロードすることを表わしている。また、SUB
およびCMPはＹ側−Ｘ側とする。 SELX0＝B34・（LOADX＋ADD ＋SUB＋CMP ＋CLDAX・TRUE） SELX1＝B35・（LOADX＋ADD ＋SUB＋CMP ＋CLDAX・TRUE） SELY0＝B32・（LOADY＋ADD ＋SUB＋CMP ＋CLDAY・TRUE） SELX1＝B33・（LOADY＋ADD ＋SUB＋CMP ＋CLDAY・TRUE） ICKX＝ICKY ＝LOADX＋LOADY＋ADD ＋SUB＋CMP＋（CLDAX ＋CLDAY）・TRUE CMPX＝SUB＋CMP CMPY＝０ FUNC0＝NOP＋LOADX＋LOADY ＋ADD＋SUB＋CMP ＋CLDAX＋CLDAY FUNC1＝FUNC2＝FUNC3＝０ CARY＝SUB＋CMP ACEN0＝LOADX＋LOADY ＋ADD＋SUB＋（CLDAX ＋CLDAY）・TRUE ACEN1＝B30・（ADD＋SUB＋CMP） ACEN2＝B31・（NOP＋LOADX ＋LOADY＋ADD＋SUB ＋CMP＋CLDAX＋CLDAY） CRCK＝LOADX＋LOADY＋ADD ＋SUB＋SMP＋（CLDAX ＋CLDAY）・TRUE このように、ACLでは、OPEをデコードした値等とコン
ディションコードのTRUE信号との論理演算を行い、ACC
のラッチクロックACEN0等のALU制御信号を出力する。 構成は以上の通りである。以下、最大，最小値を求め
る命令に即してALUの動きを説明する。本実施例におい
ては、２の補数で表現された２数を比較して、例えば、
大なる数値をACCに求めるための基本処理は、 CMP（ACC）−（DM） CLDAX（DM）,CC（Ｓ） で達成される。これを機械語で表現すると、次のように
なる（第２図参照）。 まず、CMP命令で、ACLは、 XIN＝（01）なので SELX0＝１ SELX1＝０ （これらをまとめて、SELX＝（01）と記述） YIN＝（11）なので SELY＝（11） および、更に、 ICKX＝ICKY＝１ CMPX＝１ CMPY＝０ FUNC＝（0001） CARY＝１ ACEN0＝０ AOUT＝（＊１）なので、 ACEN1＝１ ACEN2＝Ｘ および、更に、 CRCK＝１ をそれぞれALUに出力する。これによって、ALUでは、 ACCはその内容をＡバスに出力 MUXXはＸバスを選択 MUXYはＡバスを選択 INRXはＸバスの値（DMから読出された値で、（DM）と
表わす）をラッチ INRYはＡバスの値（（ACC）で表わす）をラッチ PREXは（DM）を１の補数化（▲▼） FADはσ＝（ACC）＋（▲▼）＋１ すなわち、σ＝（ACC）−（DM） を実行、 CCRは演算結果の状態（符号Ｓ等）を格納 なる動作が行われる。ACEN0＝０なので、ACCに上記σは
ラッチされず、以前の値が保持される。 コンディションコードの中で、符号Ｓは演算結果が負
（（ACC）＜（DM））であれば“1"、正（（ACC）≧（D
M））であれば“0"となっている。 次に、CLDAX命令で、FLG＝（011）をIDECCでデコード
した結果D3＝１になり、また、NF＝B2＝０なので、CTL
はCCRから入力されるコンディションコードＳに応じ
て、 Ｓ＝１ならばTRUE＝１ Ｓ＝０ならばTRUE＝０ をACLに出力する（第４図参照）。ACLはそれぞれ、次の
信号をALUに出力する。 これによってALUは次の動作を行う。 すなわち、CLDAX命令では、指定したコンディション
コードが、 TRUE （すなわち、Ｓ＝1,（ACC）＜（DM）） ならば、 （DM）をACCにロードし、 ▲▼ （すなわち、Ｓ＝0,（ACC）≧（DM）） ならば、 ACCは前の値を保持する。 従って、CMPおよびそれに続くCLDAX命令で２数の大小
を比較し、大なる数値をACCに求めることができる。 ２数のうち小なる数値を求める場合は、 CMP（ACC）−（DM） CLDAX（DM）,CC（） 機械語では、 とコーディングすれば、CLDAX命令で、NF＝B1＝１なの
で、 Ｓ＝０（（ACC）≧（DM））のときTRUEとなり、ACCに
（DM）がロードされ、 Ｓ＝１（（ACC）＜（DM））のとき▲▼とな
り、ACCは前の値を保持する。 従って、CMPとCLDAXの２命令により、２数の中から小
なる数値をACCに求めることができる。 この基本となる命令を用いて、２の補数表現のＮ個の
数値から最大値を求めるプログラムは、 ACC←−１ DMADR←０ DO Ａ Ｎ Reed DM CMP（ACC）−（DM） CLDAX（DM）,CC（Ｓ） Ａ DMADR←DMADR＋１ のようになる。 最後に、ALUの動作タイミングを、第５図に示したタ
イムチャートを用いて補足説明する。 φ０〜φ３で１命令を終了するものとする。φ０のタ
イミングでは、 μOPのデコード CTL,ACLの論理演算 ACC,DMの出力 MUXX,MUXYの選択 が行われる。φ１のタイミングでは、INRX,INRYが、φ
２ではPREX,PREYおよびFADが動作する。φ３のタイミン
グでは、ACC,CCRラッチが行われる。 上記実施例においては、オペランド部の特定のビット
をデコードする手段を用いた例を説明したが、他の実施
例としては、マイクロ命令のオペランド部の特定ビット
が、それぞれコンディションコードと１対１に対応する
ものであって、上記デコード手段を必要とせず、オペラ
ンドの特定のビットを直接検出手段に入力するように構
成することも可能である。 〔発明の効果〕 以上詳細に述べた如く、本発明によれば、２命令で演
算器やデータメモリの動作が制御されるディジタル信号
処理プロセッサにおいて、マイクロ命令のオペランド部
の特定のビットをデコードする手段と、該デコード手段
の出力で指定されたコンディションコードの値を検出す
る手段と、該検出手段の出力と前記マイクロ命令のオペ
レーションコードをデコードした値との論理演算を行
い、この演算結果に基づいてアリスメティックロジック
ユニットの制御装置を発生する制御手段とを設けたこと
を特徴とするディジタル信号処理プロセッサ、もしく
は、マイクロ命令のオペランド部の特定のビットで指定
されたコンディションコードの値を検出する手段と、該
検出手段の出力と前記マイクロ命令のオペレーションコ
ードをデコードした値との論理演算を行い、この演算結
果に基づいてアリスメティックロジックユニットの制御
信号を発生する制御手段とを設けたことを特徴とするデ
ィジタル信号処理プロセッサにより、２命令で、２数を
比較して大きい数値、または、小さい数値をアキュムレ
ータにロードするという、最大・最小値抽出のための基
本処理を高速に実行可能な、ディジタル信号処理装置を
実現することができ、処理時間を従来のディジタル信号
処理装置に比較して1/2〜2/3に短縮できるという顕著な
効果を奏するものである。
るディジタル信号処理装置に関し、特に最大値あるいは
最小値を高速に抽出するに好適なディジタル信号処理装
置に関する。 〔従来の技術〕 従来のディジタル信号処理装置で、データメモリ（D
M）に蓄えられたいくつかの数値から例えば、最大値を
アキュムレータ（ACC）に求めるには、マイクロ命令CMP
（コンペア）,LDA（ロード・アキュムレータ）,JMP（ジ
ャンプ）を組合せて、 Ｂ CMP（ACC）−（DM） すなわち、ACCとDMの値を比べる、 ACCの内容は変えない JMP Ａ IF CCR（NS） CCRの符号フラグが０、すなわち、（ACC）−（DM）≧０ ならば、Ａ番地へジャンプ LDA（DM） （ACC）−（DM）＜０ならば、DMの内容をロード Ａ DMから次のタを読出して、Ｂ番地へジャンプ のように行っていた。また、最小値を求める場合には、 Ｂ CMP（ACC）−（DM） JMP Ａ IF CCR（Ｓ） LDA（DM） Ａ DMから次のデータを読出して、Ｂ番地へジャンプ となる。 なお、この種の装置として関連するものには、例え
ば、「日立ディジタル信号処理プロセッサ（HSP）HD618
10 ユーザーズマニュアル（昭和60年９月，（株）日立
製作所発光，試料No.AD−008A）」に記載されたものを
挙げることができる。 〔発明が解決しようとする問題点〕 前記従来技術は、最大値あるいは最小値抽出処理の高
速化については特別に考慮されておらず、JPM命令には
プログラムカウンタ（PC）の比較的複雑な操作が必要な
ため、上記CMP,JMP,LDAを実行するのに、３〜４命令サ
イクルかかるというものであった。 本発明は上記事情に鑑みてなされたもので、その目的
とするところは、２数を比較して大きい数値（または、
小さい数値）をアキュムレータにロードするという、最
大・最小値抽出のための基本処理を高速に実行可能な、
ディジタル信号処理装置９を提供することにある。 〔問題点を解決するための手段〕 本発明の上記目的は、データメモリ（DM）と、命令メ
モリ（IM）と、該命令メモリ（IM）から読み出されるマ
イクロ命令のエペレーションコード部を解読する第１の
デコーダ（IDECO）と、該第１のデコーダ（IDECO）のデ
コード結果に従って制御される演算器（ALU）とを備
え、該演算器（ALU）は演算結果を格納するアキュムレ
ータ（ACC）と演算後の複数の数値情報を格納するコン
ディションコードレジスタ（CCR）とを有して成るディ
ジタル信号処理装置であって、 前記命令メモリ（IM）から読み出されるマイクロ命令
のオペランド部の特定ビットをデコードする第２のデコ
ーダ（IDECC）と、 前記第２のデコーダ（IDECC）のデコード結果に従っ
て指定される前記コンディションコードレジスタの数値
情報を選択的に出力する選択回路（CTL）と、 前記第１のデコーダ（IDECO）のデコード結果と前記
選択回路（CTL）の出力との論理演算を実行し、該論理
演算の結果に従って前記演算器（ALU）を制御するため
の制御信号を発生する制御回路（ACL）とを具備し、 前記マイクロ命令を前記第１のデコーダ（IDECO）で
デコードした結果が、前記データメモリ（DM）の内容と
前記アキュムレータ（ACC）の内容とを比較して、該比
較の結果、前記の大なる値もしくは小なる値を前記アキ
ュムレータ（ACC）に格納するという比較ロード命令で
ある場合には、前記選択回路（CTL）は、前記比較結果
による前記コンディションコードレジスタ（CCR）内の
複数の数値情報の符号情報に基づく出力を前記制御回路
（ACL）に出力し、該制御回路（ACL）は前記演算器（AL
U）の動作をロードアキュムレータまたはノーオペレー
ションのいずれかの動作モードに制御するディジタル信
号処理装置によって達成される。 〔作用〕 本発明に係わる第一のディジタル信号処理装置は、特
定の命令に対しては、マイクロ命令のオペランド部に記
述されたコンディションコードの値をデコード手段およ
び検出手段により検出するものである。 前記制御手段は、CLDA（比較ロード）命令であること
が上記デコード手段から発せられたときには、上記コン
ディションコードの値に応じてアリスメティックロジッ
クユニットの動作モードをLDA（ロードアキュムレー
タ）、または、NOP（ノーオペレーション）に制御する
ものである。 これにより、例えば、最大値を求めるための基本処理
は、 CMP（ACC）−（DM） すなわち、ACCとDMの値を比べる、ACCの内容は変えな
い CLDA（DM）,CCR（Ｓ） となって、２命令サイクルで実行できる。 また、本発明に係わる第二のディジタル信号処理装置
は、マイクロ命令のオペランド部の特定ビットで指定さ
れたコンディションコードの値を検出するものであり、
以後の動作に関しては第一のディジタル信号処理プロセ
ッサのそれと同様である。 〔実施例〕 以下、本発明の実施例を図面に基づいて詳補に説明す
る。 第１図は本発明の一実施例を示すディジタル信号処理
プロセッサの構成図である。図において、IMはマイクロ
命令が蓄えられる命令メモリであり、ADRはアドレス入
力端子、DOはデータ出力端子を示している。AGENは命令
を上記命令メモリIMから読出すためのアドレスを生成す
るアドレス発生器、PCは上記アドレス発生器AGENの出力
をラッチするプログラムカウンタであり、本プログラム
カウンタPCには、演算命令では上記アドレス発生器AGEN
の出力は命令毎に＋１され、ジャンプ命令ではオペラン
ドの値がセットされる。 IRはマイクロ命令をラッチする命令レジスタであり、
IDECOはオペレーションコードや演算器に入力するデー
タのソースオペランド，演算結果を格納するデスティネ
ーションオペランド等を解決するデコーダ群である。DM
データメモリで、そのデータ入力端子DIはＤ（Ｄバス例
えば16ビット）を介してACC出力に、そのデータ出力端
子DOXはＸ（Ｘバス例えば16ビット）を介して、DOYはＹ
（Ｙバス例えば16ビット）を介してそれぞれ、ALU等の
入力端子に接続されている。 MULTは演算器で、その出力ＭはDO端子からALUに入力
される。なお、上記ALUは算術論理演算を行うアリスメ
ティックロジックユニットを示し、演算結果は、通常、
アキュムレータACCに格納され、演算後の数値の状態
（符号S,ゼロZ,オーバーフローＯおよびキャリーＣ）
は、コンディションコードレジスタ（CCR）に格納され
る。前述のディジタル信号処理プロセッサHD61810で
は、上記ハードウェアを利用してIMからマイクロ命令を
読出しつつ、それに応じてDM,データバス（D,X,Y）,MUL
TおよびALUを制御することによって、積和演算等の信号
処理を実行していた。 本発明の主要な構成要素であるIDECC,CTLおよびACLを
説明する前に、第１図でALUを構成する破線内の回路を
説明しておく。 まず、データ入力部，前処理部に関し、MUXX〜INRX〜
PREX〜FAD入力ａ端子までをＸ側、MUXY〜INRY〜PREY〜F
AD入力ｂ端子までをＹ側と定める。MUXXおよびMUXYは入
力データのマルチプレクサで、Ｓ端子に入力させるセレ
クト信号SELXおよびSEUYによってALUへの入力データを
選択する。つまり、Ｓ端子入力とDO端子出力との関係
は、 である。 INRXおよびINRYは入力データをラッチするレジスタ
で、CK端子に入力されるクロック信号ICKX,ICKYが“1"
のときそれぞれMUXの出力を取込む。PREXおよびPREYは
Ｃ端子入力信号CMPX,CMPYが“1"のとき入力DIの１の補
数をDOに、“0"のときDIをそのままDOに出力する前処理
回路である。 また、FADは算術・論理演算器で、動作モードを制御
する入力信号FUNCに応じて、 を行う。ここで、C1はキャリー入力を示す。 ACCは演算結果をラッチするアキユムレータで、Ｅ端
子に入力される制御信号ACENにより なる動作を行う。ここで、＊印はDon't Care Condition
であることを示す。 CCLは演算結果の状態、すなわち、符号S,ゼロZ,オー
バーフローＯおよびキャリーＣを求める回路である。CC
Rはコンディションコードレジスタで、CK入力信号CRCK
が“1"のとき前述の４つの状態が取込まれる。これを第
３図に示した。 次に、本発明の主要な要素であるIDECC,CTLおよびACL
を、第１図〜第４図により説明する。まず、第１図で、
IDECCはデコーダであり、IDはマイクロ命令の一部を入
力する端子、DOはデコード結果を出力する端子である。
第２図にマイクロ命令μOPのフォーマットを示す。上記
IDECCにはμOPオペランドのFLG部（B12,B11,B10の３ビ
ット）が入力される。 CLDA命令（比較ロード命令、詳細は後述）では、上記
FLG部には図に示すようにコンディションコードを指定
する番号が記入されている。例えば、（B12B11B10）が
（011）ならば、符号Ｓを指定する。このFLG部をデコー
ドした結果が以下に述べるCTLに入力される。 次に、第１図でCTLは検出手段であり、μOPのFLG部で
指定されたコンディションコードの値を抽出する機能を
有する。SEL端子にはIDCCの出力とμOPのNF部（B2ビッ
ト）が、CRF端子にはCCRの出力が印加される。CTLの詳
細な構成を第４図に示す。第４図で、信号S,Z,Oおよび
Ｃは、第３図CCRに格納されている前命令によるALU演算
結果の状態、D0〜D6はコンディションコードを指定する
信号（第２図のFLGのＣとD0,OとD1,……が対応）、B2は
μOPのB2ビット、LT,LEおよびLSは第２図に示すようにC
CRの値とは別な意味を持つコンディションコードであ
る。動作として、例えば、μOPでNF＝0,FLG＝011が指定
され、CCRのＳ＝１ならばTRUE＝１となる。 対に、第１図ACLは制御回路で、IDECOの出力とCTLの
出力TRUEとの論理演算を行い、ALUの制御信号をＣ（Ｃ
バス）に出力する。論理演算の内容を、第２図OPEに示
した８種の命令に限定して説明する。なお、B10〜B35は
第２図μOPのビットである。LOADX,CLDAXのＸはＸ側の
入力データをACCにロードすること、LOADY,CLDAYはＹ側
のデータをロードすることを表わしている。また、SUB
およびCMPはＹ側−Ｘ側とする。 SELX0＝B34・（LOADX＋ADD ＋SUB＋CMP ＋CLDAX・TRUE） SELX1＝B35・（LOADX＋ADD ＋SUB＋CMP ＋CLDAX・TRUE） SELY0＝B32・（LOADY＋ADD ＋SUB＋CMP ＋CLDAY・TRUE） SELX1＝B33・（LOADY＋ADD ＋SUB＋CMP ＋CLDAY・TRUE） ICKX＝ICKY ＝LOADX＋LOADY＋ADD ＋SUB＋CMP＋（CLDAX ＋CLDAY）・TRUE CMPX＝SUB＋CMP CMPY＝０ FUNC0＝NOP＋LOADX＋LOADY ＋ADD＋SUB＋CMP ＋CLDAX＋CLDAY FUNC1＝FUNC2＝FUNC3＝０ CARY＝SUB＋CMP ACEN0＝LOADX＋LOADY ＋ADD＋SUB＋（CLDAX ＋CLDAY）・TRUE ACEN1＝B30・（ADD＋SUB＋CMP） ACEN2＝B31・（NOP＋LOADX ＋LOADY＋ADD＋SUB ＋CMP＋CLDAX＋CLDAY） CRCK＝LOADX＋LOADY＋ADD ＋SUB＋SMP＋（CLDAX ＋CLDAY）・TRUE このように、ACLでは、OPEをデコードした値等とコン
ディションコードのTRUE信号との論理演算を行い、ACC
のラッチクロックACEN0等のALU制御信号を出力する。 構成は以上の通りである。以下、最大，最小値を求め
る命令に即してALUの動きを説明する。本実施例におい
ては、２の補数で表現された２数を比較して、例えば、
大なる数値をACCに求めるための基本処理は、 CMP（ACC）−（DM） CLDAX（DM）,CC（Ｓ） で達成される。これを機械語で表現すると、次のように
なる（第２図参照）。 まず、CMP命令で、ACLは、 XIN＝（01）なので SELX0＝１ SELX1＝０ （これらをまとめて、SELX＝（01）と記述） YIN＝（11）なので SELY＝（11） および、更に、 ICKX＝ICKY＝１ CMPX＝１ CMPY＝０ FUNC＝（0001） CARY＝１ ACEN0＝０ AOUT＝（＊１）なので、 ACEN1＝１ ACEN2＝Ｘ および、更に、 CRCK＝１ をそれぞれALUに出力する。これによって、ALUでは、 ACCはその内容をＡバスに出力 MUXXはＸバスを選択 MUXYはＡバスを選択 INRXはＸバスの値（DMから読出された値で、（DM）と
表わす）をラッチ INRYはＡバスの値（（ACC）で表わす）をラッチ PREXは（DM）を１の補数化（▲▼） FADはσ＝（ACC）＋（▲▼）＋１ すなわち、σ＝（ACC）−（DM） を実行、 CCRは演算結果の状態（符号Ｓ等）を格納 なる動作が行われる。ACEN0＝０なので、ACCに上記σは
ラッチされず、以前の値が保持される。 コンディションコードの中で、符号Ｓは演算結果が負
（（ACC）＜（DM））であれば“1"、正（（ACC）≧（D
M））であれば“0"となっている。 次に、CLDAX命令で、FLG＝（011）をIDECCでデコード
した結果D3＝１になり、また、NF＝B2＝０なので、CTL
はCCRから入力されるコンディションコードＳに応じ
て、 Ｓ＝１ならばTRUE＝１ Ｓ＝０ならばTRUE＝０ をACLに出力する（第４図参照）。ACLはそれぞれ、次の
信号をALUに出力する。 これによってALUは次の動作を行う。 すなわち、CLDAX命令では、指定したコンディション
コードが、 TRUE （すなわち、Ｓ＝1,（ACC）＜（DM）） ならば、 （DM）をACCにロードし、 ▲▼ （すなわち、Ｓ＝0,（ACC）≧（DM）） ならば、 ACCは前の値を保持する。 従って、CMPおよびそれに続くCLDAX命令で２数の大小
を比較し、大なる数値をACCに求めることができる。 ２数のうち小なる数値を求める場合は、 CMP（ACC）−（DM） CLDAX（DM）,CC（） 機械語では、 とコーディングすれば、CLDAX命令で、NF＝B1＝１なの
で、 Ｓ＝０（（ACC）≧（DM））のときTRUEとなり、ACCに
（DM）がロードされ、 Ｓ＝１（（ACC）＜（DM））のとき▲▼とな
り、ACCは前の値を保持する。 従って、CMPとCLDAXの２命令により、２数の中から小
なる数値をACCに求めることができる。 この基本となる命令を用いて、２の補数表現のＮ個の
数値から最大値を求めるプログラムは、 ACC←−１ DMADR←０ DO Ａ Ｎ Reed DM CMP（ACC）−（DM） CLDAX（DM）,CC（Ｓ） Ａ DMADR←DMADR＋１ のようになる。 最後に、ALUの動作タイミングを、第５図に示したタ
イムチャートを用いて補足説明する。 φ０〜φ３で１命令を終了するものとする。φ０のタ
イミングでは、 μOPのデコード CTL,ACLの論理演算 ACC,DMの出力 MUXX,MUXYの選択 が行われる。φ１のタイミングでは、INRX,INRYが、φ
２ではPREX,PREYおよびFADが動作する。φ３のタイミン
グでは、ACC,CCRラッチが行われる。 上記実施例においては、オペランド部の特定のビット
をデコードする手段を用いた例を説明したが、他の実施
例としては、マイクロ命令のオペランド部の特定ビット
が、それぞれコンディションコードと１対１に対応する
ものであって、上記デコード手段を必要とせず、オペラ
ンドの特定のビットを直接検出手段に入力するように構
成することも可能である。 〔発明の効果〕 以上詳細に述べた如く、本発明によれば、２命令で演
算器やデータメモリの動作が制御されるディジタル信号
処理プロセッサにおいて、マイクロ命令のオペランド部
の特定のビットをデコードする手段と、該デコード手段
の出力で指定されたコンディションコードの値を検出す
る手段と、該検出手段の出力と前記マイクロ命令のオペ
レーションコードをデコードした値との論理演算を行
い、この演算結果に基づいてアリスメティックロジック
ユニットの制御装置を発生する制御手段とを設けたこと
を特徴とするディジタル信号処理プロセッサ、もしく
は、マイクロ命令のオペランド部の特定のビットで指定
されたコンディションコードの値を検出する手段と、該
検出手段の出力と前記マイクロ命令のオペレーションコ
ードをデコードした値との論理演算を行い、この演算結
果に基づいてアリスメティックロジックユニットの制御
信号を発生する制御手段とを設けたことを特徴とするデ
ィジタル信号処理プロセッサにより、２命令で、２数を
比較して大きい数値、または、小さい数値をアキュムレ
ータにロードするという、最大・最小値抽出のための基
本処理を高速に実行可能な、ディジタル信号処理装置を
実現することができ、処理時間を従来のディジタル信号
処理装置に比較して1/2〜2/3に短縮できるという顕著な
効果を奏するものである。
【図面の簡単な説明】
第１図は本発明の一実施例を示すディジタル信号処理プ
ロセッサの構成図、第２図はマイクロ命令のフォーマッ
トを示す図、第３図はコンディションコードレジスタの
４つの状態を示す図、第４図は検出回路の構成例を示す
詳細図、第５図は実施例の動作タイミングチャートであ
る。 IDECC:オペランドデコーダ、CTL:コンディションコード
検出回路、ACL:ALU制御回路、CCR:コンディションコー
ドレジスタ、ALU:アリスメティックロジックユニット、
ACC:アキュムレータ。
ロセッサの構成図、第２図はマイクロ命令のフォーマッ
トを示す図、第３図はコンディションコードレジスタの
４つの状態を示す図、第４図は検出回路の構成例を示す
詳細図、第５図は実施例の動作タイミングチャートであ
る。 IDECC:オペランドデコーダ、CTL:コンディションコード
検出回路、ACL:ALU制御回路、CCR:コンディションコー
ドレジスタ、ALU:アリスメティックロジックユニット、
ACC:アキュムレータ。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 萩原 吉宗
国分寺市東恋ヶ窪１丁目280番地 株式
会社日立製作所中央研究所内
(72)発明者 松島 整
国分寺市東恋ヶ窪１丁目280番地 株式
会社日立製作所中央研究所内
(56)参考文献 特開 昭58−205253（ＪＰ，Ａ)
特開 昭58−146945（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.6，ＤＢ名)
G06F 9/22 320
G06F 7/02
Claims (1)
- (57)【特許請求の範囲】 １．データメモリと、命令メモリと、該命令メモリから
読み出されるマイクロ命令のオペレーションコード部を
解読する第１のデコーダと、該第１のデーダのデコード
結果に従って制御される演算器とを備え、該演算器は演
算結果を格納するアキュムレータと演算後の複数の数値
情報を格納するコンディションコードレジスタとを有し
て成るディジタル信号処理装置であって、 前記命令メモリから読み出されるマイクロ命令のオペラ
ンド部の特定ビットをデコードする第２のデコーダと、 前記第２のデコーダのデコード結果に従って指定される
前記コンディションコードレジスタの数値情報を選択的
に出力する選択回路と、 前記第１のデコーダのデコード結果と前記選択回路の出
力との論理演算を実行し、該論理演算の結果に従って前
記演算器を制御するための制御信号を発生する制御回路
とを具備し、 前記マイクロ命令を前記第１のデコーダでデコードした
結果が、前記データメモリの内容と前記アキュムレータ
の内容とを比較して、該比較の結果、前記内容の大なる
値もしくは小なる値を前記アキュムレータに格納すると
いう比較ロード命令である場合には、前記選択回路は、
前記比較結果による前記コンディションコードレジスタ
内の複数の数値情報の符号情報に基づく出力を前記制御
回路に出力し、該制御回路は前記演算器の動作をロード
アキュムレータまたはノーオペレーションのいずれかの
動作モードに制御する ことを特徴とするディジタル信号処理装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62007504A JP2844591B2 (ja) | 1987-01-16 | 1987-01-16 | ディジタル信号処理装置 |
| US07/140,792 US4967349A (en) | 1987-01-16 | 1988-01-05 | Digital signal processor suitable for extacting minimum and maximum values at high speed |
| KR1019880000087A KR950001414B1 (ko) | 1987-01-16 | 1988-01-08 | 디지탈 신호 처리 프로세서 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62007504A JP2844591B2 (ja) | 1987-01-16 | 1987-01-16 | ディジタル信号処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63175932A JPS63175932A (ja) | 1988-07-20 |
| JP2844591B2 true JP2844591B2 (ja) | 1999-01-06 |
Family
ID=11667612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62007504A Expired - Fee Related JP2844591B2 (ja) | 1987-01-16 | 1987-01-16 | ディジタル信号処理装置 |
Country Status (3)
| Country | Link |
|---|---|
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| JP (1) | JP2844591B2 (ja) |
| KR (1) | KR950001414B1 (ja) |
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| US5867726A (en) * | 1995-05-02 | 1999-02-02 | Hitachi, Ltd. | Microcomputer |
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| GB2431745B (en) * | 2005-10-28 | 2010-12-08 | Tandberg Television Asa | Apparatus and method to find a maximum or minimum of a set of numbers |
| KR20120090109A (ko) * | 2010-12-30 | 2012-08-17 | 한국전자통신연구원 | 복수의 디지털 입력신호에서 최대값 또는 최소값을 획득하는 장치 및 방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4068299A (en) * | 1973-12-13 | 1978-01-10 | Honeywell Information Systems, Inc. | Data processing system incorporating a logical compare instruction |
| US4041461A (en) * | 1975-07-25 | 1977-08-09 | International Business Machines Corporation | Signal analyzer system |
| JPS58144272A (ja) * | 1982-02-19 | 1983-08-27 | Sony Corp | デイジタル信号処理装置 |
| JPS58146945A (ja) * | 1982-02-26 | 1983-09-01 | Toshiba Corp | プログラム分岐制御装置 |
| JPS58205253A (ja) * | 1982-05-26 | 1983-11-30 | Nippon Telegr & Teleph Corp <Ntt> | 演算装置 |
| NL8304442A (nl) * | 1983-12-27 | 1985-07-16 | Koninkl Philips Electronics Nv | Geintegreerde en programmeerbare processor voor woordsgewijze digitale signaalbewerking. |
| JPS61122747A (ja) * | 1984-11-14 | 1986-06-10 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | デ−タ処理装置 |
-
1987
- 1987-01-16 JP JP62007504A patent/JP2844591B2/ja not_active Expired - Fee Related
-
1988
- 1988-01-05 US US07/140,792 patent/US4967349A/en not_active Expired - Lifetime
- 1988-01-08 KR KR1019880000087A patent/KR950001414B1/ko not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63175932A (ja) | 1988-07-20 |
| KR880009302A (ko) | 1988-09-14 |
| US4967349A (en) | 1990-10-30 |
| KR950001414B1 (ko) | 1995-02-24 |
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|---|---|---|---|
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