JP3212213B2 - データ処理装置 - Google Patents
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- 238000000034 method Methods 0.000 claims description 18
- 238000001514 detection method Methods 0.000 claims description 6
- 150000001875 compounds Chemical class 0.000 description 50
- 238000010586 diagram Methods 0.000 description 12
- 239000002131 composite material Substances 0.000 description 10
- 230000006870 function Effects 0.000 description 8
- 238000006243 chemical reaction Methods 0.000 description 7
- 230000002401 inhibitory effect Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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Description
【０００１】
【産業上の利用分野】本発明は命令に基づいてデータを
処理するデータ処理装置に係り、特に１つの命令に複数
の演算を有する命令を処理するデータ処理装置に関す
る。
処理するデータ処理装置に係り、特に１つの命令に複数
の演算を有する命令を処理するデータ処理装置に関す
る。
【０００２】
【従来の技術】複数の演算を一度に指示する命令(以
後、複合命令とする)、例えば、ＶＬＩＷ命令などは、
１度に処理する演算数を多くすることで、データ処理装
置（例えば、プロセッサなど）の高速処理を実現してい
る。
後、複合命令とする)、例えば、ＶＬＩＷ命令などは、
１度に処理する演算数を多くすることで、データ処理装
置（例えば、プロセッサなど）の高速処理を実現してい
る。
【０００３】そこで、１マシンサイクルに演算できる演
算数を増やすため、並列に演算を実行し、演算結果を一
度に出す構成になっていた。
算数を増やすため、並列に演算を実行し、演算結果を一
度に出す構成になっていた。
【０００４】また、上記複合命令で指示された演算で、
オーバーフロー等による例外処理が生じた場合は、通常
の単一演算命令の処理と同様に、ソフトウエアによって
複合命令で指示された演算全てを再実行するものであっ
た。
オーバーフロー等による例外処理が生じた場合は、通常
の単一演算命令の処理と同様に、ソフトウエアによって
複合命令で指示された演算全てを再実行するものであっ
た。
【０００５】
【発明が解決しようとする課題】上述の従来の技術で
は、複数の演算器を並列に動作させるための制御、複数
の演算結果を同時に記憶する仕組を必要とし、装置とし
て複雑なものになる。また、用いる部品などの物量が多
くなり、コンパクトで低消費電力のデータ処理装置を実
現する妨げとなっている。
は、複数の演算器を並列に動作させるための制御、複数
の演算結果を同時に記憶する仕組を必要とし、装置とし
て複雑なものになる。また、用いる部品などの物量が多
くなり、コンパクトで低消費電力のデータ処理装置を実
現する妨げとなっている。
【０００６】また、例外発生時においても従来の技術で
は、正常終了するであろう一部の演算についてもソフト
ウェアで再実行することになり、例外発生時の処理のオ
ーバーヘッドが大きい。
は、正常終了するであろう一部の演算についてもソフト
ウェアで再実行することになり、例外発生時の処理のオ
ーバーヘッドが大きい。
【０００７】本発明の第１の目的は、複数演算を有する
複合命令を、幾つかの実行単位に対応又は分割して処理
することで、コンパクトで低消費電力のデータ処理装置
を提供することにある。
複合命令を、幾つかの実行単位に対応又は分割して処理
することで、コンパクトで低消費電力のデータ処理装置
を提供することにある。
【０００８】本発明の第２の目的は、複合命令での例外
発生処理を、例外発生の生じた演算についてのみ行うデ
ータ処理装置の提供にある。
発生処理を、例外発生の生じた演算についてのみ行うデ
ータ処理装置の提供にある。
【０００９】
【課題を解決するための手段】上記第１の目的を達成す
るための本発明の特徴は、命令をデコードし、上記命令
が複数の演算を実行する命令であることを検出する検出
部と上記検出部によって複数の演算を実行する命令であ
るなら、予め定められた１回の演算数に基づいて、上記
命令の命令コードを複数サイクルに組み替える命令生成
部と上記命令コードを組み替えた命令の複数サイクルに
演算実行するための制御を行う演算制御部とを含むデコ
ーダと、上記演算制御部からの制御に基づいて、上記命
令を複数サイクルに分けて演算を実行する演算部とを有
することにある。
るための本発明の特徴は、命令をデコードし、上記命令
が複数の演算を実行する命令であることを検出する検出
部と上記検出部によって複数の演算を実行する命令であ
るなら、予め定められた１回の演算数に基づいて、上記
命令の命令コードを複数サイクルに組み替える命令生成
部と上記命令コードを組み替えた命令の複数サイクルに
演算実行するための制御を行う演算制御部とを含むデコ
ーダと、上記演算制御部からの制御に基づいて、上記命
令を複数サイクルに分けて演算を実行する演算部とを有
することにある。
【００１０】上記第２の目的を達成するための本発明の
特徴は、上記演算部の演算処理によって、例外処理が発
生すると、例外処理の発生した命令と、既に演算処理が
実行された演算結果、又は、未だ実行されていない演算
を保持する例外レジスタを有することにある。
特徴は、上記演算部の演算処理によって、例外処理が発
生すると、例外処理の発生した命令と、既に演算処理が
実行された演算結果、又は、未だ実行されていない演算
を保持する例外レジスタを有することにある。
【００１１】
【作用】複数の演算を実行する命令の処理を予め定めた
１サイクルあたりの演算数に応じて複数サイクルに分割
し演算実行することで、演算器の数が減り、それらを制
御する制御部の機構が簡素化される。従って、演算の並
列度の高い命令を処理する高速なデータ処理装置との互
換を保ちながら、データ処理装置としての小型化，低消
費電力化が達成される。
１サイクルあたりの演算数に応じて複数サイクルに分割
し演算実行することで、演算器の数が減り、それらを制
御する制御部の機構が簡素化される。従って、演算の並
列度の高い命令を処理する高速なデータ処理装置との互
換を保ちながら、データ処理装置としての小型化，低消
費電力化が達成される。
【００１２】例外処理の発生を演算の実行単位に対し
て、検出・保持・処理することで、全ての演算を再度実
行する必要が無くなり、例外処理を早く行うことができ
る。
て、検出・保持・処理することで、全ての演算を再度実
行する必要が無くなり、例外処理を早く行うことができ
る。
【００１３】
【実施例】本発明の概略を図１７を用いて示す。
【００１４】単一演算命令又は複数の演算を指示する命
令１７００は、メモリなどから読みだされて命令レジス
タ１７０１に保持される。命令１７００は命令レジスタ
1701からデコーダ部１７１０に入力され、検出部１７１
１によって複数の演算を指示する命令であるか否かが検
出される。
令１７００は、メモリなどから読みだされて命令レジス
タ１７０１に保持される。命令１７００は命令レジスタ
1701からデコーダ部１７１０に入力され、検出部１７１
１によって複数の演算を指示する命令であるか否かが検
出される。
【００１５】１７１２は、検出部１７１１の検出結果に
応じて、単一命令ならその命令を演算制御部１７１５に
スルーさせ、一般的な演算処理である演算制御部で演算
制御信号を生成し、演算部１７２０を制御して、演算処
理を行う。
応じて、単一命令ならその命令を演算制御部１７１５に
スルーさせ、一般的な演算処理である演算制御部で演算
制御信号を生成し、演算部１７２０を制御して、演算処
理を行う。
【００１６】１７１２は、検出部１７１１の検出結果に
応じて、複合命令ならその命令から予め定めた演算数と
演算順序に基づき、演算に必要なフィールドを組み替え
る。予め演算数と演算種類，演算順序は定められている
ので、組み替えられたフィールドに同期して、演算部１
７２０を制御する制御信号を演算制御部１７１５で生成
する。演算部１７２０は、この制御信号に基づいて、デ
ータをアクセスし、演算処理を行う。
応じて、複合命令ならその命令から予め定めた演算数と
演算順序に基づき、演算に必要なフィールドを組み替え
る。予め演算数と演算種類，演算順序は定められている
ので、組み替えられたフィールドに同期して、演算部１
７２０を制御する制御信号を演算制御部１７１５で生成
する。演算部１７２０は、この制御信号に基づいて、デ
ータをアクセスし、演算処理を行う。
【００１７】ここで、検出部１７１１は、上述の複数の
演算を指示する命令か否かの検出以外に、１度に処理す
る演算数より多い命令か否かを検出しても良い。この場
合、１度に処理する演算数より少ない命令と検出される
と、命令生成部１７１２はその命令を演算制御部１７１
５にスルーさせ、上述の演算処理を実行する。
演算を指示する命令か否かの検出以外に、１度に処理す
る演算数より多い命令か否かを検出しても良い。この場
合、１度に処理する演算数より少ない命令と検出される
と、命令生成部１７１２はその命令を演算制御部１７１
５にスルーさせ、上述の演算処理を実行する。
【００１８】さらに、予め実行する命令が複数の演算を
指示する命令だけである場合、又は１度に処理する演算
数より多い命令だけである場合は、検出部１７１１は不
要である。
指示する命令だけである場合、又は１度に処理する演算
数より多い命令だけである場合は、検出部１７１１は不
要である。
【００１９】また、１度に処理する演算数は、演算器の
数によって決まるが、これは命令レジスタに保持される
命令の中で最も多い演算数より少ない演算器の数である
ことは本発明の趣旨からいって明確である。
数によって決まるが、これは命令レジスタに保持される
命令の中で最も多い演算数より少ない演算器の数である
ことは本発明の趣旨からいって明確である。
【００２０】ただし、用いられる演算器をすべて用いる
必要はなく、データの処理の形態（プログラムの内容を
含めて）又は消費電力の節約(バッテリー駆動の場合な
ど)等によってはさらに少ない演算数を指定し、処理を
実行することができる。
必要はなく、データの処理の形態（プログラムの内容を
含めて）又は消費電力の節約(バッテリー駆動の場合な
ど)等によってはさらに少ない演算数を指定し、処理を
実行することができる。
【００２１】そのほか、演算器自身が特定用途の演算器
である場合、つまり、加算器と積算器で構成される演算
部である場合に特定の演算器、例えば、加算器だけを用
いるように演算数を少なく設定し、処理を実行すること
ができる。
である場合、つまり、加算器と積算器で構成される演算
部である場合に特定の演算器、例えば、加算器だけを用
いるように演算数を少なく設定し、処理を実行すること
ができる。
【００２２】本発明をさらに詳細に説明する。
【００２３】本発明の１つの実施例を図１に示す。
【００２４】本実施例は命令コード１０１を毎サイクル
供給するフェッチ部１００とその命令コード１０６をデ
コードし、動作させる演算器に対する制御情報１０８と
その演算に用いるデータが格納されているレジスタの番
号１０９，１１０と演算結果を格納するレジスタの番号
１１１とを特定するデコーダ１０７，そのデコード結果
１０８，１０９，１１０，１１１に基づき動作するレジ
スタ１１３，乗算器１１７，加算器１１６，演算例外時
にその例外の原因１１８，１２０に応じて命令コード１
０６を変換するコード変換１２３，例外処理のソフトウ
エアに情報を渡すために、変換された例外発生の命令コ
ード１２４を格納する例外レジスタ１２５からなる。
供給するフェッチ部１００とその命令コード１０６をデ
コードし、動作させる演算器に対する制御情報１０８と
その演算に用いるデータが格納されているレジスタの番
号１０９，１１０と演算結果を格納するレジスタの番号
１１１とを特定するデコーダ１０７，そのデコード結果
１０８，１０９，１１０，１１１に基づき動作するレジ
スタ１１３，乗算器１１７，加算器１１６，演算例外時
にその例外の原因１１８，１２０に応じて命令コード１
０６を変換するコード変換１２３，例外処理のソフトウ
エアに情報を渡すために、変換された例外発生の命令コ
ード１２４を格納する例外レジスタ１２５からなる。
【００２５】本実施例において通常の命令コードでは、
命令コードのフェッチ，命令コードのデコード，レジス
タ読み出しと演算，演算結果のレジスタへの書き込みの
一連の動作を実行する。
命令コードのフェッチ，命令コードのデコード，レジス
タ読み出しと演算，演算結果のレジスタへの書き込みの
一連の動作を実行する。
【００２６】乗算命令と加算命令が連続した場合のタイ
ミングを図２（ａ）に示す。図に示すように命令は１サ
イクルピッチで発行でき、また、１サイクルピッチでの
書き込みが可能である。本実施例は加算器と乗算器の並
列動作機能を持たない。そのため、加算と乗算を同時に
指示する複合命令では、本実施例では２サイクルにわた
る処理を行う。
ミングを図２（ａ）に示す。図に示すように命令は１サ
イクルピッチで発行でき、また、１サイクルピッチでの
書き込みが可能である。本実施例は加算器と乗算器の並
列動作機能を持たない。そのため、加算と乗算を同時に
指示する複合命令では、本実施例では２サイクルにわた
る処理を行う。
【００２７】次にその処理を説明する。フェッチ部１０
０から出力された複合命令のコード１０１はセレクタ１
０４に送られる。１つ前の命令１０３が複合命令でない
として、セレクタ１０４では複合命令のコード１０１が
選択される。命令コード106を受け取るデコーダの詳細
を図３に示す。デコーダ１０６は、命令の種類を識別す
る命令コードデコード部３００と命令の種類によって異
なるレジスタフィールドを切り出す、ソース１，ソース
２、及びターゲット用レジスタフィールド切り出し部３
０８，３０９，３１０とこれら切り出し部から事前に切
り出されたフィールド３１１〜３１９を命令コードデコ
ード部３００の出力により選択するセレクタ３０４，３
０５，３０６からなる。また、各切り出し部の出力で、
３１１，３１４,３１７は複合命令の乗算用のレジスタ
フィールドの内容、３１２,３１５，３１８は複合命令
の加算用のレジスタフィールドの内容、３１３，３１
６，３１９は通常命令用のレジスタフィールドの内容を
示す。ここで、命令コード１０６は複合命令であること
と、１サイクル前にデコードした通常命令により信号１
０５が０であることから、図３のデコード表に基づいて
信号３０１〜３０３のうち信号３０１がアサートされ
る。これと上記デコードの結果から図３のセレクタ３０
４〜３０６においてそれぞれ複合命令の乗算用のレジス
タフィールド３１１，３１４，３１７が選択される。
０から出力された複合命令のコード１０１はセレクタ１
０４に送られる。１つ前の命令１０３が複合命令でない
として、セレクタ１０４では複合命令のコード１０１が
選択される。命令コード106を受け取るデコーダの詳細
を図３に示す。デコーダ１０６は、命令の種類を識別す
る命令コードデコード部３００と命令の種類によって異
なるレジスタフィールドを切り出す、ソース１，ソース
２、及びターゲット用レジスタフィールド切り出し部３
０８，３０９，３１０とこれら切り出し部から事前に切
り出されたフィールド３１１〜３１９を命令コードデコ
ード部３００の出力により選択するセレクタ３０４，３
０５，３０６からなる。また、各切り出し部の出力で、
３１１，３１４,３１７は複合命令の乗算用のレジスタ
フィールドの内容、３１２,３１５，３１８は複合命令
の加算用のレジスタフィールドの内容、３１３，３１
６，３１９は通常命令用のレジスタフィールドの内容を
示す。ここで、命令コード１０６は複合命令であること
と、１サイクル前にデコードした通常命令により信号１
０５が０であることから、図３のデコード表に基づいて
信号３０１〜３０３のうち信号３０１がアサートされ
る。これと上記デコードの結果から図３のセレクタ３０
４〜３０６においてそれぞれ複合命令の乗算用のレジス
タフィールド３１１，３１４，３１７が選択される。
【００２８】また、複合命令の処理中である事を示す信
号１２７がアサートされる。デコード結果１０８〜１１
２により、乗算用のデータがレジスタ１１３から乗算器
117に読み出され、それらの乗算結果１１９がレジスタ
１１３に書き込まれる。
号１２７がアサートされる。デコード結果１０８〜１１
２により、乗算用のデータがレジスタ１１３から乗算器
117に読み出され、それらの乗算結果１１９がレジスタ
１１３に書き込まれる。
【００２９】以上が複合命令の１サイクル目の処理であ
る。
る。
【００３０】ラッチ１２６によって、１サイクル前の命
令コードのデコード情報１２７が次のサイクルの処理で
信号１０５として使用可能になる。
令コードのデコード情報１２７が次のサイクルの処理で
信号１０５として使用可能になる。
【００３１】信号１０５を使用した複合命令の２サイク
ル目の各ブロックの動作を説明する。フェッチ部１００
は次の命令をセレクタに出力する。
ル目の各ブロックの動作を説明する。フェッチ部１００
は次の命令をセレクタに出力する。
【００３２】供給停止信号１０５がアサートされている
ので、フェッチ部１００はこの命令コード１０１を出力
し続ける。セレクタの制御信号１０５が複合命令のデコ
ードでアサートされたので、セレクタ１０４は１つ前の
命令コードである複合命令１０３を選択する。命令コー
ド１０６が複合命令のコードのままであることと制御信
号１０５が１に変わったことから、デコーダ１０７では
図２のデコード表に従い信号２０１〜２０３のうち信号
２０２がアサートされる。
ので、フェッチ部１００はこの命令コード１０１を出力
し続ける。セレクタの制御信号１０５が複合命令のデコ
ードでアサートされたので、セレクタ１０４は１つ前の
命令コードである複合命令１０３を選択する。命令コー
ド１０６が複合命令のコードのままであることと制御信
号１０５が１に変わったことから、デコーダ１０７では
図２のデコード表に従い信号２０１〜２０３のうち信号
２０２がアサートされる。
【００３３】その結果、セレクタ２０４〜２０６におい
てそれぞれ複合命令の加算用のレジスタ番号が選択され
る。
てそれぞれ複合命令の加算用のレジスタ番号が選択され
る。
【００３４】また、複合命令の処理中である事を示す信
号１２７がネゲートされる。このデコード結果に基づ
き、加算用のデータがレジスタから加算器１１６に読み
出され、それらの加算結果１２０がレジスタ１１３に書
き込まれる。以上が複合命令の２サイクル目の処理であ
る。次のサイクル、信号１０５がネゲートされているの
で、前のサイクルから保持されていた命令コード１０１
が、セレクタ１０４によりデコーダ１０７に渡されるの
で、正しい命令実行順序通り命令の処理が続行可能にな
る。以上の動作のタイミングを図２（ｂ）に示す。フェ
ッチ(信号１０１)は複合命令を発行した後、次のサイク
ルで信号１０５がアサートされるため次命令が２サイク
ルにわたって発行される。フェッチ（信号１０３）は信
号１０１がラッチ１０２を通った信号であるので図の様
に１サイクル遅れた状態となる。セレクタ１０４で２サ
イクルの間に信号１０１の次に信号１０３と選択され、
信号１０６となるのでデコーダ１０７は２サイクルにわ
たって複合命令のデコードを実行する。さらに、信号１
０５が２サイクル目にアサートされることから、デコー
ド結果の信号１０９，１１０は図に示すように１サイク
ル目が乗算用のデータの読みだし、２サイクル目は加算
用のデータの読みだしをレジスタに指示する内容にな
る。また、信号１０８は、１サイクル目に乗算器の制
御，２サイクル目に加算器の制御を指示する信号とな
る。信号１０８の一部をラッチで受けて演算器の出力に
タイミングを合わせ多信号１０２は、図のように１サイ
クルのみアサートされる。その信号１１２により、信号
１２８には１サイクル目に乗算結果，２サイクル目に加
算結果が、セレクタ１２２で選択され、ラッチを通し書
き込みのタイミングに合わせて出力される。信号１１１
は、図のように書き込みのタイミングに合わせて１サイ
クル目は乗算用の書き込みの指示，２サイクル目は加算
用の書き込み指示の内容となる。
号１２７がネゲートされる。このデコード結果に基づ
き、加算用のデータがレジスタから加算器１１６に読み
出され、それらの加算結果１２０がレジスタ１１３に書
き込まれる。以上が複合命令の２サイクル目の処理であ
る。次のサイクル、信号１０５がネゲートされているの
で、前のサイクルから保持されていた命令コード１０１
が、セレクタ１０４によりデコーダ１０７に渡されるの
で、正しい命令実行順序通り命令の処理が続行可能にな
る。以上の動作のタイミングを図２（ｂ）に示す。フェ
ッチ(信号１０１)は複合命令を発行した後、次のサイク
ルで信号１０５がアサートされるため次命令が２サイク
ルにわたって発行される。フェッチ（信号１０３）は信
号１０１がラッチ１０２を通った信号であるので図の様
に１サイクル遅れた状態となる。セレクタ１０４で２サ
イクルの間に信号１０１の次に信号１０３と選択され、
信号１０６となるのでデコーダ１０７は２サイクルにわ
たって複合命令のデコードを実行する。さらに、信号１
０５が２サイクル目にアサートされることから、デコー
ド結果の信号１０９，１１０は図に示すように１サイク
ル目が乗算用のデータの読みだし、２サイクル目は加算
用のデータの読みだしをレジスタに指示する内容にな
る。また、信号１０８は、１サイクル目に乗算器の制
御，２サイクル目に加算器の制御を指示する信号とな
る。信号１０８の一部をラッチで受けて演算器の出力に
タイミングを合わせ多信号１０２は、図のように１サイ
クルのみアサートされる。その信号１１２により、信号
１２８には１サイクル目に乗算結果，２サイクル目に加
算結果が、セレクタ１２２で選択され、ラッチを通し書
き込みのタイミングに合わせて出力される。信号１１１
は、図のように書き込みのタイミングに合わせて１サイ
クル目は乗算用の書き込みの指示，２サイクル目は加算
用の書き込み指示の内容となる。
【００３５】以上が、演算が正常に終了した場合の処理
である。
である。
【００３６】演算例外が発生した場合、命令コードを例
外コードに置き換え、レジスタに信号を送りレジスタへ
の書き込みを抑止する。変換後の命令コードは例外命令
をソフトで再実行する際に利用される。
外コードに置き換え、レジスタに信号を送りレジスタへ
の書き込みを抑止する。変換後の命令コードは例外命令
をソフトで再実行する際に利用される。
【００３７】複合命令処理の加算処理中に演算例外発生
した場合、図９に示す様に１サイクル目の乗算の処理は
すでに終了し、レジスタに結果が書き込み抑止信号が間
に合わず乗算結果がレジスタ１１３に書き込まれてい
る。そのため、加算中に例外が発生した場合は、ソフト
で再実行する命令は加算処理だけになる。そこで、コー
ド変換１２３では、複合命令の処理進度を示す制御信号
１２７に従い命令コードを変更する。制御信号１２７が
ネゲートされている場合、１サイクル目の処理であるか
ら、図５に示すように複合命令のコード１０６に対して
の置き換えのみを行いその結果を例外レジスタ１２５に
保存する。制御信号１２７がアサートされている場合、
２サイクル目の処理であるから、図５に示すように複合
命令のコード１０６から加算用のレジスタ番号を抜き出
し加算命令のコードを作り、その命令コードに対して加
算命令用の例外コードへの置き換えを行い、例外レジス
タ１２５に保存する。これにより、乗算処理をやり直さ
ず、加算処理のみの再実行が可能となる。これらの処理
により、大きな並列動作機能用の論理を持たずして複合
命令が処理でき、コンパクトで低消費電力の小さな計算
機が実現できる。図６にこれらの処理ができるＣＰＵを
使ったシステムの例を示す。ＣＰＵを小さくできるた
め、システム全体もコンパクトなものができ、消費電力
も抑えることができる。
した場合、図９に示す様に１サイクル目の乗算の処理は
すでに終了し、レジスタに結果が書き込み抑止信号が間
に合わず乗算結果がレジスタ１１３に書き込まれてい
る。そのため、加算中に例外が発生した場合は、ソフト
で再実行する命令は加算処理だけになる。そこで、コー
ド変換１２３では、複合命令の処理進度を示す制御信号
１２７に従い命令コードを変更する。制御信号１２７が
ネゲートされている場合、１サイクル目の処理であるか
ら、図５に示すように複合命令のコード１０６に対して
の置き換えのみを行いその結果を例外レジスタ１２５に
保存する。制御信号１２７がアサートされている場合、
２サイクル目の処理であるから、図５に示すように複合
命令のコード１０６から加算用のレジスタ番号を抜き出
し加算命令のコードを作り、その命令コードに対して加
算命令用の例外コードへの置き換えを行い、例外レジス
タ１２５に保存する。これにより、乗算処理をやり直さ
ず、加算処理のみの再実行が可能となる。これらの処理
により、大きな並列動作機能用の論理を持たずして複合
命令が処理でき、コンパクトで低消費電力の小さな計算
機が実現できる。図６にこれらの処理ができるＣＰＵを
使ったシステムの例を示す。ＣＰＵを小さくできるた
め、システム全体もコンパクトなものができ、消費電力
も抑えることができる。
【００３８】次に、本発明を浮動小数点の処理装置に応
用した実施例を図７に示す。７００〜７０３は複合命令
の命令コードを２サイクルにわたって発行させるための
シーケンサである。また、命令実行のパイプラインが乱
れた際に、ラッチ７０１をとめて次の命令の命令コード
を保持する機能も持つ。命令実行のパイプラインは、命
令間でレジスタの利用が競合したり、加算器をループし
て使う除算や平方根の演算のために生じる。７０４〜７
０８は命令コード７０９からそれぞれ対応するビットを
切り出す。演算部制御７１０はデコードされた結果７１
１から、個々の命令に対して必要な演算器の制御を指示
する信号７１２を作る。パイプライン制御７１３はデコ
ードされた結果７１４から、命令による実行ステップ数
の違いから生じるパイプラインの乱れを制御する信号７
１５を作る。レジスタ競合チェック７１６は切り出され
たレジスタフィールド７１７〜７１９を命令間で比較す
るこどでレジスタの競合を検知する。演算部７２０は、
図８に示すように、基本的に加算器８００と乗算器８０
１からなる。除算と平方根は加算器８００を繰り返し使
用することで実行する。
用した実施例を図７に示す。７００〜７０３は複合命令
の命令コードを２サイクルにわたって発行させるための
シーケンサである。また、命令実行のパイプラインが乱
れた際に、ラッチ７０１をとめて次の命令の命令コード
を保持する機能も持つ。命令実行のパイプラインは、命
令間でレジスタの利用が競合したり、加算器をループし
て使う除算や平方根の演算のために生じる。７０４〜７
０８は命令コード７０９からそれぞれ対応するビットを
切り出す。演算部制御７１０はデコードされた結果７１
１から、個々の命令に対して必要な演算器の制御を指示
する信号７１２を作る。パイプライン制御７１３はデコ
ードされた結果７１４から、命令による実行ステップ数
の違いから生じるパイプラインの乱れを制御する信号７
１５を作る。レジスタ競合チェック７１６は切り出され
たレジスタフィールド７１７〜７１９を命令間で比較す
るこどでレジスタの競合を検知する。演算部７２０は、
図８に示すように、基本的に加算器８００と乗算器８０
１からなる。除算と平方根は加算器８００を繰り返し使
用することで実行する。
【００３９】以上は、複合命令が２つの演算からなって
いる命令セットに対する処理装置の実施例であったが、
他の実施例として、複合命令で指定できる演算数が２か
らＮまでである場合の命令セットに対する処理装置の実
施例を図９に示す。
いる命令セットに対する処理装置の実施例であったが、
他の実施例として、複合命令で指定できる演算数が２か
らＮまでである場合の命令セットに対する処理装置の実
施例を図９に示す。
【００４０】本実施例は複合命令に対して次の様に処理
Ｎサイクルにわたった処理を行う。フェッチ部９００か
ら出力された複合命令のコード９０１はセレクタ９０４
に送られる。１つ前の命令が複合命令でない場合、セレ
クタ９０４では複合命令のコード９０１が選択される。
デコーダ９０７では、図１０（ｂ）のデコード表に基づ
いて、選択された複合命令９０６に対して乗算を実行す
るためのデコードが行われる。即ち、図１０（ａ）のデ
コーダ９０７の詳細図において、命令コード９０６が複
合命令でカウンタ値９０５が０のため、信号１００１〜
１００４のうち信号１００１がアサートされ、セレクタ
１００６〜１００８においてそれぞれ複合命令の演算１
用のレジスタ番号が選択される。また、複合命令の処理
中である事を示す信号９３１がアサートされる。デコー
ド結果に基づき、演算１用のデータ９１４，９１５がレ
ジスタ９１３から演算器１（９１６）に読み出され、そ
れらの演算結果９２１がレジスタ９１３に書き込まれ
る。以上が１サイクル目の処理となる。
Ｎサイクルにわたった処理を行う。フェッチ部９００か
ら出力された複合命令のコード９０１はセレクタ９０４
に送られる。１つ前の命令が複合命令でない場合、セレ
クタ９０４では複合命令のコード９０１が選択される。
デコーダ９０７では、図１０（ｂ）のデコード表に基づ
いて、選択された複合命令９０６に対して乗算を実行す
るためのデコードが行われる。即ち、図１０（ａ）のデ
コーダ９０７の詳細図において、命令コード９０６が複
合命令でカウンタ値９０５が０のため、信号１００１〜
１００４のうち信号１００１がアサートされ、セレクタ
１００６〜１００８においてそれぞれ複合命令の演算１
用のレジスタ番号が選択される。また、複合命令の処理
中である事を示す信号９３１がアサートされる。デコー
ド結果に基づき、演算１用のデータ９１４，９１５がレ
ジスタ９１３から演算器１（９１６）に読み出され、そ
れらの演算結果９２１がレジスタ９１３に書き込まれ
る。以上が１サイクル目の処理となる。
【００４１】カウンタ９２６では、図６に基づきイネー
ブル信号９３１がアサートされているためカウンタ値９
２７を更新し新しいカウンタ値９３２を生成する。カウ
ンタ９２６によって、１サイクル前の命令コードのデコ
ード情報９２７が次のサイクルの処理で信号９０５とカ
ウンタ値９３２として使用可能になる。信号９０５とカ
ウンタ値９３２を使用した複合命令の２サイクル目の各
ブロックの動作を説明する。フェッチ部９００は次の命
令をセレクタ９０４に出力する。供給停止信号９０５が
アサートされているので、フェッチ部９００はこの命令
コード９０１を出力し続ける。セレクタの制御信号９０
５が複合命令のデコードでアサートされたので、セレク
タ９０４は１つ前の命令コードである複合命令９０３を
選択する。デコーダ９０７では、制御信号９０５がアサ
ートされ、カウンタ値９３２が１を示すので、選択され
た複合命令９０６に対して演算２を実行するためのデコ
ードが図１０（ａ）の真理値表によって行われる。即
ち、図１０（ｂ）のデコーダの詳細図において、命令コ
ード９０６が複合命令で信号９０５が１で、カウンタ値
１のため、信号１００１〜１００９のうち信号１００２
がアサートされ、セレクタ１００５〜１００８において
それぞれ複合命令の演算２用のレジスタ番号が選択され
る。また、複合命令の処理中である事を示す信号９３１
がアサートされの状態を保つ。デコード結果に基づき、
演算２用のデータ９１４，９１５がレジスタから演算器
(９１７)に読み出され、それらの演算結果９１８がレジ
スタ913に書き込まれる。以上が複合命令の２サイクル
目の処理である。また、カウンタ９２６のイネーブル信
号９３１がアサート状態を保つので、図１１に基づきカ
ウンタ９２６では、カウンタ値９３２が更に更新され、
フェッチの停止信号９０５はアサート状態を保つ。
ブル信号９３１がアサートされているためカウンタ値９
２７を更新し新しいカウンタ値９３２を生成する。カウ
ンタ９２６によって、１サイクル前の命令コードのデコ
ード情報９２７が次のサイクルの処理で信号９０５とカ
ウンタ値９３２として使用可能になる。信号９０５とカ
ウンタ値９３２を使用した複合命令の２サイクル目の各
ブロックの動作を説明する。フェッチ部９００は次の命
令をセレクタ９０４に出力する。供給停止信号９０５が
アサートされているので、フェッチ部９００はこの命令
コード９０１を出力し続ける。セレクタの制御信号９０
５が複合命令のデコードでアサートされたので、セレク
タ９０４は１つ前の命令コードである複合命令９０３を
選択する。デコーダ９０７では、制御信号９０５がアサ
ートされ、カウンタ値９３２が１を示すので、選択され
た複合命令９０６に対して演算２を実行するためのデコ
ードが図１０（ａ）の真理値表によって行われる。即
ち、図１０（ｂ）のデコーダの詳細図において、命令コ
ード９０６が複合命令で信号９０５が１で、カウンタ値
１のため、信号１００１〜１００９のうち信号１００２
がアサートされ、セレクタ１００５〜１００８において
それぞれ複合命令の演算２用のレジスタ番号が選択され
る。また、複合命令の処理中である事を示す信号９３１
がアサートされの状態を保つ。デコード結果に基づき、
演算２用のデータ９１４，９１５がレジスタから演算器
(９１７)に読み出され、それらの演算結果９１８がレジ
スタ913に書き込まれる。以上が複合命令の２サイクル
目の処理である。また、カウンタ９２６のイネーブル信
号９３１がアサート状態を保つので、図１１に基づきカ
ウンタ９２６では、カウンタ値９３２が更に更新され、
フェッチの停止信号９０５はアサート状態を保つ。
【００４２】これらの一連の動作を演算Ｎ−１（カウン
タ値Ｎ−２に対応）に対するデコードまで繰り返す。演
算Ｎのデコードでは、図１１に示すように、制御信号９
０５がアサートされ、カウンタ値９３２がＮ−１を示す
ので、選択された複合命令９０６に対して演算Ｎを実行
するためのデコードが図１０（ｂ）の真理値表によって
行われる。即ち、図１０（ａ）のデコーダの詳細図にお
いて、命令コード９０６が複合命令で信号９０５が１
で、カウンタ値Ｎ−１のため、信号１００１〜１００４
のうち信号１００４がアサートされ、セレクタ１００６
〜１００８においてそれぞれ複合命令の演算Ｎ用のレジ
スタ番号が選択される。またカウンタ４２６のイネーブ
ル信号４３１をネゲートする。つぎのサイクルでカウン
タ926では、図１１に基づき、イネーブル信号９３１が
ネゲートされたことにより、カウンタ値９３２がクリア
され、フェッチの停止信号９０５とセレクタの制御信号
９０５がネゲートされる。信号９０５がネゲートされて
いるので、前のサイクルから保持されていた命令コード
９０１が、セレクタ９０４によりデコーダ９０７に渡さ
れるので、正しい命令実行順序通り命令の処理が続行可
能になる。
タ値Ｎ−２に対応）に対するデコードまで繰り返す。演
算Ｎのデコードでは、図１１に示すように、制御信号９
０５がアサートされ、カウンタ値９３２がＮ−１を示す
ので、選択された複合命令９０６に対して演算Ｎを実行
するためのデコードが図１０（ｂ）の真理値表によって
行われる。即ち、図１０（ａ）のデコーダの詳細図にお
いて、命令コード９０６が複合命令で信号９０５が１
で、カウンタ値Ｎ−１のため、信号１００１〜１００４
のうち信号１００４がアサートされ、セレクタ１００６
〜１００８においてそれぞれ複合命令の演算Ｎ用のレジ
スタ番号が選択される。またカウンタ４２６のイネーブ
ル信号４３１をネゲートする。つぎのサイクルでカウン
タ926では、図１１に基づき、イネーブル信号９３１が
ネゲートされたことにより、カウンタ値９３２がクリア
され、フェッチの停止信号９０５とセレクタの制御信号
９０５がネゲートされる。信号９０５がネゲートされて
いるので、前のサイクルから保持されていた命令コード
９０１が、セレクタ９０４によりデコーダ９０７に渡さ
れるので、正しい命令実行順序通り命令の処理が続行可
能になる。
【００４３】次に、本実施例での複合命令処理中の演算
例外発生時のコード変換９２３と例外レジスタ９２５の
動作を説明する。コード変換９２３は、カウンタ値９２
７を参照することで、複合命令９０６の処理進度を知
る。それにより、疑似的に未処理の演算だけを指示する
別の複合命令のコードに対しての変換を行いその結果９
２３を例外レジスタ９２５に保存する。演算Ｍ（１＜Ｍ
＜Ｎ）で例外が発生した場合のコード変換の例を図１２
に示す。
例外発生時のコード変換９２３と例外レジスタ９２５の
動作を説明する。コード変換９２３は、カウンタ値９２
７を参照することで、複合命令９０６の処理進度を知
る。それにより、疑似的に未処理の演算だけを指示する
別の複合命令のコードに対しての変換を行いその結果９
２３を例外レジスタ９２５に保存する。演算Ｍ（１＜Ｍ
＜Ｎ）で例外が発生した場合のコード変換の例を図１２
に示す。
【００４４】次に、ＶＬＩＷ（Very Long Instruction
Word）型の処理装置に対して、本発明を適用した実施例
を図１３に示す。一般にＶＬＩＷは１命令コードの各フ
ィールドで演算，主記憶制御，分岐制御を指示し、その
ため、それを処理する装置は１度に命令を実行する機能
を有している。本実施例では、命令を一度に処理する機
能を有する代わりに、カウンタ１３１３を用いることで
次のように命令を処理する。命令フェッチ１３０１はプ
ログラムカウンタ１３１２によって示されるアドレスに
格納されている命令コードを命令キャッシュ１３００よ
りデコーダ1302へ渡す。デコーダ１３０２では、分岐制
御を最後に実行する関係上、命令コードの左端のフィー
ルドから順にデコードする。カウンタは、デコードする
フィールドをデコーダに指示する。デコードの開始時に
カウント値は０にセットされ、フィールドがデコードさ
れる度にカウントが進み、全フィールドがデコードされ
た時点で０にクリアされる。カウントが進んでる間、カ
ウンタ１３１３は次命令アドレス決定部１３１０にプロ
グラムカウンタ１３１１の停止を指示する。プログラム
カウンタ１３１１は全フィールドがデコードされるまで
同じ値を示すため、命令フェッチ１３０１は同じ命令コ
ードをデコーダ１３０２に出力することができる。これ
により演算器の並列動作のための論理やレジスタのポー
ト数を増やすことなくＶＬＩＷの命令を処理できる。
Word）型の処理装置に対して、本発明を適用した実施例
を図１３に示す。一般にＶＬＩＷは１命令コードの各フ
ィールドで演算，主記憶制御，分岐制御を指示し、その
ため、それを処理する装置は１度に命令を実行する機能
を有している。本実施例では、命令を一度に処理する機
能を有する代わりに、カウンタ１３１３を用いることで
次のように命令を処理する。命令フェッチ１３０１はプ
ログラムカウンタ１３１２によって示されるアドレスに
格納されている命令コードを命令キャッシュ１３００よ
りデコーダ1302へ渡す。デコーダ１３０２では、分岐制
御を最後に実行する関係上、命令コードの左端のフィー
ルドから順にデコードする。カウンタは、デコードする
フィールドをデコーダに指示する。デコードの開始時に
カウント値は０にセットされ、フィールドがデコードさ
れる度にカウントが進み、全フィールドがデコードされ
た時点で０にクリアされる。カウントが進んでる間、カ
ウンタ１３１３は次命令アドレス決定部１３１０にプロ
グラムカウンタ１３１１の停止を指示する。プログラム
カウンタ１３１１は全フィールドがデコードされるまで
同じ値を示すため、命令フェッチ１３０１は同じ命令コ
ードをデコーダ１３０２に出力することができる。これ
により演算器の並列動作のための論理やレジスタのポー
ト数を増やすことなくＶＬＩＷの命令を処理できる。
【００４５】次に、加算と乗算を指示する複合命令を処
理する実施例において積和命令を処理する機能を付けた
実施例を図１４に示す。積和命令は、加算と乗算の処理
が独立である複合命令とは異なり、乗算結果に加算する
命令である。本実施例ではこの積和命令を次のように処
理する。複合命令と同様に２サイクルにわたり処理を行
うので、パイプラインを延ばす仕組みは実施例１に倣
う。但し、１サイクル目の乗算はレジスタに書き込まな
いため、書き込み抑止信号１４０１を出力する。そのか
わりテンポラリレジスタを経由し、２サイクル目の加算
の読み出しサイクルに合わせてバス１１５に出力する。
また、レジスタからの加算ソースは１つで良いので、読
み出しを抑止する。加算終了後、結果をレジスタに書き
込む。これらのタイミングを図１５に示す。図１６にデ
コーダの詳細及びデコード表を示す。命令コードデコー
ド部３００はデコード表に従い、各信号を出力する。10
9,１１０，１１１はそれぞれ、ソース１用，ソース２
用，ターゲット用フィールドの内容でレジスタ１１３に
渡される。信号１４０１は積和命令の乗算の書き込み抑
止と加算の読み出し抑止とバスへの出力制御に使う。
理する実施例において積和命令を処理する機能を付けた
実施例を図１４に示す。積和命令は、加算と乗算の処理
が独立である複合命令とは異なり、乗算結果に加算する
命令である。本実施例ではこの積和命令を次のように処
理する。複合命令と同様に２サイクルにわたり処理を行
うので、パイプラインを延ばす仕組みは実施例１に倣
う。但し、１サイクル目の乗算はレジスタに書き込まな
いため、書き込み抑止信号１４０１を出力する。そのか
わりテンポラリレジスタを経由し、２サイクル目の加算
の読み出しサイクルに合わせてバス１１５に出力する。
また、レジスタからの加算ソースは１つで良いので、読
み出しを抑止する。加算終了後、結果をレジスタに書き
込む。これらのタイミングを図１５に示す。図１６にデ
コーダの詳細及びデコード表を示す。命令コードデコー
ド部３００はデコード表に従い、各信号を出力する。10
9,１１０，１１１はそれぞれ、ソース１用，ソース２
用，ターゲット用フィールドの内容でレジスタ１１３に
渡される。信号１４０１は積和命令の乗算の書き込み抑
止と加算の読み出し抑止とバスへの出力制御に使う。
【００４６】
【発明の効果】以上述べたように、本発明によれば、複
合命令の処理をいくつかの実行単位に分割して処理する
ことで、サイズがコンパクトで、低消費電力なデータ処
理装置が提供できる。
合命令の処理をいくつかの実行単位に分割して処理する
ことで、サイズがコンパクトで、低消費電力なデータ処
理装置が提供できる。
【図１】本発明の１つの実施例のブロック図。
【図２】（ａ）本発明の１つの実施例における通常命令
処理時のタイミング図、（ｂ）本発明の１つの実施例に
おける複合命令処理時のタイミング図。
処理時のタイミング図、（ｂ）本発明の１つの実施例に
おける複合命令処理時のタイミング図。
【図３】本発明の１つの実施例のデコーダの詳細図とデ
コード表。
コード表。
【図４】本発明の１つの実施例における複合命令の例外
発生時のタイミング図。
発生時のタイミング図。
【図５】本発明の１つの実施例のコード変換の説明図。
【図６】本発明の１つの実施例を用いたシステム図。
【図７】本発明の他の１つの実施例のブロック図。
【図８】本発明の他の１つの実施例の演算部の詳細図。
【図９】本発明の他のもう１つの実施例のブロック図。
【図１０】（ａ）本発明の他のもう１つの実施例のデコ
ーダの詳細図、（ｂ）本発明の他のもう１つの実施例の
デコード表。
ーダの詳細図、（ｂ）本発明の他のもう１つの実施例の
デコード表。
【図１１】本発明の他のもう１つの実施例のカウンタの
真理値表。
真理値表。
【図１２】本発明の他のもう１つの実施例のコード変換
の説明図。
の説明図。
【図１３】（ａ）一般的なＶＬＩＷの命令形式、（ｂ）
本発明をＶＬＩＷに適用した実施例のブロック図。
本発明をＶＬＩＷに適用した実施例のブロック図。
【図１４】本発明の実施例に積和命令の処理機能を追加
した装置の実施例。
した装置の実施例。
【図１５】積和命令処理時のタイミング図。
【図１６】積和命令機能を追加したデコーダの詳細図と
デコード表。
デコード表。
【図１７】本発明を示す構成図。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 藤原 真二 東京都国分寺市東恋ケ窪一丁目280番地 株式会社 日立製作所 中央研究所内 (72)発明者 成田 正久 茨城県日立市幸町三丁目２番１号 日立 エンジニアリング株式会社内 (56)参考文献 特開 平４−247523（ＪＰ，Ａ) 特開 平５−53808（ＪＰ，Ａ) 特表 平７−505968（ＪＰ，Ａ) 米国特許6092183（ＵＳ，Ａ) 国際公開93／20507（ＷＯ，Ａ１) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 9/30 - 9/42
Claims (6)
- 【請求項１】命令をデコードし、上記命令が複数の演算
を実行する命令であることを検出する検出部と、上記検
出部によって複数の演算を実行する命令を検出した場合
は予め定められた１度に処理する演算数に基づいて上記
命令の一部のフィールドを演算順序に基づいて複数の命
令に組み替えるフィールド組み替え部と、上記組み替え
たフィールドの順序に同期して複数サイクルに演算実行
するための制御信号を生成する演算制御部とを有するデ
コーダと、 上記演算制御部からの制御信号に基づいて上記命令を複
数サイクルに分けて演算を実行する演算部と、命令実行中に上記演算部が処理できない例外処理が発生
した場合に、前記命令を記憶しておく例外レジスタとを
有し、 上記デコーダによって複数サイクルに分割された演算を
上記演算部が処理中に例外が発生した場合、上記命令を
未処理部分の演算に等価な命令コードに変換して上記例
外レジスタに記憶する ことを特徴とするデータ処理装
置。 - 【請求項２】請求項１において、 上記複数の演算を実行する命令は、ＶＬＩＷ命令である
ことを特徴とするデータ処理装置。 - 【請求項３】請求項１において、 上記検出部は、上記命令が指示する演算数が１度に処理
する演算数より多いときに、上記フィールド組替え部に
検出結果を出力し、上記フィールド組替え部は複数のサ
イクルに分割することを特徴とするデータ処理装置。 - 【請求項４】請求項１において、 上記演算部は１つの演算器であることを特徴とするデー
タ処理装置。 - 【請求項５】請求項１において、 上記演算部は上記命令が指示する演算数より少ない数の
演算器であることを特徴とするデータ処理装置。 - 【請求項６】請求項１において、 上記演算部は異なる演算処理を実行する演算器が複数あ
ることを特徴とするデータ処理装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04536594A JP3212213B2 (ja) | 1994-03-16 | 1994-03-16 | データ処理装置 |
| KR1019950004472A KR100334174B1 (ko) | 1994-03-16 | 1995-03-06 | 데이타처리장치 |
| US08/401,691 US6092183A (en) | 1994-03-16 | 1995-03-10 | Data processor for processing a complex instruction by dividing it into executing units |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07253888A JPH07253888A (ja) | 1995-10-03 |
| JP3212213B2 true JP3212213B2 (ja) | 2001-09-25 |
Family
ID=12717253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04536594A Expired - Lifetime JP3212213B2 (ja) | 1994-03-16 | 1994-03-16 | データ処理装置 |
Country Status (3)
| Country | Link |
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