JP3019818B2 - データ処理方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数の命令のデー
タ処理をパイプライン方式で実行するデータ処理装置お
よび方法に関する。

【０００２】

【従来の技術】従来、データ処理装置として複数の命令
のデータ処理をパイプライン方式で高速に実行するマイ
クロプロセッサがある。パイプライン方式のデータ処理
では、複数の命令を順次シフトさせて階層構造のハード
ウェアで処理するため、一つの命令のデータ処理に必要
な時間は削減されなくとも、複数の命令のデータ処理に
必要な時間を削減することができる。

【０００３】上述のようなデータ処理装置は、例えば、
“コンピュータ・アーキテクチャ定量的アプローチ第二
版、デビット・Ａ・パターソン／ジョン・Ｌ・ヘネシー
共著”などに開示されている。そのデータ処理装置を一
従来例として図８ないし図１１を参照して以下に説明す
る。

【０００４】なお、図８はデータ処理装置のハードウェ
アをパイプラインの処理手順に対応して表現した模式的
なブロック図であり、図９は各種の命令の命令コードの
フォーマットを示す模式図である。図１０は各種のビッ
ト操作のニモニックコードを示す模式図であり、図１１
は九つの命令のパイプライン処理の処理手順を示す模式
的なタイムチャートである。

【０００５】ここで例示するデータ処理装置１００は、
各種の処理データを更新自在に一時記憶するデータメモ
リ１０１と、各種のデータ処理を実行するマイクロプロ
セッサ１０２とを具備している。このマイクロプロセッ
サ１０２は、３２ビットのＲＩＳＣ(Ｒeduced Ｉnstru
ction Ｓet Ｃomputer)チップからなり、図８に示す
ように、所定のハードウェアを物理的に具備して五段の
ステージ１〜５を論理的に具備している。

【０００６】第一段目のステージである命令フェッチス
テージ１は、プログラムカウンタ１１、インストラクシ
ョンメモリ１２、加算器１３、マルチプレクサ１４、等
を具備しており、各種の命令をフェッチする。第二段目
のステージである命令デコードステージ２は、レジスタ
ファイル１５や符号拡張器１６等を具備しており、命令
フェッチステージ１でフェッチされた命令のデコードと
レジスタファイル１５からの読み出しとを実行する。レ
ジスタファイル１５は、３２ビットの記憶容量を各々具
備する３２個の内部レジスタからなるので、３２ビット
の命令コードや処理データを３２個まで別個に記憶す
る。

【０００７】第三段目のステージである処理実行ステー
ジ３は、ゼロ判定器１７、マルチプレクサ１８，１９、
ＡＬＵ(Ａrithmetic and Ｌogical Ｕnit)２０、等
を具備しており、例えば、命令がワード／ストアの場合
は、命令デコードステージ２でデコードされた命令から
ビット操作する処理データの実行アドレスを生成し、命
令が演算処理の場合は、処理データに対するＡＬＵ演算
のデータ処理などを実行し、命令が条件分岐の場合は、
条件成立の判定処理を実行する。

【０００８】第四段目のステージであるメモリアクセス
ステージ４は、各種の処理データを更新自在に一時記憶
するデータメモリ１０１を具備しており、例えば、命令
がロード／ストアの場合、処理実行ステージ３により生
成された実行アドレスでデータメモリ１０１にアクセス
して処理データのリードやライトを実行する。

【０００９】第五段目のステージであるライトバックス
テージ５は、マルチプレクサ２１等を具備しており、例
えば、命令がロードの場合、メモリアクセスステージ４
でデータメモリ１０１から読み出された処理データを命
令デコードステージ２から命令デコードステージ２のレ
ジスタファイル１５に格納する。

【００１０】上述のような構造のデータ処理装置１００
に各種動作を実行させる命令は、３２ビットの命令コー
ドのフォーマットが図９に示すように設定されており、
各種のビット操作のニモニックコードが図１０に示すよ
うに表現される。

【００１１】例えば、処理データのロード／ストア／即
値演算／条件分岐などの命令に利用されるＩタイプの命
令コードのフォーマットでは、その命令の種類が６ビッ
トの“Opcode”に設定され、レジスタファイル１５の３
２個の内部レジスタから処理データを読み出す１個の識
別データなどが５ビットの“rs１”に設定される。さら
に、処理データを格納する１個の内部レジスタの識別デ
ータなどが５ビットの“rd”に設定され、実行アドレス
のオフセット値や演算処理する即値などの各種データが
１６ビットの“immediate”に設定される。

【００１２】また、レジスタ間でのデータ演算などの命
令に利用されるＲタイプの命令コードのフォーマットで
は、その命令の種類が６ビットの“Opcode”に設定さ
れ、レジスタファイル１５の３２個の内部レジスタから
演算処理する二つの処理データを読み出す２個が各々５
ビットの“rs１”と“rs２”とに個々に設定される。演
算処理した処理データを格納する１個の内部レジスタが
５ビットの“rd”に設定され、演算処理の内容などの各
種データが１６ビットの“func”に設定される。

【００１３】さらに、無条件分岐などの命令に利用され
るＪタイプの命令コードのフォーマットでは、その命令
の種類が６ビットの“Opcode”に設定され、プログラム
カウンタ１１に対するオフセットなどの各種データが１
６ビットの“Offset added to PC”に設定される。

【００１４】上述のような構造のデータ処理装置１００
は、一つのデータ処理が複数の命令からなる場合でも、
これをパイプライン方式で高速に実行する。例えば、図
１１に示すように、データメモリ１０１の特定の処理デ
ータの２２番目のビットをクリアするビット操作と、こ
のビット操作されたデータメモリ１０１の処理データの
所定のデータ処理とを実行するような場合、最初のビッ
ト操作の五つの命令と後続のデータ処理の四つの命令と
の合計九つの命令のデータ処理がパイプライン方式で順
次実行される。

【００１５】最初のビット操作の第一の命令“ＬＷ”の
データ処理では、命令が命令フェッチステージ１にフェ
ッチされて命令デコードステージ２でデコードされ、こ
の命令から処理実行ステージ３でデータメモリ１０１の
実行アドレスが生成される。この実行アドレスでメモリ
アクセスステージ４によりデータメモリ１０１から処理
データが読み出され、この処理データがライトバックス
テージ５により命令デコードステージ２に帰還されてレ
ジスタファイル１５に一時保存される。

【００１６】同様に、第二第三の命令“ＬＨＩ，ＸＯＲ
Ｉ”のデータ処理ではマスクパターンなどの操作データ
がレジスタファイル１５に設定され、第四の命令“ＡＮ
Ｄ”のデータ処理ではデータメモリ１０１から読み出さ
れた処理データが操作データによりビット操作される。
第五の命令“ＳＷ”のデータ処理では、ビット操作され
た処理データがデータメモリ１０１に読出時と同一のア
ドレスで再度格納されるので、これでデータメモリ１０
１に事前に格納されている処理データがビット操作され
たことになる。

【００１７】上述のような各種の命令の各々のデータ処
理は、データ処理装置１００の五段のステージ１〜５に
個々に対応した五段からなり、複数の命令の五段のデー
タ処理は一段ずつシフトされてデータ処理装置１００の
ステージ１〜５で並列にデータ処理される。

【００１８】従って、五つの命令からなる一番目のビッ
ト操作は“５×５＝２５”クロック分のデータ処理が
“５＋５−１＝９”クロックで完了し、これに後続する
四つの命令からなる二番目のデータ処理も８クロックで
完了する。そして、これら二つの処理動作も連続的にパ
イプライン処理されるので、全部で４５クロック分のデ
ータ処理が１３クロックで完了する。

【００１９】なお、ここではデータメモリ１０１とマイ
クロプロセッサ１０２とが別体のデータ処理装置１００
を例示したが、このようなデータメモリ１０１とマイク
ロプロセッサ１０２とが一体化されたデータ処理装置
（図示せず）も現在は実用化されている。また、マイク
ロプロセッサ１０２にインストラクションメモリ１２が
一体化されていることを例示したが、マイクロプロセッ
サ１０２とインストラクションメモリ１２とが別体のデ
ータ処理装置（図示せず）も実用化されている。

【００２０】

【発明が解決しようとする課題】上述のようなデータ処
理装置１００は、パイプライン処理によりデータ処理を
高速に実行することができるが、上述のように一つのデ
ータ処理であるビット操作を実行するために三つから五
つの命令を必要としている。このため、データメモリ１
０１の処理データをビット操作するために複数の命令を
入力する必要があり、処理速度の向上が効果的でないと
ともに、プログラムの容量が増大して作成の負担も増大
している。

【００２１】このような課題を解決するため、例えば、
本出願人が製品化したデータ処理装置（図示せず）など
では、ビット操作などのデータ処理を一つの命令で実行
できるようになっている。このデータ処理装置の場合、
ビット操作の命令は“命令フェッチ，命令デコー
ド，アドレス生成，データリード，データ作成，
データ変更，データライト”なる七段のデータ処理
で形成されている。第四のデータ処理でデータメモリか
ら読み出された処理データは、第五のデータ処理で作成
される処理データにより第六のデータ処理でビット操作
され、第七のデータ処理でデータメモリに格納される。

【００２２】上述のようなデータ処理装置の場合、一つ
の命令でビット操作のデータ処理を実行することができ
るが、その第三と第五と第六とのデータ処理で処理実行
ステージを動作させ、第四と第七との処理でメモリアク
セスステージを動作させる必要がある。

【００２３】つまり、上述したビット操作のデータ処理
では、第三の処理で動作させる処理実行ステージを第六
の処理まで占有する必要があるので、これが終了するま
で後続の命令のデータ処理で処理実行ステージを使用す
ることができない。このため、上述したデータ処理装置
では、ビット操作のデータ処理を実行すると後続のデー
タ処理は３クロック分までデータ処理を一時停止させる
必要があり、パイプライン処理の動作効率が低下してい
る。

【００２４】本発明は上述のような課題に鑑みてなされ
たものであり、ビット操作を実行した場合のパイプライ
ンの処理効率の低下を軽減できるデータ処理装置および
方法を提供することを目的とする。

【００２５】

【課題を解決するための手段】本発明の一のデータ処理
装置は、各種の処理データを更新自在に一時記憶する別
体のデータメモリにビット操作の命令に対応してアクセ
スし、該データメモリから処理データを読み出してビッ
ト操作してから再度格納するＲＩＳＣ型のデータ処理装
置において、ビット操作や演算処理の命令をフェッチす
る命令フェッチ手段と、該命令フェッチ手段でフェッチ
された命令をデコードする命令デコード手段と、該命令
デコード手段でデコードされた命令がビット操作の場合
には対応する処理データの実行アドレスを生成して演算
処理の場合には対応する演算処理を実行するアドレス生
成手段と、該アドレス生成手段により生成された実行ア
ドレスで前記データメモリから処理データを読み出すデ
ータ読出手段と、該データ読出手段で読み出された処理
データに前記命令デコード手段でデコードされた命令の
ビット操作を前記アドレス生成手段の演算処理とは別個
に実行するビット操作手段と、該ビット操作手段でビッ
ト操作された処理データを前記アドレス生成手段により
生成された実行アドレスで前記データメモリに格納する
データ格納手段と、を具備している。

【００２６】従って、命令フェッチ手段がビット操作の
命令の入力を受け付けると、この入力された命令を命令
デコード手段がデコードする。このデコードされた命令
からアドレス生成手段がビット操作する処理データの実
行アドレスを生成すると、この生成された実行アドレス
でデータ読出手段がデータメモリから処理データを読み
出す。この読み出された処理データに命令デコード手段
でデコードされた命令のビット操作をビット操作手段が
実行するので、このビット操作された処理データをアド
レス生成手段により生成された実行アドレスでデータ格
納手段がデータメモリに格納する。

【００２７】つまり、上述のデータ処理装置のデータ処
理方法は“命令フェッチ，命令デコード，アドレ
ス生成，データリード，ビット操作，データライ
ト”なる六段のデータ処理で形成されており、第四段目
のデータリードでデータメモリから読み出された処理デ
ータは第五段目のビット操作でビット操作されてから第
六段目のデータライトでデータメモリに格納される。こ
のため、一つの命令の入力に対応してビット操作のデー
タ処理が実行され、このビット操作のデータ処理は６ク
ロックで完了する。しかも、第三段目のアドレス生成と
第五段目のビット操作とは各々専用の手段で個々に実行
されるので、一つの処理ステージを複数のデータ処理間
で占有する動作は第四段目のデータリードから第六段目
のデータライトまでとなり、ビット操作を実行した場合
の後続のデータ処理の一時停止は最大でも２クロックで
良い。

【００２８】なお、上述のような本発明の各種手段は、
その機能を実現するよう形成されていれば良く、例え
ば、専用のハードウェア、適正な機能がプログラムによ
り付与されたコンピュータ、適正なプログラムによりコ
ンピュータの内部に実現された機能、これらの組み合わ
せ、等を許容する。

【００２９】本発明の他のＲＩＳＣ型のデータ処理装置
は、各種の処理データを更新自在に一時記憶するデータ
メモリと、ビット操作や演算処理の命令をフェッチする
命令フェッチ手段と、該命令フェッチ手段でフェッチさ
れた命令をデコードする命令デコード手段と、該命令デ
コード手段でデコードされた命令がビット操作の場合に
は対応する処理データの実行アドレスを生成して演算処
理の場合には対応する演算処理を実行するアドレス生成
手段と、該アドレス生成手段により生成された実行アド
レスで前記データメモリから処理データを読み出すデー
タ読出手段と、該データ読出手段で読み出された処理デ
ータに前記命令デコード手段でデコードされた命令のビ
ット操作を前記アドレス生成手段の演算処理とは別個に
実行するビット操作手段と、該ビット操作手段でビット
操作された処理データを前記アドレス生成手段により生
成された実行アドレスで前記データメモリに格納するデ
ータ格納手段と、を具備している。

【００３０】従って、命令フェッチ手段がビット操作の
命令の入力を受け付けると、この入力された命令を命令
デコード手段がデコードする。このデコードされた命令
からアドレス生成手段がビット操作する処理データの実
行アドレスを生成すると、この生成された実行アドレス
でデータ読出手段がデータメモリから処理データを読み
出す。この読み出された処理データに命令デコード手段
でデコードされた命令のビット操作をビット操作手段が
実行するので、このビット操作された処理データをアド
レス生成手段により生成された実行アドレスでデータ格
納手段がデータメモリに格納する。

【００３１】つまり、上述のデータ処理装置のデータ処
理方法は“命令フェッチ，命令デコード，アドレ
ス生成，データリード，ビット操作，データライ
ト”なる六段のデータ処理で形成されており、第四のデ
ータリードでデータメモリから読み出された処理データ
は第五段目のビット操作でビット操作されてから第六段
目のデータライトでデータメモリに格納される。このた
め、一つの命令の入力に対応してビット操作のデータ処
理が実行され、このビット操作のデータ処理は６クロッ
クで完了する。しかも、第三段目のアドレス生成と第五
段目のビット操作とは各々専用の手段で個々に実行され
るので、一つの処理ステージを複数のデータ処理間で占
有する動作は第四のデータリードから第六段目のデータ
ライトまでとなり、ビット操作を実行した場合の後続の
データ処理の一時停止は最大でも２クロックで良い。

【００３２】本発明の他のデータ処理装置は、各種の処
理データを更新自在に一時記憶する別体のデータメモリ
にビット操作の命令に対応してアクセスし、該データメ
モリから処理データを読み出してビット操作してから再
度格納するＲＩＳＣ型のデータ処理装置において、前記
データメモリとは別個に各種の処理データを更新自在に
一時記憶するデータ記憶手段と、ビット操作や演算処理
の命令をフェッチする命令フェッチ手段と、該命令フェ
ッチ手段でフェッチされた命令をデコードする命令デコ
ード手段と、該命令デコード手段でデコードされた命令
がビット操作の場合には対応する処理データの実行アド
レスを生成して演算処理の場合には対応する演算処理を
実行するアドレス生成手段と、該アドレス生成手段によ
り生成された実行アドレスで前記データメモリと前記デ
ータ記憶手段との一方から処理データを読み出すデータ
読出手段と、該データ読出手段で読み出された処理デー
タに前記命令デコード手段でデコードされた命令のビッ
ト操作を前記アドレス生成手段の演算処理とは別個に実
行するビット操作手段と、該ビット操作手段でビット操
作された処理データを前記アドレス生成手段により生成
された実行アドレスで前記データメモリと前記データ記
憶手段との一方に格納するデータ格納手段と、を具備し
ている。

【００３３】従って、命令フェッチ手段がビット操作の
命令の入力を受け付けると、この入力された命令を命令
デコード手段がデコードする。このデコードされた命令
からアドレス生成手段がビット操作する処理データの実
行アドレスを生成すると、この生成された実行アドレス
でデータ読出手段がデータメモリとデータ記憶手段との
一方から処理データを読み出す。この読み出された処理
データに命令デコード手段でデコードされた命令のビッ
ト操作をビット操作手段が実行するので、このビット操
作された処理データをアドレス生成手段により生成され
た実行アドレスでデータ格納手段がデータメモリとデー
タ記憶手段との一方に格納する。

【００３４】つまり、上述のデータ処理装置のデータ処
理方法は“命令フェッチ，命令デコード，アドレ
ス生成，データリード，ビット操作，データライ
ト”なる六段のデータ処理で形成されており、第四段目
のデータリードでデータメモリとデータ記憶手段との一
方から読み出された処理データは第五のビット操作でビ
ット操作されてから第六段目のデータライトでデータメ
モリとデータ記憶手段との一方に格納される。このた
め、一つの命令の入力に対応してビット操作のデータ処
理が実行され、このビット操作のデータ処理は６クロッ
クで完了する。しかも、第三段目のアドレス生成と第五
段目のビット操作とは各々専用の手段で個々に実行され
るので、一つの処理ステージを複数のデータ処理間で占
有する動作は第四段目のデータリードから第六段目のデ
ータライトまでとなり、ビット操作を実行した場合の後
続のデータ処理の一時停止は最大でも２クロックで良
い。特に、ビット操作の対象がデータメモリとデータ記
憶手段との２個なので、一方をビット操作に利用して他
方を後続のデータ処理に利用するならば、この後続のデ
ータ処理を一時停止する必要はない。

【００３５】本発明の他のＲＩＳＣ型のデータ処理装置
は、各種の処理データを更新自在に一時記憶するデータ
メモリと、該データメモリとは別個に各種の処理データ
を更新自在に一時記憶するデータ記憶手段と、ビット操
作や演算処理の命令をフェッチする命令フェッチ手段
と、該命令フェッチ手段でフェッチされた命令をデコー
ドする命令デコード手段と、該命令デコード手段でデコ
ードされた命令がビット操作の場合には対応する処理デ
ータの実行アドレスを生成して演算処理の場合には対応
する演算処理を実行するアドレス生成手段と、該アドレ
ス生成手段により生成された実行アドレスで前記データ
メモリと前記データ記憶手段との一方から処理データを
読み出すデータ読出手段と、該データ読出手段で読み出
された処理データに前記命令デコード手段でデコードさ
れた命令のビット操作を前記アドレス生成手段の演算処
理とは別個に実行するビット操作手段と、該ビット操作
手段でビット操作された処理データを前記アドレス生成
手段により生成された実行アドレスで前記データメモリ
と前記データ記憶手段との一方に格納するデータ格納手
段と、を具備している。

【００３６】従って、命令フェッチ手段がビット操作の
命令の入力を受け付けると、この入力された命令を命令
デコード手段がデコードする。このデコードされた命令
からアドレス生成手段がビット操作する処理データの実
行アドレスを生成すると、この生成された実行アドレス
でデータ読出手段がデータメモリとデータ記憶手段との
一方から処理データを読み出す。この読み出された処理
データに命令デコード手段でデコードされた命令のビッ
ト操作をビット操作手段が実行するので、このビット操
作された処理データをアドレス生成手段により生成され
た実行アドレスでデータ格納手段がデータメモリとデー
タ記憶手段との一方に格納する。

【００３７】つまり、上述のデータ処理装置のデータ処
理方法は“命令フェッチ，命令デコード，アドレ
ス生成，データリード，ビット操作，データライ
ト”なる六段のデータ処理で形成されており、第四段目
のデータリードでデータメモリとデータ記憶手段との一
方から読み出された処理データは第五のビット操作でビ
ット操作されてから第六段目のデータライトでデータメ
モリとデータ記憶手段との一方に格納される。このた
め、一つの命令の入力に対応してビット操作のデータ処
理が実行され、このビット操作のデータ処理は６クロッ
クで完了する。しかも、第三段目のアドレス生成と第五
段目のビット操作とは各々専用の手段で個々に実行され
るので、一つの処理ステージを複数のデータ処理間で占
有する動作は第四段目のデータリードから第六段目のデ
ータライトまでとなり、ビット操作を実行した場合の後
続のデータ処理の一時停止は最大でも２クロックで良
い。特に、ビット操作の対象がデータメモリとデータ記
憶手段との２個なので、一方をビット操作に利用して他
方を後続のデータ処理に利用するならば、この後続のデ
ータ処理を一時停止する必要はない。

【００３８】本発明の一のＲＩＳＣ型のデータ処理装置
のデータ処理方法は、各種の処理データを更新自在に一
時記憶するデータメモリにビット操作の命令に対応して
アクセスし、該データメモリから処理データを読み出し
てビット操作してから再度格納するデータ処理方法にお
いて、ビット操作や演算処理の命令をフェッチし、この
フェッチされた命令をデコードし、このデコードされた
命令がビット操作の場合には対応する処理データの実行
アドレスを生成して演算処理の場合には対応する演算処
理を実行し、この生成された実行アドレスで前記データ
メモリから処理データを読み出し、この読み出された処
理データにデコードされた命令のビット操作を前記アド
レス生成手段の演算処理とは別個に実行し、このビット
操作された処理データを生成された実行アドレスで前記
データメモリに格納するようにした。

【００３９】従って、このデータ処理方法は“命令フ
ェッチ，命令デコード，アドレス生成，データリ
ード，ビット操作，データライト”なる六段のデー
タ処理で形成されており、第四のデータリードでデータ
メモリから読み出された処理データは第五段目のビット
操作でビット操作されてから第六段目のデータライトで
データメモリに格納される。このため、一つの命令の入
力に対応してビット操作のデータ処理が実行され、この
ビット操作のデータ処理は６クロックで完了する。しか
も、第三段目のアドレス生成と第五段目のビット操作と
を各々専用の手段で個々に実行できるので、一つの処理
ステージを複数のデータ処理間で占有する動作は第四の
データリードから第六段目のデータライトまでとなり、
ビット操作を実行した場合の後続のデータ処理の一時停
止は最大でも２クロックで良い。

【００４０】本発明の他のＲＩＳＣ型のデータ処理装置
のデータ処理方法は、各種の処理データを更新自在に一
時記憶するデータメモリとデータ記憶手段との一方にビ
ット操作の命令に対応してアクセスし、前記データメモ
リと前記データ記憶手段との一方から処理データを読み
出してビット操作してから再度格納するデータ処理方法
において、ビット操作や演算処理の命令をフェッチし、
このフェッチされた命令をデコードし、このデコードさ
れた命令がビット操作の場合には対応する処理データの
実行アドレスを生成して演算処理の場合には対応する演
算処理を実行し、この生成された実行アドレスで前記デ
ータメモリと前記データ記憶手段との一方から処理デー
タを読み出し、この読み出された処理データにデコード
された命令のビット操作を前記アドレス生成手段の演算
処理とは別個に実行し、このビット操作された処理デー
タを生成された実行アドレスで前記データメモリと前記
データ記憶手段との一方に格納するようにした。

【００４１】従って、このデータ処理方法は“命令フ
ェッチ，命令デコード，アドレス生成，データリ
ード，ビット操作，データライト”なる六段のデー
タ処理で形成されており、第四段目のデータリードでデ
ータメモリとデータ記憶手段との一方から読み出された
処理データは第五のビット操作でビット操作されてから
第六段目のデータライトでデータメモリとデータ記憶手
段との一方に格納される。このため、一つの命令の入力
に対応してビット操作のデータ処理が実行され、このビ
ット操作のデータ処理は６クロックで完了する。しか
も、第三段目のアドレス生成と第五段目のビット操作と
は各々専用の手段で個々に実行できるので、一つの処理
ステージを複数のデータ処理間で占有する動作は第四段
目のデータリードから第六段目のデータライトまでとな
り、ビット操作を実行した場合の後続のデータ処理の一
時停止は最大でも２クロックで良い。特に、ビット操作
の対象がデータメモリとデータ記憶手段との２個なの
で、一方をビット操作に利用して他方を後続のデータ処
理に利用するならば、この後続のデータ処理を一時停止
する必要はない。

【００４２】

【発明の実施の形態】本発明の実施の一形態を図１ない
し図６を参照して以下に説明する。なお、本実施の形態
に関して前述した一従来例と同一の部分は、同一の名称
を使用して詳細な説明は省略する。

【００４３】図１は本実施の形態のデータ処理装置のハ
ードウェアをパイプラインの処理手順に対応して表現し
た模式的なブロック図、図２はビット操作器の内部構造
を示すブロック図、図３は命令の命令コードのフォーマ
ットを示す模式図、図４は各種のビット操作のニモニッ
クコードを示す模式図、図５は二つの処理動作の五つの
命令のパイプライン処理の処理手順を示す模式的なタイ
ムチャートである。

【００４４】本実施の形態のデータ処理装置２００も、
図１に示すように、前述したデータ処理装置１００と同
様にデータメモリ２０１とマイクロプロセッサ２０２と
を具備しているが、前述したデータ処理装置１００とは
相違して六段のステージ３１〜３６が論理的に形成され
ている。

【００４５】第一段目のステージである命令フェッチス
テージ３１は命令フェッチ手段に相当し、プログラムカ
ウンタ４１、インストラクションメモリ４２、加算器４
３、マルチプレクサ４４、等を具備しており、各種の命
令をフェッチする。第二段目のステージである命令デコ
ードステージ３２は命令デコード手段に相当し、レジス
タファイル４５や符号拡張器４６等を具備しており、命
令フェッチステージ３１でフェッチされた命令のデコー
ドとレジスタファイル４５からの読み出しとを実行す
る。

【００４６】第三段目のステージであるアドレス生成ス
テージ３３はアドレス生成手段に相当し、ゼロ判定器４
７、マルチプレクサ４８，４９、ＡＬＵ５０、等を具備
しており、例えば、命令がビット操作の場合、命令デコ
ードステージ３２でデコードされた命令からビット操作
する処理データの実行アドレスを生成する。

【００４７】第四段目のステージであるメモリリードス
テージ３４はデータ読出手段に相当し、マルチプレクサ
５１，５２やデータメモリ２０１を具備しており、例え
ば、命令がビット操作の場合、アドレス生成ステージ３
３により生成された実行アドレスでデータメモリ２０１
から処理データを読み出す。

【００４８】第五段目のステージであるビットオペレー
トステージ３５はビット操作手段に相当し、マルチプレ
クサ５３やビット操作器５４等を具備している。このビ
ットオペレートステージ３５は、例えば、命令が従来の
方式の場合は、従来と同様に命令を命令デコードステー
ジ３２のレジスタファイル４５に格納するが、命令がビ
ット操作の場合は、メモリリードステージ３４でデータ
メモリ２０１から読み出された処理データに命令デコー
ドステージ３２でデコードされた命令のビット操作を実
行する。

【００４９】第六段目のステージであるメモリライトス
テージ３６はデータ格納手段に相当し、例えば、命令が
ビット操作の場合、ビットオペレートステージ３５でビ
ット操作された処理データをアドレス生成ステージ３３
により生成された実行アドレスでデータメモリ２０１に
格納する。

【００５０】上述したビットオペレートステージ３５の
ビット操作器５４は、図２に示すように、３２個のビッ
ト変換回路６１を具備しており、これら３２個のビット
変換回路６１の各々の入力配線６２と出力配線６３とが
データメモリ２０１の３２個の出力端子と入力端子とに
パラレルに接続されている。

【００５１】ビット変換回路６１は、第一第二のビット
選択回路６４，６５を各々具備しており、第一のビット
選択回路６４は、例えば、三入力のマルチプレクサから
なる。第一のビット選択回路６４は、第一の入力端子に
入力配線６２がインバータ６６を介して接続されてお
り、第二第三の入力端子には“０”と“１”との出力回
路（図示せず）が接続されている。

【００５２】第一のビット選択回路６４の第一から第三
の制御端子には命令デコードステージ３２の出力端子が
３ステージ分のパイプラインレジスタを介して接続され
ているので、第一のビット選択回路６４は、データメモ
リ２０１から読み出された処理データのビットの反転出
力と“０”と“１”との一つをデコードされたビット操
作の命令に対応して出力する。

【００５３】第二のビット選択回路６５は、例えば、二
入力のマルチプレクサからなり、一方の入力端子には入
力配線６２が接続されて他方の入力端子には第一のビッ
ト選択回路６４の出力端子が接続されている。第二のビ
ット選択回路６５は、二つの制御端子に一方にインバー
タ６７を介して命令デコードステージ３２の出力端子が
３ステージ分のパイプラインレジスタを介して接続され
ているので、データメモリ２０１から読み出された処理
データのビットと第一のビット選択回路６４が出力する
ビットとの一方をデコードされたビット操作の命令に対
応して出力する。

【００５４】上述のような構造のデータ処理装置２００
に各種動作を実行させる命令は、ビット操作の３２ビッ
トの命令コードのフォーマットが図３に示すように設定
されており、各種のビット操作のニモニックコードが図
４に示すように表現される。

【００５５】つまり、処理データのビット操作であるセ
ット／クリア／反転などに利用されるＢタイプの命令コ
ードのフォーマットは、そのビット操作の種類が６ビッ
トの“Opcode”に設定され、データメモリ２０１のビッ
ト操作する処理データの実行アドレスのベースアドレス
を格納するレジスタファイル４５の３２個のレジスタの
１個の識別データが５ビットの“rs１”に設定され、さ
らに、３２ビットの処理データに対するビット操作の実
行位置が５ビットの“bit#”に設定される。実行アドレ
スのオフセットとなる１６ビットの符号付即値が“imme
diate”に設定される。

【００５６】より詳細には、ここでは“rs１”にはレジ
スタファイル４５の３２個のレジスタの１個の識別デー
タが設定され、そのレジスタの記憶データに加算等する
パラメータが“immediate”に設定されるので、“rs
１”で指定されたレジスタファイル４５のレジスタのベ
ースアドレスに“immediate”に設定されたオフセット
を加算等することでデータメモリ２０１のビット操作す
る処理データの実行アドレスが生成される。

【００５７】なお、処理データのロード／ストア／即値
演算／条件分岐などの命令に利用されるＩタイプ、レジ
スタ間でのデータ演算などの命令に利用されるＲタイ
プ、無条件分岐などの命令に利用されるＪタイプ、等の
命令コードは従来と同様であり、本発明と直接には関係
ないので説明を省略する。

【００５８】上述のような構成において、本実施の形態
のデータ処理装置２００も、一従来例として前述したデ
ータ処理装置１００と同様に、各種の命令によるデータ
処理をパイプライン方式で高速に実行する。例えば、図
５に示すように、一番目の処理動作としてデータメモリ
２０１の特定の処理データの２２番目のビットをクリア
するビット操作を実行する場合、本実施の形態のデータ
処理装置２００のデータ処理方法では、ビット操作用の
一つの命令を入力すれば良い。

【００５９】その場合、ビット操作の命令が命令フェッ
チステージ３１にフェッチされて命令デコードステージ
３２でデコードされ、この命令からアドレス生成ステー
ジ３３でビット操作する処理データの実行アドレスが生
成される。この実行アドレスでメモリリードステージ３
４によりデータメモリ２０１から処理データが読み出さ
れ、この処理データがビットオペレートステージ３５で
デコードされた命令に対応してビット操作される。この
ビット操作された処理データはメモリライトステージ３
６でメモリリードステージ３４に帰還され、実行アドレ
スに対応してデータメモリ２０１に再度格納される。

【００６０】本実施の形態のデータ処理装置２００のデ
ータ処理方法は、上述のように“命令フェッチ，命
令デコード，アドレス生成，データリード，ビッ
ト操作，データライト”なる六段のデータ処理で形成
されており、第四段目のデータリードでデータメモリ２
０１から読み出された処理データは第五段目のビット操
作でビット操作されてから第六段目のデータライトでデ
ータメモリ２０１に格納される。

【００６１】このため、ビット操作のデータ処理を実行
するために入力する命令が一つで良いので、プログラム
の容量を削減して作成の負担を軽減することができ、従
来は９クロックほど必要であったビット操作のデータ処
理を６クロックで完了することができるので、データ処
理の速度を向上させることができる。

【００６２】ただし、本実施の形態のデータ処理装置２
００のデータ処理方法でも、第四段目のデータリードと
第六段目のデータライトとで１個のデータメモリ２０１
にアクセスするので、第四段目のデータリードを開始し
てから第六段目のデータライトを完了するまでは、後続
のデータ処理でデータメモリ２０１の同一のアドレスに
アクセスすることは好ましくない。つまり、ビット操作
の後続のデータ処理でデータメモリ２０１にアクセスす
る場合、そのデータ処理を一時停止させる必要が発生す
ることがあるが、このデータ処理の一時停止は最大でも
２クロックで良い。

【００６３】例えば、図５(ａ)に示すように、ビット操
作の後続のデータ処理の第一段目でデータメモリ２０１
にアクセスするとしても、そのアドレスがビット操作と
は相違して第二段目でメモリアクセスしないならば、デ
ータ処理を一時停止させる必要はなく、従来は１３クロ
ックほど必要であった二つのデータ処理を１０クロック
で完了することができる。

【００６４】もしも、図５(ｂ)に示すように、ビット操
作の後続のデータ処理の第一段目でメモリアクセスがな
く第二段目でデータメモリ２０１の同一のアドレスにア
クセスするならば、そのデータ処理を１クロックだけ停
止させれば良いので二つのデータ処理を１１クロックで
完了することができる。

【００６５】そして、図５(ｃ)に示すように、ビット操
作の後続のデータ処理の第一段目でデータメモリ２０１
の同一のアドレスにアクセスするならば、そのデータ処
理を２クロックまで停止させることになるが、それでも
二つのデータ処理を１２クロックで完了することができ
るので、従来の１３クロックよりは迅速にデータ処理を
終了できることになる。

【００６６】つまり、本実施の形態のデータ処理装置２
００のデータ処理方法では、ビット操作を一つの命令で
実行させることができるので、プログラムの容量を削減
して作成の負担を軽減するとともにデータ処理の速度を
向上させることができ、後続のデータ処理でデータメモ
リ２０１にアクセスする場合でも、従来装置の方法より
迅速にデータ処理を完了することができる。

【００６７】なお、本発明は上記形態に限定されるもの
ではなく、その要旨を逸脱しない範囲で各種の変形を許
容する。例えば、上記形態ではデータ処理装置２００が
別体のデータメモリ２０１とマイクロプロセッサ２０２
とで形成されていることを例示したが、これらが一体化
されたデータ処理装置（図示せず）なども実施可能であ
る。また、マイクロプロセッサ２０２にインストラクシ
ョンメモリ４２が一体化されていることを例示したが、
これが別体とされたデータ処理装置（図示せず）なども
実施可能である。

【００６８】また、上記形態では３２ビットの処理デー
タの全部のビットにビット操作を実行できるようにする
ため、図３に示すように、ビット操作の命令のフォーマ
ットとしてビット操作の実行位置を設定する“bit#”を
５ビットとすることを例示した。しかし、ビット操作が
３２ビットの処理データの特定の８ビットしか必要でな
いような場合もあり、このような場合には、図６に示す
ように、ビット操作の実行位置を設定する“bit#”を３
ビットとすることが可能である。この場合、命令の命令
コードに２ビットの余裕が発生するので、例えば、これ
をセット／クリア／反転などのビット操作の種類を設定
する専用の“func”とし、ビット操作の種類を示す信号
の生成を容易とすることができる。

【００６９】さらに、上記形態のデータ処理装置２００
ではビット操作する処理データを記憶する媒体が１個の
データメモリ２０１であることを例示したが、図７に示
すように、データメモリ２０１とは別個にビット操作す
る処理データを記憶するデータ記憶手段としてＳＦＲ
(Ｓpecial Ｆunction Ｒegisters)７１を設けてデー
タ処理装置３００を形成することも可能である。

【００７０】より詳細には、このデータ処理装置３００
もデータメモリ２０１とマイクロプロセッサ３０１から
なり、このマイクロプロセッサ３０１のメモリリードス
テージ３４にＳＦＲ７１がデータメモリ２０１と並列に
設けられている。ＳＦＲ７１は、データメモリ２０１と
同様に入力端子にマルチプレクサ７２，７３を介してア
ドレス生成ステージ３３とメモリライトステージ３６と
が接続されており、ＳＦＲ７１とデータメモリ２０１と
の出力端子はビットオペレートステージ３５のマルチプ
レクサ７４を介してビット操作器５４に接続されてい
る。

【００７１】上述のような構成のデータ処理装置３００
は、データメモリ２０１とＳＦＲ７１との一方の処理デ
ータを選択的にビット操作することができる。ただし、
このビット操作でデータメモリ２０１とＳＦＲ７１との
一方を利用し、後続するデータ処理で他方を利用するな
らば、この後続するデータ処理に一時停止は必要ないの
で、連続する二つのデータ処理を迅速に完了することが
できる。

【００７２】なお、上述のデータ処理装置３００では、
ＳＦＲ７１を具備したマイクロプロセッサ３０１とデー
タメモリ２０１とが別体であることを例示したが、この
ようにＳＦＲ７１を具備したマイクロプロセッサ３０１
とデータメモリ２０１とを一体化してデータ処理装置を
形成することも可能である。

【００７３】

【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載するような効果を奏する。

【００７４】請求項１記載の発明のＲＩＳＣ型のデータ
処理装置は、各種の処理データを更新自在に一時記憶す
る別体のデータメモリにビット操作の命令に対応してア
クセスし、該データメモリから処理データを読み出して
ビット操作してから再度格納するデータ処理装置におい
て、ビット操作や演算処理の命令をフェッチする命令フ
ェッチ手段と、該命令フェッチ手段でフェッチされた命
令をデコードする命令デコード手段と、該命令デコード
手段でデコードされた命令がビット操作の場合には対応
する処理データの実行アドレスを生成して演算処理の場
合には対応する演算処理を実行するアドレス生成手段
と、該アドレス生成手段により生成された実行アドレス
で前記データメモリから処理データを読み出すデータ読
出手段と、該データ読出手段で読み出された処理データ
に前記命令デコード手段でデコードされた命令のビット
操作を前記アドレス生成手段の演算処理とは別個に実行
するビット操作手段と、該ビット操作手段でビット操作
された処理データを前記アドレス生成手段により生成さ
れた実行アドレスで前記データメモリに格納するデータ
格納手段と、を具備していることにより、ビット操作に
対して入力する命令が一つで良いので、プログラムの容
量を削減して作成の負担を軽減することができ、ビット
操作のデータ処理を６クロックで完了することができ、
後続するデータ処理がデータメモリにアクセスする場合
でも、その一時停止が最大で２クロックなので、処理速
度を向上させることができる。

【００７５】請求項２記載の発明のＲＩＳＣ型のデータ
処理装置は、各種の処理データを更新自在に一時記憶す
るデータメモリと、ビット操作や演算処理の命令をフェ
ッチする命令フェッチ手段と、該命令フェッチ手段でフ
ェッチされた命令をデコードする命令デコード手段と、
該命令デコード手段でデコードされた命令がビット操作
の場合には対応する処理データの実行アドレスを生成し
て演算処理の場合には対応する演算処理を実行するアド
レス生成手段と、該アドレス生成手段により生成された
実行アドレスで前記データメモリから処理データを読み
出すデータ読出手段と、該データ読出手段で読み出され
た処理データに前記命令デコード手段でデコードされた
命令のビット操作を前記アドレス生成手段の演算処理と
は別個に実行するビット操作手段と、該ビット操作手段
でビット操作された処理データを前記アドレス生成手段
により生成された実行アドレスで前記データメモリに格
納するデータ格納手段と、を具備していることにより、
ビット操作に対して入力する命令が一つで良いので、プ
ログラムの容量を削減して作成の負担を軽減することが
でき、ビット操作のデータ処理を６クロックで完了する
ことができ、後続するデータ処理がデータメモリにアク
セスする場合でも、その一時停止が最大で２クロックな
ので、処理速度を向上させることができる。

【００７６】請求項３記載の発明のＲＩＳＣ型のデータ
処理装置は、各種の処理データを更新自在に一時記憶す
る別体のデータメモリにビット操作の命令に対応してア
クセスし、該データメモリから処理データを読み出して
ビット操作してから再度格納するデータ処理装置におい
て、前記データメモリとは別個に各種の処理データを更
新自在に一時記憶するデータ記憶手段と、ビット操作や
演算処理の命令をフェッチする命令フェッチ手段と、該
命令フェッチ手段でフェッチされた命令をデコードする
命令デコード手段と、該命令デコード手段でデコードさ
れた命令がビット操作の場合には対応する処理データの
実行アドレスを生成して演算処理の場合には対応する演
算処理を実行するアドレス生成手段と、該アドレス生成
手段により生成された実行アドレスで前記データメモリ
と前記データ記憶手段との一方から処理データを読み出
すデータ読出手段と、該データ読出手段で読み出された
処理データに前記命令デコード手段でデコードされた命
令のビット操作を前記アドレス生成手段の演算処理とは
別個に実行するビット操作手段と、該ビット操作手段で
ビット操作された処理データを前記アドレス生成手段に
より生成された実行アドレスで前記データメモリと前記
データ記憶手段との一方に格納するデータ格納手段と、
を具備していることにより、ビット操作に対して入力す
る命令が一つで良いので、プログラムの容量を削減して
作成の負担を軽減することができ、ビット操作のデータ
処理を６クロックで完了することができ、後続するデー
タ処理がデータメモリにアクセスする場合でも一時停止
は最大で２クロックで良く、データメモリとデータ記憶
手段との一方をビット操作に利用して他方を後続のデー
タ処理に利用するならば、この後続のデータ処理を一時
停止する必要はないので、処理速度を向上させることが
できる。

【００７７】請求項４記載の発明のＲＩＳＣ型のデータ
処理装置は、各種の処理データを更新自在に一時記憶す
るデータメモリと、該データメモリとは別個に各種の処
理データを更新自在に一時記憶するデータ記憶手段と、
ビット操作や演算処理の命令をフェッチする命令フェッ
チ手段と、該命令フェッチ手段でフェッチされた命令を
デコードする命令デコード手段と、該命令デコード手段
でデコードされた命令がビット操作の場合には対応する
処理データの実行アドレスを生成して演算処理の場合に
は対応する演算処理を実行するアドレス生成手段と、該
アドレス生成手段により生成された実行アドレスで前記
データメモリと前記データ記憶手段との一方から処理デ
ータを読み出すデータ読出手段と、該データ読出手段で
読み出された処理データに前記命令デコード手段でデコ
ードされた命令のビット操作を前記アドレス生成手段の
演算処理とは別個に実行するビット操作手段と、該ビッ
ト操作手段でビット操作された処理データを前記アドレ
ス生成手段により生成された実行アドレスで前記データ
メモリと前記データ記憶手段との一方に格納するデータ
格納手段と、を具備していることにより、ビット操作に
対して入力する命令が一つで良いので、プログラムの容
量を削減して作成の負担を軽減することができ、ビット
操作のデータ処理を６クロックで完了することができ、
後続するデータ処理がデータメモリにアクセスする場合
でも一時停止は最大で２クロックで良く、データメモリ
とデータ記憶手段との一方をビット操作に利用して他方
を後続のデータ処理に利用するならば、この後続のデー
タ処理を一時停止する必要はないので、処理速度を向上
させることができる。

【００７８】請求項６記載の発明のＲＩＳＣ型のデータ
処理装置のデータ処理方法は、各種の処理データを更新
自在に一時記憶するデータメモリにビット操作の命令に
対応してアクセスし、該データメモリから処理データを
読み出してビット操作してから再度格納するデータ処理
方法において、ビット操作や演算処理の命令をフェッチ
し、このフェッチされた命令をデコードし、このデコー
ドされた命令がビット操作の場合には対応する処理デー
タの実行アドレスを生成して演算処理の場合には対応す
る演算処理を実行し、この生成された実行アドレスで前
記データメモリから処理データを読み出し、この読み出
された処理データにデコードされた命令のビット操作を
前記アドレス生成手段の演算処理とは別個に実行し、こ
のビット操作された処理データを生成された実行アドレ
スで前記データメモリに格納するようにしたことによ
り、ビット操作に対して入力する命令が一つで良いの
で、プログラムの容量を削減して作成の負担を軽減する
ことができ、ビット操作のデータ処理を６クロックで完
了することができ、後続するデータ処理がデータメモリ
にアクセスする場合でも、その一時停止が最大で２クロ
ックなので、処理速度を向上させることができる。

【００７９】請求項７記載の発明のＲＩＳＣ型のデータ
処理装置のデータ処理方法は、各種の処理データを更新
自在に一時記憶するデータメモリとデータ記憶手段との
一方にビット操作の命令に対応してアクセスし、前記デ
ータメモリと前記データ記憶手段との一方から処理デー
タを読み出してビット操作してから再度格納するデータ
処理方法において、ビット操作や演算処理の命令をフェ
ッチし、このフェッチされた命令をデコードし、このデ
コードされた命令がビット操作の場合には対応する処理
データの実行アドレスを生成して演算処理の場合には対
応する演算処理を実行し、この生成された実行アドレス
で前記データメモリと前記データ記憶手段との一方から
処理データを読み出し、この読み出された処理データに
デコードされた命令のビット操作を前記アドレス生成手
段の演算処理とは別個に実行し、このビット操作された
処理データを生成された実行アドレスで前記データメモ
リと前記データ記憶手段との一方に格納するようにした
ことにより、ビット操作に対して入力する命令が一つで
良いので、プログラムの容量を削減して作成の負担を軽
減することができ、ビット操作のデータ処理を６クロッ
クで完了することができ、後続するデータ処理がデータ
メモリにアクセスする場合でも、その一時停止が最大で
２クロックなので、処理速度を向上させることができ
る。

【図面の簡単な説明】

【図１】本発明の実施の一形態のデータ処理装置のハー
ドウェアをパイプラインの処理手順に対応して表現した
模式的なブロック図である。

【図２】ビット操作器の内部構造を示すブロック図であ
る。

【図３】ビット操作の命令コードのフォーマットを示す
模式図である。

【図４】各種のビット操作のニモニックコードを示す模
式図である。

【図５】二つの命令のパイプライン処理の処理手順を示
す模式的なタイムチャートである。

【図６】ビット操作の命令コードのフォーマットの一変
形例を示す模式図である。

【図７】一変形例のデータ処理装置のハードウェアをパ
イプラインの処理手順に対応して表現した模式的なブロ
ック図である。

【図８】一従来例のデータ処理装置のハードウェアをパ
イプラインの処理手順に対応して表現した模式的なブロ
ック図である。

【図９】各種の命令の命令コードのフォーマットを示す
模式図である。

【図１０】各種のビット操作のニモニックコードを示す
模式図である。

【図１１】二つの命令のパイプライン処理の処理手順を
示す模式的なタイムチャートである。

【符号の説明】

３１ 命令フェッチ手段に相当する命令フェッチステ
ージ ３２ 命令デコード手段に相当する命令デコードステ
ージ ３３ アドレス生成手段に相当するアドレス生成ステ
ージ ３４ データ読出手段に相当するメモリリードステー
ジ ３５ ビット操作手段に相当するビットオペレートス
テージ ３６ データ格納手段に相当するメモリライトステー
ジ ７１ データ記憶手段であるＳＦＲ ２００，３００ データ処理装置 ２０１ データメモリ

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 各種の処理データを更新自在に一時記憶
   するデータメモリにビット操作の命令に対応してアクセ
   スし、該データメモリから処理データを読み出してビッ
   ト操作してから再度格納するＲＩＳＣ型のデータ処理装
   置のデータ処理方法において、パイプラインステージの
   一つとしてビット操作や演算処理の命令をフェッチし、
   次にこのフェッチされた命令をパイプラインステージの
   一つとしてデコードし、次にこのデコードされた命令が
   ビット操作の場合にはパイプラインステージの一つとし
   て対応する処理データの実行アドレスを生成し、又は演
   算処理の場合にはパイプラインステージの一つとして対
   応する演算処理を実行し、次にこの生成された実行アド
   レスでパイプラインステージの一つとして前記データメ
   モリから処理データを読み出し、次にデコードされた命
   令がビット操作であればこの読み出された処理データを
   前記アドレス生成手段の演算処理とは別個にビット操作
   し、又はビット操作でなければこの処理データをデコー
   ドするステージへ渡す処理を一つのパイプラインステー
   ジとして実行し、次にこのビット操作された処理データ
   を生成された実行アドレスでパイプラインステージの一
   つとして前記データメモリに格納するようにしたことを
   特徴とするデータ処理方法。
2. 【請求項２】 各種の処理データを更新自在に一時記憶
   するデータメモリとデータ記憶手段との一方にビット操
   作の命令に対応してアクセスし、前記データメモリと前
   記データ記憶手段との一方から処理データを読み出して
   ビット操作してから再度格納するＲＩＳＣ型のデータ処
   理装置のデータ処理方法において、パイプラインステー
   ジの一つとしてビット操作や演算処理の命令をフェッチ
   し、次にこのフェッチされた命令をパイプライン方式の
   複数段階のデータ処理の一つとしてデコードし、次にこ
   のデコードされた命令がビット操作の場合にはパイプラ
   インステージの一つとして対応する処理データの実行ア
   ドレスを生成し、又は演算処理の場合にはパイプライン
   ステージの一つとして対応する演算処理を実行し、次に
   この生成された実行アドレスでパイプラインステージの
   一つとして前記データメモリと前記データ記憶手段との
   一方から処理データを読み出し、次にデコードされた命
   令がビット操作であればこの読み出された処理データを
   前記アドレス生成手段の演算処理とは別個にビット操作
   し、又はビット操作でなければこの処理データをデコー
   ドするステージへ渡す処理を一つのパイプラインステー
   ジとして実行し、次にこのビット操作された処理データ
   を生成された実行アドレスでパイプラインステージの一
   つとしてデータメモリと前記データ記憶手段との一方に
   格納するようにしたことを特徴とするデータ処理方法。