JP2669158B2 - データ処理装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、"1" と"0" とのビット
列で表現したレジスタリストで示されるレジスタ番号の
レジスタに格納される複数のデータを転送する命令を、
命令デコード部にプライオリティエンコーダを備えるこ
とにより、レジスタリストをエンコードして命令デコー
ド段階でレジスタ番号を求めて処理するデータ処理装置
に関する。

【０００２】

【従来の技術】従来のデータ処理装置では、高頻度で使
用されるデータを高速且つ単純な機構でアクセスする目
的で16本程度の汎用レジスタを備え、それらのレジスタ
に高頻度でアクセスされるデータあるいは演算の中間結
果を保持しておくような構成が採られている。

【０００３】ソフトウェア処理ではレジスタ上に配置さ
れているデータをまとまった一連の処理ごとに入れ換え
る手法を用いられる。このため、レジスタ上に配置され
た複数個のデータが一度の処理で連続してメモリにスト
アされたり、逆にメモリから複数個のデータが一度の処
理で連続してレジスタへロードされたりする処理が頻繁
に行われる。ＣあるいはPascal等の高級言語ではプロシ
ージャ毎に高頻度に使用される変数をレジスタに再配置
する手法が用いられることが多く、これらの言語で設計
されたソフトウェアではレジスタから複数のデータをメ
モリにストアしたり、複数のデータをメモリからレジス
タにロードする頻度が高い。

【０００４】このような事情から、１つの命令で複数の
データをレジスタからメモリにストアしたり、１つの命
令で複数のデータをメモリからレジスタにロードする複
数データ転送命令を備えたデータ処理装置が提案されて
いる。

【０００５】従来のデータ処理装置では上述のような複
数データ転送命令を処理する際に、データの転送先のレ
ジスタまたはデータの転送元のレジスタを "0"と"1" と
のビット列に対応させたレジスタリストで示す手法が用
いられている。従って、このレジスタリストをサーチし
てデータ転送の対象となっているレジスタ番号を高速に
エンコードする必要がある。このような目的で提案され
たハードウェアがプライオリティエンコーダと称される
エンコード回路である。なお、プライオリティエンコー
ダを用いてレジスタリストから転送すべきレジスタ番号
を高速にエンコードする手法は例えばUSP4,348,741に詳
しく記載されている。

【０００６】プライオリティエンコーダはビット列か
ら"0" または"1" の内のいずれかのビット位置をサーチ
するエンコーダであり、ビットサーチ命令を高速実行す
るためにも有用な回路である。従来のデータ処理装置で
はプライオリティエンコーダはALU, レジスタファイル
等と共にデータバス部に配置されていてマイクロプログ
ラムで操作されている。このため、複数データ転送命令
に含まれるレジスタリストは命令デコーダでは解析され
ず、命令実行部でプライオリティエンコーダを使用して
解析され、転送すべきデータを保持するレジスタ番号が
命令実行段階でエンコードされていた。なお、プライオ
リティエンコード回路を命令実行部に有し、命令実行段
階でレジスタリストをサーチして複数データ転送命令を
実行するデータ処理装置は例えば特願平2-231966号の発
明に詳細に開示されている。

【０００７】

【発明が解決しようとする課題】従来のデータ処理装置
は上述の如く、命令実行部に備えられているプライオリ
ティエンコーダでレジスタリストを解析して転送すべき
データを保持するレジスタ番号を求めることにより複数
データ転送命令を処理しているため、命令をパイプライ
ン処理する機構を備えている場合においても、複数デー
タ転送命令はすべて実行ステージで処理され、オペラン
ドのアドレス計算を行うステージ及びオペランドのフェ
ッチを行うステージは全く何らの処理も行わないかまた
はほとんど何らの処理も行わない。

【０００８】また、複数データ転送命令を実行ステージ
で処理する場合は、大きく分けて前処理, 実処理及び後
処理の３段階に分解して処理を行っている。これらの内
の前処理と後処理とは複数データ転送命令で指定されて
いる本来要求されるべき処理ではなく、ハードウェアに
依存して定まるオーバーヘッドである。具体的にはたと
えば、"1" と"0" とのビット列で示されているレジスタ
リストに従って複数のデータをメモリからレジスタにロ
ードする複数データロード命令をマイクロプログラムで
展開して処理する場合は、この命令の本来の処理である
メモリからレジスタへのデータ転送処理の前処理とし
て、命令デコーダから出力されたレジスタリストをプラ
イオリティエンコーダに転送する処理が必要である。

【０００９】従来のデータ処理装置ではたとえば上述の
如く、複数データ転送命令を実行する場合にはレジスタ
リストなどのようなマイクロプログラムのパラメータと
なるデータを命令実行段階で解析するための前処理が必
要なため、このような処理のために本来の処理以外に余
分な時間が必要になり、この時間が複数データ転送命令
を高速実行を妨げる要因となっている。

【００１０】本発明は上述のような問題点の解決のため
になされたものであり、命令デコード部にプライオリテ
ィエンコーダを備えてレジスタリストをエンコードして
命令デコード段階でレジスタ番号を求めることにより、
複数のデータをメモリとレジスタとの間で転送する命令
を高効率で実行可能なデータ処理装置の提供を目的とす
る。

【００１１】

【課題を解決するための手段】本発明のデータ処理装置
は、外部のメモリの所定のメモリ領域から複数のレジス
タへのデータ転送を指定する複数転送命令を実行するも
のであって、複数転送命令のオペレーションコードフィ
ールドをデコードするデコード回路と、複数転送命令の
レジスタリストフィールドを入力し、このレジスタリス
トフィールドのビット列で所定の値を有するビット位置
を検索し、そのビット位置に対応するレジスタを特定す
る特定信号を生成するレジスタ特定回路とを有し、オペ
レーションコードフィールドのデコード結果と特定信号
とを含む制御コードを出力する命令デコード部、メモリ
をアクセスして複数転送命令を実行する命令実行部、及
び、命令デコード部から出力される制御コードに従って
命令実行部を制御する命令実行制御部を備え、複数転送
命令のレジスタリストフィールドにおける第１のビット
位置および第２のビット位置が所定の値に設定されてい
る場合に、命令デコード部のレジスタ特定回路は、第１
のビット位置を検索して第１のレジスタを特定する第１
の特定信号を生成して出力し、その後に第２のビット位
置を検索して第２のレジスタを特定する第２の特定信号
を生成して出力し、命令実行制御部は、命令デコード部
から出力される第１の特定信号を含む第１の制御コード
に従って命令実行部を制御し、メモリから第１のレジス
タへデータを転送させ、命令デコーダから出力される第
２の特定信号を含む第２の制御コードに従って命令実行
部を制御し、メモリから第２のレジスタへデータを転送
させ、さらに、命令デコーダのレジスタ特定回路が第２
の特定信号を生成して出力することと時間的に重複して
メモリから第１のレジスタへデータを転送するように、
命令実行部を制御するものである。また本発明のデータ
処理装置は、複数のレジスタから外部のメモリの所定の
領域へのデータ転送を指定する複数転送命令を実行する
ものであって、複数転送命令のオペレーションコードフ
ィールドをデコードするデコード回路と、複数転送命令
のレジスタリストフィールドを入力し、このレジスタリ
ストフィールドのビット列で所定の値を有するビット位
置を検索し、そのビット位置に対応するレジスタを特定
する特定信号を生成するレジスタ特定回路とを有し、オ
ペレーションコードフィールドのデコード結果と特定信
号とを含む制御コードを出力する命令デコード部、メモ
リをアクセスして複数転送命令を実行する命令実行部、
及び、命令デコード部から出力される制御コードに従っ
て命令実行部を制御する命令実行制御部を備え、複数転
送命令のレジスタリストフィールドにおける第１のビッ
ト位置および第２のビット位置が所定の値に設定されて
いる場合に、命令デコード部のレジスタ特定回路は、第
１のビット位置を検索して第１のレジスタを特定する第
１の特定信号を生成して出力し、その後に第２のビット
位置を検索して第２のレジスタを特定する第２の特定信
号を生成して出力し、命令実行制御部は、命令デコード
部から出力される第１の特定信号を含む第１の制御コー
ドに従って命令実行部を制御し、第１のレジスタからメ
モリへデータを転送させ、命令デコーダから出力される
第２の特定信号を含む第２の制御コードに従って命令実
行部を制御し、第２のレジスタからメモリへデータを転
送させ、さらに、命令デコーダのレジスタ特定回路が第
２の特定信号を生成して出力することと時間的に重複し
て第１のレジスタからメモリへデータを転送するよう
に、命令実行部を制御するものである。

【００１２】

【作用】本発明のデータ処理装置では、外部メモリの所
定のメモリ領域から複数のレジスタへデータを転送する
複数転送命令の実行において、命令実行制御部の命令実
行部への制御により、命令デコーダのレジスタ特定回路
が第２の特定信号を生成し出力することと時間的に重複
してメモリから第１のレジスタへデータを転送するの
で、第１のレジスタへのデータ転送が終了した後に第２
のレジスタへのデータ転送を開始する際には、すでに第
２の特定信号が生成されているため、第２のレジスタへ
のデータ転送が効率よく行われる。また本発明のデータ
処理装置では、複数のレジスタから外部メモリの所定の
メモリ領域へデータを転送する複数転送命令の実行にお
いて、命令実行制御部の命令実行部への制御により、命
令デコーダのレジスタ特定回路が第２の特定信号を生成
し出力することと時間的に重複して第１のレジスタから
メモリへデータを転送するので、第１のレジスタへのデ
ータ転送が終了した後に第２のレジスタからのデータ転
送を開始する際には、すでに第２の特定信号が生成され
ているため、第２のレジスタからのデータ転送が効率よ
く行われる。

【００１３】

【実施例】以下、本発明をその実施例を示す図面を参照
して詳述する。

【００１４】(1)「本発明のデータ処理装置を用いたシ
ステムの構成」図６は本発明のデータ処理装置を用いた
システムの構成例を示すブロック図である。

【００１５】本実施例では、本発明のデータ処理装置10
0, 命令キャッシュ106, データキャッシュ107 及び10
8, 主メモリ109 がアドレスバス101, データバス102,
命令バス103, メモリアドレスバス104, メモリデー
タバス105 で結合されている。

【００１６】アドレスバス101 は本発明のデータ処理装
置100から出力されるアドレスを命令キャッシュ106 と
データキャッシュ107, 108とに入力する。命令バス103
は命令キャッシュ106 から出力される命令コードを本発
明のデータ処理装置100 へ転送する。データバス102 は
本発明のデータ処理装置100 から出力されたデータをデ
ータキャッシュ107, 108へ転送したりあるいはデータキ
ャッシュ107, 108から出力されたデータを本発明のデー
タ処理装置100 へ転送したりする。メモリアドレスバス
104 は命令キャッシュ106 またはデータキャッシュ107,
108から出力されるアドレスを主メモリ109 へ転送す
る。メモリデータバス105 は主メモリ109と命令キャッ
シュ106 またはデータキャッシュ107, 108との間で命令
またはデータを転送する。

【００１７】命令キャッシュ106,データキャッシュ107,
108がミスした場合はそれぞれのキャッシュがメモリア
ドレスバス104 とメモリデータバス105 とのバス権を調
停して主メモリ109 をアクセスする。

【００１８】データキャッシュ107, 108は本発明のデー
タ処理装置100 の側では64ビットのバスに結合している
ため、２つのチップが協調して動作する。各64ビットデ
ータの上位32ビットのデータをデータキャッシュ107
が、下位32ビットのデータをデータキャッシュ108 がそ
れぞれ分担して受持つ。

【００１９】以下、本発明のデータ処理装置100 の命令
体系及び処理機構について最初に説明し、次に複数個の
レジスタ中のデータを転送する命令である LDM命令, S
TM命令,ENTER命令,EXITD命令を実行した場合の動作を例
として、本発明のデータ処理装置を特徴付ける１命令を
複数の処理単位に分解して行われるパイプライン処理動
作の詳細を説明する。

【００２０】(2)「本発明のデータ処理装置の命令フォ
ーマット」本発明のデータ処理装置の命令は16ビット単
位で可変長となっており、奇数バイト長の命令はない。

【００２１】本発明のデータ処理装置では高頻度に使用
される命令を短いフォーマットとするために特に工夫さ
れた命令フォーマット体系を有する。例えば、２オペラ
ンド命令に対して、基本的に「４バイト」＋「拡張部」
の構成を有し、全てのアドレッシングモードが利用可能
な一般形フォーマットと、頻度の高い命令とアドレッシ
ングモードとのみを使用可能な短縮形フォーマットとの
２つのフォーマットがある。

【００２２】図９乃至図13に示す本発明のデータ処理装
置の命令フォーマット中に現われる記号の意味は以下の
如くである。 −：オペレーションコードが入る部分 Ea：８ビットの一般形のアドレッシングモードでオペラ
ンドを指定する部分 Sh :６ビットの短縮形のアドレッシングモードでオペラ
ンドを指定する部分 Rn：レジスタファイル上のオペランドをレジスタ番号で
指定する部分

【００２３】フォーマットは、図９に示す如く、右側が
LSB側で且つ高いアドレスになっている。アドレスＮと
アドレスＮ＋１との２バイトを見ないと命令フォーマッ
トが判別できないようになっているが、これは、命令が
必ず16ビット（ハーフワード）単位でフェッチ, デコー
ドされることを前提としているためである。

【００２４】本発明のデータ処理装置の命令では、いず
れのフォーマットの場合も、各オペランドのEaまたはSh
の拡張部は必ずそのEaまたはShの基本部を含む16ビット
(ハーフワード) の直後に配置される。これは、命令に
より暗黙に指定される即値データあるいは命令の拡張部
に優先する。従って、４バイト以上の命令では、Eaの拡
張部により命令のオペレーションコードが分断される場
合がある。

【００２５】また、後述するように、多段間接モードに
おいてEaの拡張部に更に拡張部が付加される場合にも次
の命令オペレーションコードよりもそちらの方が優先さ
れる。例えば、第１ハーフワードにEa１を含み、第２ハ
ーフワードにEa２を含み、第３ハーフワードまである６
バイト命令の場合について考える。なおここでは、Ea１
に多段間接モードを使用したため、普通の拡張部の他に
多段間接モードの拡張部も付加されるものとする。この
場合、実際の命令ビットパターンは、命令の第１ハーフ
ワード（Ea１の基本部を含む), Ea１の拡張部, Ea１の
多段間接モード拡張部, 命令の第２ハーフワード（Ea２
の基本部を含む), Ea２の拡張部, 命令の第３ハーフワ
ードの順となる。

【００２６】(2.1) 「短縮形２オペランド命令」図10は
２オペランド命令の短縮形フォーマットを示す模式図で
ある。このフォーマットにはソースオペランド側がメモ
リとなるL-formatとデスティネーションオペランド側が
メモリとなるS-formatとがある。

【００２７】L-formatでは、Shはソースオペランドの指
定フィールドを、Rnはデスティネーションオペランドの
レジスタの指定フィールドを、RRはShのオペランドサイ
ズの指定フィールドをそれぞれ表す。レジスタ上に置か
れたデスティネーションオペランドのサイズは32ビット
に固定されている。レジスタ側とメモリ側とのサイズが
異なり、且つソース側のサイズが小さい場合に符号拡張
が行われる。

【００２８】S-formatでは、Shはデスティネーションオ
ペランドの指定フィールドを、Rnはソースオペランドの
レジスタ指定フィールドを、RRはShのオペランドサイズ
の指定フィールドをそれぞれ表す。レジスタ上に置かれ
たソースオペランドのサイズは32ビットに固定されてい
る。レジスタ側とメモリ側とのサイズが異なり且つソー
ス側のサイズが大きい場合は、オーバフローした部分の
切捨てとオーバーフローチェックとが行われる。

【００２９】(2.2) 「一般形１オペランド命令」図11は
１オペランド命令の一般形フォーマット(G1-format) を
示す模式図である。このフォーマットでは、MMはオペラ
ンドサイズの指定フィールドを表している。一部のG1-f
ormat 命令ではEaの拡張部以外にも拡張部を有する。ま
た、MMフィールドを使用しない命令もある。

【００３０】(2.3) 「一般形２オペランド命令」図12は
２オペランド命令の一般形フォーマットを示す模式図で
ある。このフォーマットに含まれるのは、８ビットで指
定される一般形アドレッシングモードのオペランドが最
大２つ存在する命令である。オペランドの総数自体は３
つ以上になる場合もある。

【００３１】このフォーマットにおいて、 EaMはデステ
ィネーションオペランドの指定フィールドを、MMはデス
ティネーションオペランドサイズの指定フィールドを、
EaRはソースオペランド指定フィールドを、RRはソース
オペランドサイズの指定フィールドをそれぞれ表してい
る。一部の一般型フォーマット命令では EaM及びEaRの
拡張部以外にも拡張部がある。

【００３２】図13はショートブランチ命令のフォーマッ
トを示す模式図である。このフォーマットでは、ccccは
分岐条件指定フィールドを、disp:8はジャンプ先との変
位指定フィールドをそれぞれ表している。本発明のデー
タ処理装置では、８ビットで変位を指定する場合にはビ
ットパターンでの指定値を２倍して変位値とする

【００３３】(2.4) 「アドレッシングモード」本発明の
データ処理装置の命令のアドレッシングモード指定方法
には、レジスタを含めて６ビットで指定する短縮形と８
ビットで指定する一般形とがある。

【００３４】未定義のアドレッシングモードを指定した
場合、あるいは意味的に考えて明らかに不合理なアドレ
ッシングモードの組合わせが指定された場合には、未定
義命令を実行した場合と同様に予約命令例外が発生して
例外処理が起動される。これに該当するのは、デスティ
ネーションが即値モードである場合、アドレス計算を伴
うべきアドレッシングモード指定フィールドで即値モー
ドが使用された場合などである。

【００３５】図14乃至図24に示すフォーマットの模式図
において使用されている記号の意味は以下の如くであ
る。 Rn：レジスタ指定 (Sh)：６ビットの短縮形アドレッシングモードでの指定
方法 (Ea)：８ビットの一般形アドレッシングモードでの指定
方法 なお、各フォーマットの模式図において破線にて表され
ている部分は拡張部を示す。

【００３６】(2.4.1) 「基本アドレッシングモード」本
発明のデータ処理装置の命令は種々のアドレッシングモ
ードをサポートする。それらの内、本発明のデータ処理
装置でサポートする基本アドレッシングモードには、レ
ジスタ直接モード, レジスタ間接モード, レジスタ相対
間接モード,即値モード, 絶対モード, PC相対間接モー
ド, スタックポップモード, スタックプッシュモードが
ある。

【００３７】レジスタ直接モードは、レジスタの内容を
そのままオペランドとするアドレッシングモードであ
る。フォーマットの模式図を図14に示す。図中、Rnは汎
用レジスタまたは FPUレジスタの番号を示す。

【００３８】レジスタ間接モードは、汎用レジスタの内
容をアドレスとするメモリの内容をオペランドとするア
ドレッシングモードである。フォーマットの模式図を図
15に示す。図中、Rnは汎用レジスタの番号を示す。

【００３９】レジスタ相対間接は、ディスプレースメン
ト値が16ビットであるか32ビットであるかにより２種類
に分かれる。いずれも、汎用レジスタの内容に16ビット
または32ビットのディスプレースメント値を加えた値を
アドレスとするメモリの内容をオペランドとするアドレ
ッシングモードである。フォーマットの模式図を図16に
示す。図中、Rnは汎用レジスタの番号を示す。disp：16
とdisp：32とは、それぞれ16ビットのディスプレースメ
ント値, 32ビットのディスプレースメント値を示す。こ
こでのディスプレースメント値は符号付きとして扱われ
る。

【００４０】即値モードは、命令コード中で指定される
ビットパターンをそのまま２進数と見なしてオペランド
とするアドレッシングモードである。フォーマットの模
式図を図17に示す。図中、 imm＿dataは即値を示す。 i
mm＿dataのサイズは、オペランドサイズとして命令中で
指定される。

【００４１】絶対モードは、アドレス値が16ビットで示
されるか32ビットで示されるかにより２種類に分かれ
る。いずれも、命令コード中で指定される16ビットまた
は32ビットのビットパターンをアドレスとしたメモリの
内容をオペランドとするアドレッシングモードである。
フォーマットの模式図を図18に示す。図中、abs:16とab
s:32とは、それぞれ16ビット, 32ビットのアドレス値を
示す。abs:16にてアドレスが示される場合は指定された
アドレス値が32ビットに符号拡張される。

【００４２】PC相対間接モードは、ディスプレースメン
ト値が16ビットであるか32ビットであるかにより２種類
に分かれる。いずれも、プログラムカウンタの内容に16
ビットまたは32ビットのディスプレースメント値を加え
た値をアドレスとするメモリの内容をオペランドとする
アドレッシングモードである。フォーマットの模式図を
図19に示す。図中、disp：16とdisp：32とは、それぞ
れ、16ビットのディスプレースメント値, 32ビットのデ
ィスプレースメント値を示す。ここではディスプレース
メント値は符号付きとして扱われる。PC相対間接モード
において参照されるプログラムカウンタの値は、そのオ
ペランドを含む命令の先頭アドレスである。多段間接ア
ドレッシングモードにおいてプログラムカウンタの値が
参照される場合にも、同様に命令の先頭のアドレスがPC
相対の基準値として使用される。

【００４３】スタックポップモードはスタックポインタ
(SP)の内容をアドレスとするメモリの内容をオペランド
とするアドレッシングモードである。オペランドアクセ
ス後にSPがオペランドサイズだけインクリメントされ
る。例えば、32ビットデータが扱われる場合には、オペ
ランドアクセス後にSPが+4だけ更新される。８, 16, 64
ビットのサイズのオペランドに対するスタックポップモ
ードの指定も可能であり、それぞれSPが+1,+2,+8だけ更
新される。フォーマットの模式図を図20に示す。オペラ
ンドに対してスタックポップモードが意味を持たない場
合には予約命令例外が発生する。具体的に予約命令例外
となるのは、 writeオペランド, read- modify-writeオ
ペランドに対するスタックポップモード指定である。

【００４４】スタックプッシュモードは、SPの内容をオ
ペランドサイズだけデクリメントした内容をアドレスと
するメモリの内容をオペランドとするアドレッシングモ
ードである。スタックプッシュモードではオペランドア
クセス前にSPがデクリメントされる。例えば、32ビット
データが扱われる場合には、オペランドアクセス前にSP
が-4だけ更新される。８, 16, 64ビットのサイズのオペ
ランドに対するスタックプッシュモードの指定も可能で
あり、それぞれSPが-1,-2,-8だけ更新される。フォーマ
ットの模式図を図21に示す。オペランドに対してスタッ
クプッシュモードが意味を持たない場合には予約命令例
外が発生される。具体的に予約命令例外となるのは、re
adオペランド, read-modify-write オペランドに対すス
タックプッシュモード指定である。

【００４５】(2.4.2) 「多段間接アドレッシングモー
ド」複雑なアドレッシングも基本的には加算と間接参照
との組合わせに分解することが可能である。従って、加
算と間接参照とのオペレーションをアドレッシングのプ
リミティブとして与えておき、それらを任意に組合わせ
ることができれば、どのような複雑なアドレッシングモ
ードも実現可能になる。

【００４６】本発明のデータ処理装置の命令の多段間接
アドレッシングモードは上述のような考え方に基づいた
アドレッシングモードである。複雑なアドレッシングモ
ードは、モジュール間のデータ参照あるいは AI(人工知
能) 言語の処理系に特に有用である。

【００４７】多段間接アドレッシングモードを指定する
場合、基本アドレッシングモード指定フィールドではレ
ジスタベース多段間接モード, PCベース多段間接モー
ド, 絶対ベース多段間接モードの３種類の指定方法の内
のいずれか１つを指定する。

【００４８】レジスタベース多段間接モードは汎用レジ
スタの値を拡張する多段間接アドレッシングのベース値
とするアドレッシングモードである。フォーマットの模
式図を図22に示す。図中、Rnは汎用レジスタの番号を示
す。

【００４９】PCベース多段間接モードはプログラムカウ
ンタの値を拡張する多段間接アドレッシングのベース値
とするアドレッシングモードである。フォーマットの模
式図を図23に示す。

【００５０】絶対ベース多段間接モードはゼロを拡張さ
れる多段間接アドレッシングのベース値とするアドレッ
シングモードである。フォーマットの模式図を図24に示
す。

【００５１】拡張される多段間接モード指定フィールド
は16ビットを単位としており、これが任意回反復して付
加される。１段の多段間接アドレッシングモードによ
り、ディスプレースメントの加算，インデクスレジスタ
のスケーリング (×１，×２，×４，×８) と加算, メ
モリの間接参照を行う。多段間接モードのフォーマット
の模式図を図25に示す。各フィールドは以下に示す意味
を有する。

【００５２】 E=0 ：多段間接モード継続 E=1 ：アドレス計算終了 tmp ==> address of operand I=0 ：メモリ間接参照なし tmp + disp + Rx * Scale ==> tmp I=1 ：メモリ間接参照あり mem［tmp + disp + Rx * Scale ］ ==> tmp M=0 ： <Rx> をインデクスとして使用 M=1 ：特殊なインデクス ＜Rx>=０ インデクス値を加算しない(Rx=0) ＜Rx>=１ プログラムカウンタをインデクス値として使
用(Rx=PC) ＜Rx>=２〜 reserved D=0 ：多段間接アドレッシングモード中の４ビットのフ
ィールドd4の値を４倍してディスプレースメント値と
し、これを加算する。d4は符号付きとして扱われ、オペ
ランドのサイズとは関係なく必ず４倍して使用する。 D=1 ：多段間接アドレッシングモードの拡張部で指定さ
れたdispx(16/32 ビット）をディスプレースメント値と
し、これを加算する。拡張部のサイズはd4フィールドで
指定する。 d4=0001 dispxは16ビット d4=0010 dispxは32ビット XX ：インデクスのスケール (scale = 1/2/4/8)

【００５３】プログラムカウンタに対して×２, ×４,
×８のスケーリングを行った場合には、その段の処理終
了後の中間値(tmp) として不定値が入る。この多段間接
アドレッシングモードによって得られる実効アドレスは
予測できない値となるが、例外は発生しない。プログラ
ムカウンタに対するスケーリングの指定は禁じられてい
る。

【００５４】多段間接アドレッシングモードによる命令
フォーマットのバリエーションを図26, 図27の模式図に
示す。図26は多段間接アドレッシングモードが継続する
か終了するかのバリエーションを、図27はディスプレー
スメントのサイズのバリエーションをそれぞれ示す。

【００５５】任意段数の多段間接アドレッシングモード
が利用できればコンパイラの中で段数による場合分けが
不要になるので、コンパイラの負担が軽減されるという
メリットがある。多段の間接参照の頻度が非常に少ない
としても、コンパイラとしては必ず正しいコードを発生
できなければならないからである。このため、フォーマ
ット上、任意の段数が可能になっている。

【００５６】(2.5.1) 「レジスタの退避命令と復帰命
令」本発明のデータ処理装置100 は複数のレジスタの内
容をスタック領域等のメモリ領域に退避させる命令であ
る STM命令と、スタック領域等のメモリ領域に退避され
ている複数のレジスタの内容を復帰させる LDM命令とを
備えている。

【００５７】LDM命令のフォーマットは図28の模式図に
示されている。 LDM命令ではsrcsフィールドで示されて
いるアドレッシングモードに従って計算されたアドレス
のメモリから reglistフィールドで示されたレジスタへ
データが転送される。転送されるべきデータを格納する
レジスタは reglistフィールドによりビットパタンで示
される。各レジスタに転送されるデータはそれぞれ４バ
イトである。

【００５８】STM命令のフォーマットは図29の模式図に
示されている。 STM命令では、reglist フィールドで示
されているレジスタ中のデータが destsフィールドで示
されたアドレッシングモードに従って計算されたアドレ
スのメモリへ転送される。転送すべきデータを格納して
いるレジスタは reglistフィールドによりビットパタン
で示される。

【００５９】図29に示す如く、 STM命令の reglistフィ
ールドの意味はdests フィールドで示されるアドレッシ
ングモードにより異なる。これは複数個のレジスタ内容
がメモリに格納される場合に、大きな番号のレジスタが
常に大きな番地に格納されるように統一するためであ
る。各レジスタから転送されるデータはそれぞれ４バイ
トである。

【００６０】(2.5.2) 「スタックフレーム形成命令と解
放命令」本発明のデータ処理装置100 は上述の STM命令
及び LDM命令の他、高級言語によるサブルーチンの入口
でのスタックフレームの形成とレジスタの退避処理を行
う ENTER命令及び高級言語によるサブルーチンの出口で
のスタックフレームの解放とレジスタの復帰処理を行う
EXITD命令を備えている。

【００６１】ENTER命令のフォーマットを図30の模式図
に示す。 ENTER命令の処理は図30のオペレーションに示
す通りである。

【００６２】まず、フレームポインタFPをスタックにプ
ッシュし、スタックポインタSPをFPへ転送する。更に、
SP値から lsize値を減算してローカル変数領域をスタッ
クに確保し、レジスタリストに示されたレジスタをスタ
ックに退避する。 ENTER命令のレジスタリストでは図30
中に示す如く、レジスタR14 とレジスタR15 とは指定す
ることが出来ない。

【００６３】なお、 ENTER命令のフォーマットには lsi
ze値を８ビットの即値で指定するＥフォーマットと、一
般形アドレッシングモードで指定するＧフォーマットと
の２種類がある。

【００６４】EXITD命令のフォーマットを図31に示す。
EXITD命令の処理は図31のオペレーションに示す通りで
ある。

【００６５】EXITD命令では、レジスタリストに従って
スタックからレジスタを復帰し、SPをFPから復帰してロ
ーカル変数領域を解放し、スタックから旧FPを復帰して
サブルーチンリターンを行った後にSP値に adisp値を加
算してサブルーチンのパラメータを解放する。 EXITD命
令のレジスタリストでは図31中に示す如く、レジスタR1
4 とレジスタR15 とは指定することは出来ない。

【００６６】なお、 EXITD命令のフォーマットには adj
sp値を８ビットの即値で指定するＥフォーマットと、一
般形アドレッシングモードで指定するＧフォーマットと
の２種類がある。

【００６７】(3) 「本発明のデータ処理装置の機能ブロ
ックの構成」図４は本発明のデータ処理装置100 の構成
を示すブロック図である。

【００６８】本発明のデータ処理装置の内部を機能的に
大きく分けると、命令入力部110,命令フェッチ部111,
命令デコード部112, 第１マイクロROM 部113, 第２マ
イクロROM 部114, オペランドアドレス計算部115, PC
計算部116, 整数演算部117, 浮動小数点演算部118,
アドレス入出力部119, オペランドアクセス部120,デー
タ入出力部121 に分かれる。

【００６９】アドレス入出力部119 をアドレスバス101
に結合し、データ入出力部121 をデータバス102 に結合
し、命令入力部110 を命令バス103 に結合することによ
り図６に示すシステム構成をとることができる。

【００７０】(3.1) 「命令入力部」命令入力部110 は外
部の命令バス103 から32ビット単位で命令コードを本発
明のデータ処理装置100 に入力する。命令キャッシュ10
6 のアクセス方法には、１つのアドレスに対して32ビッ
トの命令コードをアクセスする標準アクセスモードと、
１つのアドレスに対して４回連続で32ビットの命令コー
ドをアクセスするクワッドアクセスモードとがあり、い
ずれの場合も命令入力部110 は入力した命令コードを命
令フェッチ部111 へ出力する。

【００７１】(3.2) 「命令フェッチ部」命令フェッチ部
111 には、命令アドレスのアドレス変換機構, 内蔵命令
キャッシュ, 命令用TLB, 命令キュー及びそれらの制御
部等が備えられている。

【００７２】命令フェッチ部111 は、次にフェッチすべ
き命令のPC値を物理アドレスに変換し、内蔵命令キャッ
シュから命令コードをフェッチして命令デコード部112
へ出力する。内蔵命令キャッシュがミスした場合にはア
ドレス入出力部119 へ物理アドレスを出力し、外部へ命
令アクセスを要求し、命令入力部110 を通じて入力され
た命令コードを内蔵命令キャッシュに登録する。

【００７３】次にフェッチすべき命令のPC値は命令キュ
ーに入力すべき命令のPC値として専用のカウンタで計算
される。ジャンプが発生した場合は、新たな命令のPC値
がオペランドアドレス計算部115, PC計算部116, 整数
演算部117 等から転送されて来る。

【００７４】命令用TLB がミスした場合のページングに
よるアドレス変換及び命令用TLB の更新も命令フェッチ
部111 の内部にある制御回路により行われる。

【００７５】また、本発明のデータ処理装置110 がバス
ウォッチモードである場合は、アドレス入出力部119 を
通じて入力された物理アドレスがヒットした内蔵命令キ
ャッシュのエントリが無効化される。

【００７６】(3.3) 「命令デコード部」 命令デコード部112 では基本的に16ビット (ハーフワー
ド) 単位で命令コードをデコードする。このブロックに
は図１に示す如くオペレーションコードをデコードする
デコーダ, アドレッシングモードをデコードするＤステ
ージデコード部22, アドレッシングモードに従ってディ
スプレイスメント及び即値の処理を行うディスプレイス
メント出力部21, レジスタリストに含まれるセットされ
たビット(”1”のビット) 数を計算するビット数計数回
路23が含まれている。

【００７７】また、Ｄステージデコード部22の出力を更
にデコードしてマイクロROM のエントリアドレスを出力
するＡステージデコード部24，レジスタリストからセッ
トされたビットに対応するレジスタ番号をエンコードす
るプライオリティエンコード部25, 転送オペランド数カ
ウンタ26も備えられている。これらのブロックは命令の
後段デコードを処理する。

【００７８】命令フェッチ部111 から出力された命令コ
ードはパイプライン処理により１クロックにつき０〜６
バイトがデコードされる。デコード結果の内、整数演算
部117 での演算に関係する情報が第１マイクロROM 部11
3 ヘ、浮動小数点演算部118での演算に関係する情報が
第２マイクロROM 部114 へ、オペランドアドレス計算に
関係する情報がオペランドアドレス計算部115 へ、PC計
算に関係する情報がＰＣ計算部１１６ へ、それぞれ出
力される。

【００７９】(3.4) 「第１マイクロROM 部」第１マイク
ロROM 部113 には、整数演算部117 の制御を行う種々の
マイクロプログラムルーチンが格納されているマイクロ
ROM, マイクロシーケンサ, マイクロ命令デコーダ等が
備えられている。マイクロ命令はマイクロROM から１ク
ロック当たり１度読出される。マイクロシーケンサは命
令実行に関するマイクロプログラム実行のためのシーケ
ンス処理の他に、例外, 割込及びトラップ (この３つを
併せてEIT と称す) の受付けと各EIT に対応するマイク
ロプログラムのシーケンス処理も行う。

【００８０】第１マイクロROM 部113 には命令コードに
依存しない外部割込み及び整数演算実行結果によるマイ
クロプログラムの分岐条件も入力される。第１マイクロ
ROM 部113 のマイクロデコーダの出力は主に整数演算部
117 へ出力されるが、ジャンプ命令の実行時, 例外受付
時には一部の情報を他の機能ブロックへも出力する。

【００８１】(3.5) 「第２マイクロROM 部」第２マイク
ロROM 部114 には、浮動小数点演算部118 の制御を行う
種々のマイクロプログラムルーチンが格納されているマ
イクロROM, マイクロシーケンサ,マイクロ命令デコー
ダ等が備えられている。マイクロ命令はマイクロROM か
ら１クロックに１度読み出される。マイクロシーケンサ
はマイクロプログラムで示されるシーケンス処理の他
に、浮動小数点演算に関係する例外の処理も行い、マス
クされていない浮動小数点例外が検出された場合には第
１マイクロROM 部113 へ例外処理を要求する。第２マイ
クロROM 部114 のマイクロシーケンサは第１マイクロRO
M 部113 のマイクロシーケンサと並列に動作し、整数演
算部117 と並列に浮動小数点演算部118 を制御する。

【００８２】第２マイクロROM 部114 には浮動小数点演
算の実行結果によるフラッグ情報も入力される。

【００８３】第２マイクロROM 部114 のマイクロデコー
ダの出力は主に浮動小数点演算部118 に対して出力され
るが、浮動小数点演算に関係する例外の検出等の一部の
情報は他の機能ブロックへも出力される。

【００８４】(3.6) 「オペランドアドレス計算部」オペ
ランドアドレス計算部115 は、命令デコード部112 のア
ドレッシングモードデコーダ等から出力されたオペラン
ドアドレス計算に関係する情報によりハードワイヤード
に制御される。このオペランドアドレス計算部115 では
メモリ間接アドレッシングのためのメモリアクセス以外
のオペランドのアドレス計算とジャンプ命令のジャンプ
先アドレスの計算とが行われる。

【００８５】オペランドアドレスの計算結果は整数演算
部117 へ出力される。オペランドアドレス計算終了段階
での先行ジャンプ処理ではジャンプ先アドレスの計算結
果が命令フェッチ部111 とPC計算部116とへ出力され
る。

【００８６】即値オペランドは整数演算部117 及び浮動
小数点演算部118 へ出力される。アドレス計算に必要な
汎用レジスタ, プログラムカウンタの値は整数演算部11
7,PC計算部116 から入力される。

【００８７】(3.7) 「PC計算部」PC計算部116 は命令デ
コード部112 から出力されるPC計算に関係する情報でハ
ードワイヤードに制御され、命令のPC値を計算する。本
発明のデータ処理装置100 の命令は可変長命令であり、
命令をデコードした後でなければ命令の長さが判明しな
い。PC計算部116 は命令デコード部112 から出力された
命令長をデコード中の命令のPC値に加算することにより
次に実行すべき命令のPC値を計算する。

【００８８】PC計算部116 の計算結果は各命令のPC値と
して命令のデコード結果と共に出力される。命令デコー
ドステージでの先行ブランチ処理では、命令デコード部
112 から出力されるブランチ幅をPC値に加算することに
よりブランチ先命令のアドレスが計算される。

【００８９】また、PC計算部116 にはサブルーチンへの
ジャンプ命令の実行時にスタックにプッシュされている
サブルーチンからの戻り先PC値のコピーを保持したPCス
タックが備えられており、サブルーチンからのリターン
命令に対してはPCスタックから戻り先PCを読出すことに
より、プリリターン先命令のアドレスを生成する処理も
行う。

【００９０】(3.8) 「整数演算部」整数演算部117 は第
１マイクロROM 部113 のマイクロROM に格納されたマイ
クロプログラムにより制御され、各整数演算命令の機能
を実現するために必要な演算を整数演算部117 の内部に
あるレジスタファイルと演算器とで実行する。レジスタ
ファイルには汎用レジスタと作業用レジスタとが含まれ
る。

【００９１】また、整数演算部117 は演算器としてはAL
U, プライオリティエンコーダ等を備えている。整数演
算部117 には整数演算の結果により変化するフラグ, 外
部割込みのマスクレベルを定めるビット等を含むプロセ
ッサ状態語(PSW), バッファメモリ制御レジスタ等が含
まれる。

【００９２】命令の演算対象となるオペランドがアドレ
スまたは即値である場合は、オペランドアドレス計算部
115 から即値または計算されたアドレスが入力される。
また、命令の演算対象となるオペランドがメモリ上のデ
ータである場合は、アドレス計算部115 で計算されたア
ドレスがオペランドアクセス部120 へ出力され、内蔵デ
ータキャッシュまたは外部からフェッチしたオペランド
が整数演算部117 に入力される。

【００９３】演算に際して、内蔵データキャッシュ, 外
部のデータキャッシュ107, 108あるいは主メモリ109 を
リードする必要がある場合は、マイクロプログラムの指
示によりオペランドアクセス部120へアドレスを出力す
ることにより、目的のデータをフェッチする。

【００９４】演算結果を内蔵データキャッシュ, 外部の
データキャッシュ107, 108あるいは主メモリ109 へスト
アする必要がある場合には、マイクロプログラムの指示
によりオペランドアクセス部120 へアドレスとデータと
を出力する。この際、PC計算部116 からはそのストア動
作を行った命令のPC値がオペランドアクセス部120 へ出
力される。

【００９５】外部割込み, 例外の処理等が行われて新た
な命令アドレスを整数演算部117 が得た場合は、これが
命令フェッチ部111 とPC計算部116 とへ出力される。

【００９６】(3.9) 「浮動小数点演算部」浮動小数点演
算部118 は第２マイクロROM 部114 のマイクロROM に格
納されたマイクロプログラムにより制御され、各浮動小
数点演算命令の機能を実現するために必要な演算を浮動
小数点演算部118 の内部にあるレジスタファイルと演算
器とで実行する。浮動小数点演算部118 には浮動小数点
演算の丸め処理方法及び浮動小数点演算例外の検出許可
のモードを設定する浮動小数点演算モード制御レジスタ
(FMC) と、浮動小数点演算結果に対するフラグ, 浮動小
数点例外の発生状態を示すステータスビットからなる浮
動小数点演算状態語(FSW) とがある。

【００９７】命令の演算対象となるオペランドが即値で
ある場合は、オペランドアドレス計算部115 から即値が
入力される。また、命令の演算対象となるオペランドが
メモリ上のデータである場合は、アドレス計算部115 で
計算されたアドレスがオペランドアクセス部120 へ出力
され、内蔵データキャッシュまたは外部からフェッチし
たオペランドが浮動小数点演算部118 に入力される。

【００９８】オペランドを内蔵データキャッシュ, 外部
のデータキャッシュ107, 108あるいは主メモリ109 へス
トアする必要がある場合には、マイクロプログラムの指
示によりオペランドアクセス部120へデータを出力す
る。ストア動作では浮動小数点演算部118 と整数演算部
117 とが協調して動作し、オペランドアクセス部120 に
対して整数演算部117 からオペランドのアドレスが出力
され、浮動小数点演算部118 からオペランドが出力され
る。この際、PC計算部116 からはそのストア動作を行っ
た命令のPC値がオペランドアクセス部120 へ出力され
る。

【００９９】(3.10)「オペランドアクセス部」オペラン
ドアクセス部120 には、オペランドアドレスのアドレス
変換機構, データバッファ、データ用TLB, ストアバッ
ファ, オペランドブレイクポイントレジスタ及びそれら
の制御部がある。データバッファはモード切替えにより
内蔵データキャッシュまたはコンテキスト退避用メモリ
として動作する。

【０１００】データバッファを内蔵データキャッシュと
して動作させる場合、データのロード動作ではオペラン
ドアドレス計算部115 または整数演算部117 から出力さ
れたロードすべきデータの論理アドレスが物理アドレス
に変換され、内蔵データキャッシュからデータがフェッ
チされて整数演算部117 あるいは浮動小数点演算部118
に入力される。

【０１０１】内蔵データキャッシュがミスした場合に
は、アドレス入出力部119 へ物理アドレスが出力されて
外部へのデータアクセスが要求され、データ入出力部12
2 を通じて入力されたデータが内蔵データキャッシュに
登録される。

【０１０２】データのストア動作においては、整数演算
部117 から出力されたストアすべきデータの論理アドレ
スが物理アドレスに変換され、整数演算部117 あるいは
浮動小数点演算部118 から出力されたデータが内蔵デー
タキャッシュにストアされると共に、ストアバッファを
通じてアドレス入出力部119 へ物理アドレスが出力さ
れ、データ入出力部122を通じてデータが外部へ出力さ
れる。

【０１０３】ストア動作でミスが発生した場合には内蔵
データキャッシュの更新は行われない。ストアバッファ
ではストアすべきデータとそのアドレス、更にそのスト
ア動作を行った命令のPC値とが１組として管理される。
ストアバッファでのストア動作は先入れ先出し制御方式
で管理される。

【０１０４】データ用TLB がミスした場合のページング
によるアドレス変換及びデータ用TLB の更新もオペラン
ドアクセス部120 の内部の制御回路により行われる。ま
た、メモリアクセスアドレスがメモリ空間にマッピング
されている I/O領域に入るか否かのチェックも行われ
る。

【０１０５】また、データバッファを内蔵データキャッ
シュとして動作させる場合、本発明のデータ処理装置が
バスウォッチモードであれば、アドレス入出力部119 を
通じて入力された物理アドレスがヒットした内蔵データ
キャッシュのエントリは無効化される。

【０１０６】(3.11)「アドレス入出力部」アドレス入出
力部119は命令フェッチ部111 とオペランドアクセス部1
20 とから出力されたアドレスを本発明のデータ処理装
置100 の外部へ出力する。アドレスの出力は本発明のデ
ータ処理装置100 で定められたバスプロトコルに従って
行われる。バスプロトコルの制御はアドレス入出力部11
9 内にある外部バス制御回路が行う。外部バス制御回路
ではページ不在例外またはバスアクセス例外, 外部割込
みの受付も行う。

【０１０７】また、本発明のデータ処理装置100 以外の
外部デバイスがバスマスタになっており、且つ本発明の
データ処理装置100 がバスウォッチモードであれば外部
デバイスがデータライトサイクルを実行した場合にアド
レスバス101 上へ出力されたアドレスを取込んで命令フ
ェッチ部111 とオペランドアクセス部120 とへ転送す
る。

【０１０８】(3.12)「データ入出力部」データ入出力部
121 はオペランドのロード動作の際にデータバス102 か
らデータを取込んでオペランドアクセス部120 へ転送
し、またオペランドのストア動作の際にオペランドアク
セス部120 から出力されたオペランドをデータバス102
へ出力する。データキャッシュ107, 108のアクセス方法
には、１つのアドレスに対して64ビットのデータをアク
セスする標準アクセスモードと、１つのアドレスに対し
て４回連続で64ビットのデータをアクセスするクワッド
アクセスモードとがあり、いずれの場合もデータ入出力
部121 はオペランドアクセス部120 と外部のメモリとで
送受されるデータの入出力を制御する。

【０１０９】(4)「パイプライン処理」本発明のデータ
処理装置100は各種のバッファ記憶装置と、命令バス103
及びデータバス102を使用したメモリの効率的アクセス
とにより、命令をパイプライン処理して高性能に動作す
る。ここでは、本発明のデータ処理装置100 のパイプラ
イン処理方法について説明する。

【０１１０】(4.1) 「パイプライン処理機構」本発明の
データ処理装置100 のパイプライン処理機構を図５の模
式図に示す。本発明のデータ処理装置100 のパイプライ
ン処理機構は、命令のプリフェッチを行う命令フェッチ
ステージ (IFステージ)31, 命令のデコードを行うデコ
ードステージ (Ｄステージ)32, オペランドのアドレス
計算を行うオペランドアドレス計算ステージ (Ａステー
ジ)33, マイクロROM アクセス (特にＲステージ37と称
す) とオペランドのプリフェッチ (特にOFステージ38と
称す) とを行うオペランドフェッチステージ (Ｆステー
ジ)34, 命令の実行を行う実行ステージ (Ｅステージ)3
5, メモリオペランドのストアを行うストアステージ
(Ｓステージ)36 の６段構成でパイプライン処理を行
う。なお、Ｓステージ36には３段のストアバッファがあ
る。

【０１１１】各ステージは他のステージとは独立に動作
し、理論上は６つのステージが完全に独立動作する。Ｓ
ステージ36以外の各ステージは１回の処理を最小１クロ
ックで行うことができる。Ｓステージ36は１回のオペラ
ンドストア処理を最小２クロックで行うことができる。
従って、メモリオペランドのストア処理が行われない場
合、理想的には１クロックごとに次々とパイプライン処
理が進行する。

【０１１２】本発明のデータ処理装置100 にはメモリ−
メモリ間演算あるいはメモリ間接アドレッシング等、１
回の基本パイプライン処理だけでは処理が行えない命令
があるが、これらの処理に対してもなるべく均衡したパ
イプライン処理が行えるように設計されている。複数の
メモリオペランドを有する命令に対してはメモリオペラ
ンドの数に基づいてデコード段階で複数のパイプライン
処理単位 (ステップコード) に分解してパイプライン処
理を行う。

【０１１３】IFステージ31からＤステージ32へ渡される
情報は命令コードそのものである。Ｄステージ32からＡ
ステージ33へ渡される情報は命令で指定された演算に関
する情報 (Ｄコード41と称す) と、オペランドのアドレ
ス計算に関係する情報 (Ａコード42と称す) と、処理中
の命令のプログラムカウンタ値(PC)との３つである。

【０１１４】Ａステージ33からＦステージ34へ渡される
情報はマイクロプログラムルーチンのエントリ番地, マ
イクロプログラムへのパラメータなどを含むＲコード43
と、オペランドのアドレス, アクセス方法指示情報等を
含むＦコード44と、処理中の命令のプログラムカウンタ
値(PC)との３つである。

【０１１５】Ｆステージ34からＥステージ35へ渡される
情報は演算制御情報, リテラル等を含むＥコード45と、
オペランド, オペランドアドレス等を含むＳコード46a,
46bと、処理中命令のプログラムカウンタ値(PC)との３
つである。Ｓコード46a, 46bはアドレス46a とデータ46
b とからなる。

【０１１６】Ｅステージ35からＳステージ36へ渡される
情報は、ストアすべき演算結果であるＷコード47a, 47b
とその演算結果を出力した命令のプログラムカウンタ値
(PC)との２つである。Ｗコード47a, 47bはアドレス47a
とデータ47b とからなる。

【０１１７】Ｅステージ35以前のステージで検出された
EIT はそのコードがＥステージ35に到達するまでEIT 処
理を起動しない。Ｅステージ35で処理されている命令の
みが実行段階の命令であり、IFステージ31〜Ｆステージ
34で処理されている命令は未だ実行段階に至っていない
からである。従って、Ｅステージ35以前で検出されたEI
T はそれが検出されたことがステップコード中に記録さ
れて次のステージに伝えられるのみである。Ｓステージ
36で検出されたEIT はＥステージ35で処理中の命令の処
理が完了した時点で受付けられるか、またはその命令の
処理がキャンセルされて受付けられ、Ｅステージ35に戻
って処理される。

【０１１８】(4.2) 「各パイプラインステージの処理」
各パイプラインステージの入出力ステップコードには図
４に示したように便宜上名前が付与されている。またス
テップコードはオペレーションコードに関する処理を行
い、マイクロROM のエントリ番地, Ｅステージ35に対す
るパラメータなどになる系列と、Ｅステージ35の処理対
象のオペランドになる系列との２系列がある。また、Ｄ
ステージ32からＳステージ36までの間では処理中の命令
のプログラムカウンタ値が受渡される。

【０１１９】(4.2.1) 「命令フェッチステージ」命令フ
ェッチステージ (IFステージ31) では命令フェッチ部11
1 が動作する。内蔵命令キャッシュからあるいは外部メ
モリから命令をフェッチし、命令キューに入力して、Ｄ
ステージ32に対して２〜６バイト単位で命令コードを出
力する。命令キューの入力は整置された４バイト単位で
行われる。

【０１２０】標準アクセスモードで外部から命令をフェ
ッチする場合は整置された４バイトにつき最小２クロッ
クを要する。クワッドアクセスモードでは16バイトにつ
き最小５クロックを要する。内蔵命令キャッシュがヒッ
トした場合は整置された８バイトにつき１クロックでフ
ェッチ可能である。命令キューの出力単位は２バイトご
とに可変であり、１クロックの間に最大６バイトまで出
力可能である。またジャンプの直後には命令キューをバ
イパスして命令コード２バイトを直接命令デコーダに転
送することも可能である。

【０１２１】命令の論理アドレスの物理アドレスへの変
換，内蔵命令キャッシュ及び命令用TLB の制御，プリフ
ェッチ先命令アドレスの管理, 命令キューの制御もIFス
テージ31で行われる。

【０１２２】(4.2.2) 「命令デコードステージ」命令デ
コードステージ (Ｄステージ32) はIFステージ31から入
力された命令コードをデコードする。命令コードのデコ
ードは命令デコード部112のＤステージデコード部22を
使用して１クロックに１度の割合で行われ、１回のデコ
ード処理で０〜６バイトの命令コードを消費する (リタ
ーンサブルーチン命令の復帰先アドレスを含むステップ
コードの出力処理等では命令コードを消費しない) 。Ｄ
ステージ32は１回のデコードでＡステージ33に対してア
ドレス計算情報であるＡコード42とオペレーションコー
ドの中間デコード結果であるＤコード41とを出力する。

【０１２３】Ｄステージ32ではPC計算部116 の制御及び
命令キューからの命令コードの出力処理も行う。また、
Ｄステージ32ではブランチ命令及びサブルーチンからの
リターン命令に対して先行ジャンプ処理を行う。先行ジ
ャンプを行った無条件ブランチ命令に対してはＤコード
41もＡコード42も出力せず、Ｄステージ32で命令の処理
を終了する。

【０１２４】(4.2.3) 「オペランドアドレス計算ステー
ジ」 オペランドアドレス計算ステージ (Ａステージ) 33での
処理は大きく２つに分かれる。第１は、命令デコード部
112 のＡステージデコード部24を使用してオペレーショ
ンコードの後段デコードを行う処理で、第２はオペラン
ドアドレス計算部115 でオペランドアドレスの計算を行
う処理である。

【０１２５】オペレーションコードの後段デコード処理
はＤコード41を入力とし、レジスタ及びメモリの書込み
予約及びマイクロプログラムルーチンのエントリ番地及
びマイクロプログラムに対するパラメータ等を含むＲコ
ード43の出力を行う。なお、レジスタ及びメモリの書込
み予約は、アドレス計算で参照したレジスタ及びメモリ
の内容がパイプライン上を先行する命令で書換えられて
しまって誤ったアドレス計算が行われることを防止する
ためのものである。

【０１２６】オペランドアドレス計算処理はＡコード42
を入力とし、Ａコード42に従ってオペランドアドレス計
算部115 でオペランドのアドレス計算を行い、その計算
結果をＦコード44として出力する。またジャンプ命令に
対してはジャンプ先アドレスの計算を行って先行ジャン
プ処理を行う。この際、アドレス計算に伴うレジスタの
読出し時に書込み予約のチェックが行われ、先行命令が
レジスタまたはメモリに対して書込み処理を終了してい
ないために予約があることが指示されれば、先行命令は
Ｅステージ35での書込み処理が終了するまで待機状態に
なる。

【０１２７】Ａステージ33では、Ｄステージ32で先行ジ
ャンプを行わなかった絶対値アドレスへのジャンプある
いはレジスタ間接アドレッシングのジャンプ等に対して
先行ジャンプ処理を行う。先行ジャンプを行った無条件
ジャンプ命令に対してはＲコード43あるいはＦコード44
は出力されず、Ａステージ33で命令の処理を終了する。

【０１２８】(4.2.4) 「マイクロROM アクセスステー
ジ」オペランドフェッチステージ (Ｆステージ)34 での
処理も大きく２つに分かれる。第１はマイクロROM のア
クセス処理であり、特にＲステージ37と称す。第２はオ
ペランドプリフェッチ処理であり、特にOFステージ38と
称す。Ｒステージ３７とＯＦステージ38とは必ずしも同
時に動作するわけではなく、データキャッシュのミス,
ヒット、データTLB のミス, ヒット等に依存して、動作
タイミングが異なる。

【０１２９】Ｒステージ37の処理であるマイクロROM ア
クセス処理はＲコード43に対して次のＥステージ35での
実行に使用される実行制御コードであるＥコード45を作
り出すためのマイクロROM アクセスとマイクロ命令デコ
ード処理とである。

【０１３０】１つのＲコードに対する処理が２つ以上の
マイクロプログラムステップに分解される場合、第１マ
イクロROM 部113 及び第２マイクロROM 部114 がＥステ
ージ35で使用され、次のＲコード43がマイクロROM アク
セス待ちになる場合がある。Ｒコード43に対するマイク
ロROM アクセスが行われるのは、Ｅステージ35でのマイ
クロROM アクセスが行われない場合である。本発明のデ
ータ処理装置100 では多くの整数演算命令が１マイクロ
プログラムステップで行われ、多くの浮動小数点演算命
令が２マイクロプログラムステップで行われるため、実
際にはＲコード43に対するマイクロROM アクセスが次々
と行われる可能性が高い。

【０１３１】(4.2.5) 「オペランドフェッチステージ」
オペランドフェッチステージ (OFステージ)38 はＦステ
ージ34が行う上述の２つの処理の内のオペランドプリフ
ェッチ処理を行う。

【０１３２】OFステージ38では、Ｆコード44の論理アド
レスをデータTLB で物理アドレスに変換してその物理ア
ドレスで内蔵データキャッシュあるいは外部のメモリを
アクセスしてオペランドをフェッチし、そのオペランド
とＦコード44として転送されてきたその論理アドレスと
を組合わせてＳコード46a,46b として出力する。

【０１３３】１つのＦコード44では８バイト境界をクロ
スしてもよいが、８バイト以下のオペランドフェッチを
指定する。Ｆコード44にはオペランドをアクセスするか
否かの指定も含まれており、Ａステージ33が計算したオ
ペランドアドレス自体あるいは即値をＥステージ35へ転
送する場合にはオペランドプリフェッチは行われず、Ｆ
コード44の内容をＳコード46a, 46bとして転送する。

【０１３４】(4.2.6) 「実行ステージ」実行ステージ
(Ｅステージ) 35はＥコード45とＳコード46a, 46bとを
入力として動作する。このＥステージ35が命令を実行す
るステージであり、Ｆステージ34以前のステージで行わ
れた処理は全てＥステージ35のための前処理である。Ｅ
ステージ35でジャンプが実行されたり、 EIT処理が起動
されたりした場合は、IFステージ31〜Ｆステージ34まで
の処理はすべて無効化される。Ｅステージ35はマイクロ
プログラムにより制御され、Ｅコード45にて示されたマ
イクロプログラムルーチンのエントリ番地からの一連の
マイクロ命令を実行することにより命令を実行する。

【０１３５】Ｅコード45には整数演算部117 を制御する
コード (特にEIコードと称す) と浮動小数点演算部118
を制御するコード (特にEFコードと称す) とがある。EI
コードとEFコードとは独立に出力されることも可能であ
る。両コードが独立して出力された場合には、Ｅステー
ジ35では整数演算部117 と浮動小数点演算部118 とが並
列に動作する。例えば浮動小数点演算部118 でメモリオ
ペランドを持たない浮動小数点演算命令を実行する場
合、この動作は整数演算部117 の動作と並行して実行さ
れる。

【０１３６】整数演算であっても浮動小数点演算であっ
ても、マイクロROM の読出しとマイクロ命令の実行とは
パイプライン化されて行われる。従って、マイクロプロ
グラムで分岐が発生した場合は１マイクロステップの空
きが生じる。Ｅステージ35ではＡステージ33が行ったレ
ジスタまたはメモリに対する書込み予約をオペランドの
書込みの後に解除する。

【０１３７】各種の割込は命令の切目のタイミングにお
いてＥステージ35が直接受付け、マイクロプログラムに
より必要な処理が実行される。その他の各種EIT の処理
もＥステージ35でマイクロプログラムにより行われる。

【０１３８】演算の結果をメモリにストアする必要があ
る場合は、Ｅステージ35はＳステージ36へＷコード47a,
47bとストア処理を行う命令のプログラムカウンタ値と
の両方を出力する。

【０１３９】(4.2.7) 「オペランドストアステージ」オ
ペランドストアステージ (Ｓステージ)36 はＷコードの
論理アドレス47a をデータTLB で物理アドレスに変換
し、そのアドレスでＷコードのデータ47b を内蔵データ
キャッシュにストアする。同時にＷコード47a, 47bとプ
ログラムカウンタ値とをストアバッファに入力し、デー
タTLB から出力された物理アドレスを用いて外部のメモ
リへＷコードのデータ47b をストアする処理が行われ
る。

【０１４０】Ｓステージ36の動作はオペランドアクセス
部120 で行われ、データTLB または内蔵データキャッシ
ュがミスした場合のアドレス変換処理及び内蔵データキ
ャッシュの入替え処理も行う。

【０１４１】オペランドのストア処理でEIT が検出され
た場合は、ストアバッファにＷコード47a, 47bとプログ
ラムカウンタ値とが保持されたままの状態で、Ｅステー
ジ35にEIT の検出が通知される。

【０１４２】(4.3) 「各パイプラインステージの状態制
御」パイプラインの各ステージは入力ラッチと出力ラッ
チとを有し、基本的には他のステージとは独立に動作す
る。各ステージは１つ前に行った処理が終了し、その処
理結果を出力ラッチから次のステージの入力ラッチへ転
送し、自ステージの入力ラッチに次の処理に必要な入力
信号が全て揃えば次の処理を開始する。

【０１４３】つまり、各ステージは、１つ前段のステー
ジから出力されてくる次の処理に対する入力信号が全て
有効となり、現在の処理結果を後段のステージの入力ラ
ッチへ転送して出力ラッチが空になった場合に次の処理
を開始する。各ステージが動作を開始する直前のタイミ
ングで入力信号が全て揃っている必要がある。入力信号
が揃っていない場合には、そのステージは待ち状態 (入
力待ち) になる。出力ラッチから次のステージの入力ラ
ッチへの転送が行われる場合には次のステージの入力ラ
ッチが空き状態になっている必要があり、次のステージ
の入力ラッチが空き状態でない場合もパイプラインステ
ージは待ち状態 (出力待ち) になる。また、キャッシ
ュ,TLBがミスしたり、パイプラインで処理中の命令相互
間にデータ干渉が生じたような場合には、１つのステー
ジの処理に複数クロックが必要となり、パイプライン処
理が遅延する。

【０１４４】(5) 高機能命令の詳細動作本発明のデータ
処理装置100 では、多数のオペランドをレジスタとメモ
リとの間で転送する LDM(Load Multi)命令, STM(Store
Multi)命令、高級言語でのサブルーチンの出入り口で使
用する ENTER命令,EXITD命令のなどの高機能命令を高速
実行する機能を有する。

【０１４５】これらの高機能命令は命令デコード部112
で複数の処理単位に分解してパイプライン上に展開され
る。ここではこれら４つの命令を例に本発明のデータ処
理装置100 が高機能命令を高速実行する機構を説明す
る。

【０１４６】(5.1) 「命令デコード部の詳細構成」 図１は本発明のデータ処理装置100 の命令デコード部11
2 の詳細な構成を示すブロック図である。

【０１４７】LDM命令, STM命令, ENTER命令及び EXIT
D命令では図１に示すＤステージデコード部22の出力に
従ってビット数計数回路23がレジスタリスト中のセット
されたビットの数を計数する。この際、 ENTER命令と E
XITD命令とではレジスタR14とレジスタR15 とに対応す
るビットはマスクされ、ビット数計数回路23への入力時
にリセットされる。

【０１４８】図33はビット数計数回路23の詳細な構成図
を示すブロック図である。入力された16ビットのレジス
タリストは必要があればマスク回路27で下位２ビットま
たは上位２ビットがマスクされ、計数回路28に入力され
る。マスク回路27の出力はプライオリティエンコード部
25へも送られる。計数回路28はWALLACE TREEとリップル
キャリー加算器とで16ビットのビット列からセットされ
ているビットの数を計算して出力ラッチ29に５ビットの
計算結果を出力する。出力ラッチ29の内容は転送オペラ
ンド数カウンタ26へ送られる。

【０１４９】(5.2) 「プライオリティエンコード部の詳
細構成」プライオリティエンコード部25はビット列から
先頭の"1" または"0" の位置をサーチしたり、連続した
２ビットが"1" または"0" であるフィールドの先頭の位
置をサーチする。図２はこのプライオリティエンコード
部25の詳細な構成を示すブロック図である。

【０１５０】プライオリティエンコード部25はビット列
生成回路１，オフセット値指定回路２，２つのプライオ
リティエンコード回路３及び４，エンコード結果判定回
路７等にて構成されている。

【０１５１】ビット列生成回路１はビット数計数回路23
から入力された16ビットのビット列を保持する機能, ビ
ット順序を逆転する機能, 隣接ビット間の論理積をとる
機能を有し、これらの各機能による加工されたビット列
をE1, E2として第１エンコード回路３及び第２エンコー
ド回路４へ出力する。

【０１５２】図32はビット列生成回路１の詳細な構成を
示すブロック図である。

【０１５３】入力ラッチ11にはビット数計数回路23から
マスクされたレジスタリストが入力されており、その出
力は必要に応じてビット正順逆順指定回路12でビット順
序が逆転されて第１エンコード回路３に入力される。ビ
ット正順逆順指定回路12の出力はまた、論理積回路13に
より各ビットについてそれぞれの上位側に隣接するビッ
トとの論理積がとられて第２エンコード回路４に入力さ
れる。

【０１５４】オフセット値指定回路２はエンコード結果
判定回路７から出力されるオフセット値を入力し、その
値に”1” または”2” を加算して第１エンコード回路
３及び第２エンコード回路４へ出力する。

【０１５５】第１エンコード回路３と第２エンコード回
路４とは同一に回路構成されたプライオリティエンコー
ド回路であり、ビット列生成回路１から入力されたビッ
ト列を対象としてオフセット指定回路２で指定されたビ
ット位置以降でサーチして最初の"1" のビット位置を出
力する組合せ論理回路である。

【０１５６】エンコード結果判定回路７は第１エンコー
ド回路３と第２エンコード回路４とから出力されるエン
コード値とオペランドアドレス計算部115 から転送され
たオペランドアドレスの下位３ビットとを入力とし、オ
フセット値指定回路２へエンコード結果と加算すべき値
とを出力し、整数演算部117 へレジスタ番号と２つのレ
ジスタを同時アクセスすべきか否かを示す並列アクセス
信号８とを出力する他、第１エンコード回路３の出力
を"1" と"0" とを反転した値をレジスタ番地指定回路21
8 へ出力することもできる。

【０１５７】なお、エンコード結果判定回路７と転送オ
ペランド数カウンタ26との間には制御信号の送受が行わ
れる。

【０１５８】並列アクセス信号８はオペランドアドレス
計算部115 から転送されるオペランドアドレスの下位３
ビットがすべて"0" で且つ第１エンコード回路３と第２
エンコード回路４とのエンコード結果が同じ値である場
合にアサートされる。

【０１５９】(5.3) 「オペランドアドレス計算部と整数
演算部の詳細構成」図３に本発明のデータ処理装置100
の整数演算部117 とオペランドアドレス計算部115 の詳
細ブロック図を他の部分とともに示す。

【０１６０】オペランドアドレス計算部115 には３入力
のアドレス加算器217 、その出力ラッチ219 、SAレジス
タ210、dispバスの入力ラッチ235 がある。アドレス加
算器217 ではIXバスで転送される値と命令デコード部11
2 から転送されたdispバスの入力ラッチ235 の値を加算
して出力ラッチ219 で加算結果を保持する。SAレジスタ
210 はオペランドアドレス計算部115 から整数演算部11
7 へ出力されるオペランドアドレス, 即値を保持するレ
ジスタである。

【０１６１】整数演算部117 には各種の演算器及びレジ
スタファイル、各種の作業用レジスタが備えられてい
る。AAレジスタ211 は整数演算部117 からオペランドア
クセス部120 にアドレスを出力するためのレジスタであ
り、保持内容に対する"1","2","4","8" のインクリメン
ト・デクリメント機能を有する。JAレジスタ214 は整数
演算部117 で得られたジャンプ命令のジャンプ先アドレ
スをJAバスに出力するためのレジスタである。

【０１６２】レジスタファイル213 は整数演算部117 内
の各種のデータを保持し、主ALU215と副ALU212とにそれ
ぞれ３本の４バイトのバスで結合されており、２つのレ
ジスタ上のオペランドに関する加算, 比較などの演算が
主ALU215または副ALU212で行える。

【０１６３】DDレジスタ213 は整数演算部117 とオペラ
ンドアクセス部120 とがデータを入出力するためのイン
タフェイスレジスタであり、８バイトのDDバス123 でオ
ペランドアクセス部120 と結合されている。

【０１６４】レジスタ番地指定回路218 は第１マイクロ
ROM 部113 の指示に従い、第１マイクロROM 部113 で指
定されたレジスタ番地及び命令デコード部112 のプライ
オリティエンコード部25で指定されたレジスタ番地に従
ってレジスタファイル213 の読書きを制御する。

【０１６５】ASP231, FSP232, ESP233はパイプラインス
テージに対応した作業用スタックポインタである。ASP2
31にはIXバスで転送された値との加算機能、及び"1","
2","4","8" のインクリメント・デクリメント機能を有
する加算器234 が付属している。また、ESP233は"1","
2","4","8" のインクリメント・ディクリメント機能を
有する。

【０１６６】(5.4) 「レジスタ番地指定回路の詳細構
成」図８はレジスタ番地指定回路218 の詳細な構成を示
すブロック図である。

【０１６７】レジスタ番地指定回路218 は、第１マイク
ロROM部113 で指定されたレジスタ番地またはプライオ
リティエンコード部25で指定されたレジスタ番号をデコ
ード回路10a, 10b, 10c, 10dでデコードし、S1バス221,
S2バス222, D1バス225,D3バス226 に対するレジスタ
ファイル213 の入出力を制御する。

【０１６８】第１マイクロROM 部113 で各バス毎に指定
されたレジスタ番地とプライオリティエンコード部25で
指定されたレジスタ番号とはセレクタ17, 18, 19, 20に
よりいずれかが選択されてそれぞれのバス用のデコード
回路10a, 10b, 10c, 10dに入力される。

【０１６９】本発明のデータ処理装置100 では、転送命
令あるいは加算命令等の単純な命令では第１マイクロRO
M 部113 から出力されたレジスタ番地に従って各バスに
データを入出力するレジスタを制御するため、レジスタ
番地が各バス毎のデコード回路10a, 10b, 10c, 10dでデ
コードされ、その出力信号に従ってレジスタファイル21
6 をアクセスするが、一部の高機能命令ではデコード回
路10a, 10b, 10c, 10dから出力された制御信号をシフト
することにより、レジスタファイル213 をアクセスす
る。

【０１７０】S2バス222 とD3バス226 とは高機能命令の
実行に際して２つのレジスタを並列アクセスする場合
に、プライオリティエンコード部25により指定されたレ
ジスタ番号より１つ大きなレジスタ番号のレジスタをア
クセスするためにデコード結果を１ビット上位側へシフ
トしてレジスタファイル213 へ出力する。この機能はデ
コーダ10b と10d とがデコード結果のビット列を出力す
る制御信号線群とそのビット列を１ビット上位側にシフ
トしたビット列を出力する制御信号線群とのいずれかを
セレクタ15, 16でそれぞれ選択することにより実現され
る。

【０１７１】またS1バス221 は高機能命令の実行に際し
て２つのレジスタを並列アクセスする場合、プライオリ
ティエンコード部25により指定されたレジスタ番号より
１つ小さなレジスタ番号のレジスタをアクセスするため
にデコーダ10a のデコード結果を１ビット下位側へシフ
トしてレジスタファイル213 へ出力する。この機能はデ
コーダ10a がデコード結果のビット列を出力する制御信
号線群とそのビット列を１ビット下位側にシフトしたビ
ット列を出力する制御信号線群とのいずれかをセレクタ
14で選択することにより実現される。

【０１７２】(5.5) 「 LDM命令の動作」図34は本発明の
データ処理装置の LDM命令のオペレーションコードの一
例を示す模式図である。この命令は６個の汎用レジスタ
R1, R4, R5, R6, R7, R8にスタック領域から６個の４バ
イトデータをロードする命令である。本発明のデータ処
理装置100 でこの命令を実行する場合、Ｄステージ32と
Ａステージ33とでは図36, 図37, 図38及び図39にて示さ
れているフローチャートに示すアルゴリズムに従ってこ
の LDM命令を４個の処理単位に分解する。分解された各
処理単位はＦステージ34とＥステージ35とでパイプライ
ン処理される。それぞれの処理単位に対してＥステージ
は図40及び図41にて示されているフローチャートに示す
アルゴリズムに従ってそれぞれ１つのマイクロ命令を実
行する。また、図42はこの LDM命令がパイプライン処理
される場合の処理タイミングを示す概念図である。図42
において、LDM1, LDM2, LDM3, LDM4はパイプライン処理
のためにそれぞれ LDM命令を分解した処理単位である。

【０１７３】なお、図34に示されている LDM命令のオペ
レーションコードは具体的には、第１の処理単位LDM1は
スタックから４バイトのデータをポップしてレジスタR1
にロードし、第２の処理単位LDM2はスタックから４バイ
トのデータをポップしてレジスタR4にロードし、第３の
処理単位LDM3はスタックから８バイトのデータをポップ
してレジスタR5とR6にロードし、第４の処理単位LDM4は
スタックから８バイトのデータをポップしてレジスタR7
とR8にロードして命令を終了する。

【０１７４】以下、図36, 図37, 図38及び図39にて示さ
れているフローチャート、図40及び図41にて示されてい
るフローチャートに従って具体的に説明する。LDM命令
はまずＤステージ32でＤステージデコード部22により前
段デコードされ、デコード結果はＡステージデコード部
24へ出力される。同時に、ビット数計数回路23でレジス
タリスト"01001111 10000000" 中のセットされたビット
("1"のビット) の数が計数され、その結果"6" が転送オ
ペランド数カウンタ26へ与えられる。また、レジスタリ
スト"01001111 10000000" はプライオリティエンコード
部25へも転送される。 (ステップＳ1)。

【０１７５】Ａステージ33では、Ｄステージデコード部
22の出力をＡステージデコード部24で後段デコードする
と同時に、レジスタリスト"01001111 10000000" をプラ
イオリティエンコード部25のビット列生成回路１へ転送
してエンコードする。この際、オフセット値指定回路２
はゼロクリアされる。また、フェッチすべきオペランド
のアドレスはアドレス加算器217 で計算される。具体的
には、Ｄステージデコード部22のデコード結果に従って
ASP231からIXバスを通じてスタックポインタ値"H'00001
000"がアドレス加算器217へ転送され、アドレス加算器2
17 の他の２入力にはゼロが入力されることによりフェ
ッチすべきデータのアドレス"H'00001000"が得られる。
(ステップＳ2)。

【０１７６】なお、転送オペランド数カウンタ26は、転
送すべきオペランドの残り数を計算することにより、最
後の処理単位を検出する。この転送オペランド数カウン
タ26による検出結果はプライオリティエンコード部25の
エンコード結果判定回路７に与えられている。

【０１７７】またこの例では、フェッチすべきオペラン
ドのアドレッシングモードがスタックポップモードであ
るので、ASP231に保持されていたアドレスがそのまま出
力ラッチ219 へ転送される。

【０１７８】次に、入力されたレジスタリストのビット
列”01001111 10000000” が第１エンコード回路３へ転
送され、第１エンコード回路３はオフセット”0” から
先頭の”1” のビットをサーチし、その結果”1” をエ
ンコード結果判定回路７へ出力する。また第２エンコー
ド回路４がエンコードするビット列は、入力されたレジ
スタリストのビット列の隣接ビット間の論理積演算をビ
ット列生成回路１で行ってその結果であるビット列”00
001111 00000000” が第２エンコード回路４へ転送さ
れ、第２エンコード回路４はビット列”00001111 00000
000” をオフセット”0” から先頭の”1” のビットを
サーチし、その結果”4” をエンコード結果判定回路７
へ出力する。エンコード結果判定回路７では、第１エン
コード回路３から入力された値”1” と第２エンコード
回路４から入力された値”4” とが一致しないと判断
し、レジスタ番号”1” を出力し、並列アクセス信号８
をネゲートし、オフセット値指定回路２へエンコード結
果”1” と加算値”1” とを出力する (ステップＳ3)。

【０１７９】エンコード結果判定回路７から出力された
レジスタ番号”1”, ネゲートされた並列アクセス信号
８, 転送オペランド数カウンタ26のカウント値”6” 及
びフェッチ先アドレス”H’00001000”により、レジス
タR1に４バイトのデータがフェッチされ、処理を継続す
る第１の処理単位LDM1がＦステージ34へ出力される (ス
テップＳ4)。

【０１８０】Ｆステージ34では、 LDM命令の第１の処理
単位LDM1に従って、４バイトのデータが内蔵データキャ
ッシュまたは外部のメモリからフェッチされ、DDレジス
タ216 へ転送される。Ｅステージ35では、 LDM命令の第
１の処理単位LDM1に従ってレジスタ番地指定回路218 で
レジスタ番号”1” がデコードされ、DDレジスタ216 の
下位４バイトがS1バス221, 主ALU215, D1バス225 を通
じてレジスタR1へ転送される (ステップS21)。

【０１８１】並列アクセス信号８がネゲートされたこと
に従って、ASP231の値が"4" インクリメントされ、その
値"H'00001004"がIXバスを通じてアドレス加算器217 へ
転送される。アドレス加算器217 の他の２入力にはゼロ
が入力されることによりフェッチすべきデータのアドレ
ス"H'00001004"が得られる。同時に、転送オペランド数
カウンタ26の値が"1" デクリメントされて"5" になる
(ステップＳ5)。

【０１８２】第１エンコード回路３はレジスタリストの
ビット列”01001111 10000000” のオフセット”2” か
ら先頭の”1” のビットをサーチし、その結果”4” を
エンコード結果判定回路７へ出力する。同時に、第２エ
ンコード回路４はビット列”00001111 00000000” をオ
フセット”2” から先頭の”1” のビットをサーチし、
その結果”4” をエンコード結果判定回路７へ出力す
る。エンコード結果判定回路７では、第１エンコード回
路３から入力された値”4” と第２エンコード回路４か
ら入力された値”4” とが一致すること及び、オペラン
ドアドレス計算部115 から出力されたアドレスの下位３
ビットがゼロでないことを判断し、レジスタ番号”4”
を出力し、並列アクセス信号８をネゲートし、オフセッ
ト値指定回路２へエンコード結果”4” と加算値”1”
とを出力する (ステップＳ6)。

【０１８３】エンコード結果判定回路７から出力された
レジスタ番号”4”, ネゲートされた並列アクセス信号
８, 転送オペランド数カウンタ26のカウント値”5” 及
びフェッチ先アドレス”H’00001004”により、レジス
タR4に４バイトのデータがフェッチされ、処理を継続す
る第２の処理単位LDM2がＦステージ34へ出力される (ス
テップＳ7)。

【０１８４】Ｆステージ34では、 LDM命令の第２の処理
単位LDM2に従って、４バイトのデータが内蔵データキャ
ッシュまたは外部のメモリからフェッチされ、DDレジス
タ216 へ転送される。Ｅステージ35では、 LDM命令の第
２の処理単位LDM2に従ってレジスタ番地指定回路218 で
レジスタ番号”4” がデコードされ、DDレジスタ216 の
下位４バイトがS1バス221, 主ALU215, D1バス225 を通
じてレジスタR4へ転送される (ステップS22)。

【０１８５】並列アクセス信号８がネゲートされたこと
に従って、ASP231の値が"4" インクリメントされ、その
値"H'00001008"がIXバスを通じてアドレス加算器217 へ
転送される。アドレス加算器217 の他の２入力にはゼロ
が入力されることによりフェッチすべきデータのアドレ
ス"H'00001008"が得られる。同時に、転送オペランド数
カウンタ26の値が"1" デクリメントされて"4" になる
(ステップＳ8)。

【０１８６】第１エンコード回路３はレジスタリストの
ビット列”01001111 10000000” のオフセット”5” か
ら先頭の”1” のビットをサーチし、その結果”5” を
エンコード結果判定回路７へ出力する。同時に、第２エ
ンコード回路４はビット列”00001111 00000000” をオ
フセット”5” から先頭の”1” のビットをサーチし、
その結果”5” をエンコード結果判定回路７へ出力す
る。エンコード結果判定回路７では、第１エンコード回
路３から入力された値”5” と第２エンコード回路４か
ら入力された値”5” とが一致すること及び、オペラン
ドアドレス計算部115 から出力されたアドレスの下位３
ビットがゼロであることを判断し、レジスタ番号”5”
を出力し、並列アクセス信号８をアサートし、オフセッ
ト値指定回路２へエンコード結果”5” と加算値”2”
とを出力する (ステップＳ9)。

【０１８７】エンコード結果判定回路７から出力された
レジスタ番号”5”, アサートされた並列アクセス信号
８, 転送オペランド数カウンタ26のカウント値”4”,
フェッチ先アドレス”H’00001008”により、レジスタR
5, R6に２つの４バイトのデータがフェッチされ、処理
を継続する第３の処理単位LDM3がＦステージ34へ出力さ
れる (ステップS10)。

【０１８８】Ｆステージ34では、 LDM命令の第３の処理
単位LDM3に従って、８バイトのデータが内蔵データキャ
ッシュまたは外部のメモリからフェッチされ、DDレジス
タ216 へ転送される。

【０１８９】Ｅステージ35では、 LDM命令の第３の処理
単位LDM3に従ってレジスタ番地指定回路218 でレジスタ
番号”5” がデコードされ、DDレジスタ216 の下位４バ
イトがS1バス221, 主ALU215, D1バス225 を通じてレジ
スタR5へ転送される。またＥステージ35では、レジスタ
番号”5” をデコードした結果を１ビットシフトした制
御信号でレジスタR6がアクセスされ、DDレジスタ216 の
上位４バイトがS2バス222, 副ALU212, D3バス226 を通
じてレジスタR6へ転送される (ステップS23)。

【０１９０】並列アクセス信号８がアサートされたこと
に従って、ASP231の値が"8" インクリメントされ、その
値"H'00001010"がIXバスを通じてアドレス加算器217 へ
転送される。アドレス加算器217 の他の２入力にはゼロ
が入力されることによりフェッチすべきデータのアドレ
ス"H'00001010"が得られる。同時に、転送オペランド数
カウンタ26の値が"2" デクリメントされて"2" になる
(ステップS11)。

【０１９１】第１エンコード回路３はレジスタリストの
ビット列”01001111 10000000” のオフセット”7” か
ら先頭の”1” のビットをサーチし、その結果”7” を
エンコード結果判定回路７へ出力する。同時に、第２エ
ンコード回路４はビット列”00001111 00000000” をオ
フセット”7” から先頭の”1” のビットをサーチし、
その結果”7” をエンコード結果判定回路７へ出力す
る。エンコード結果判定回路７では、第１エンコード回
路３から入力された値”7” と第２エンコード回路４か
ら入力された値”7” とが一致すること及び、オペラン
ドアドレス計算部115 から出力されたアドレスの下位３
ビットがゼロであることを判断し、レジスタ番号”7”
を出力し、並列アクセス信号８をアサートし、オフセッ
ト値指定回路２へエンコード結果”7” と加算値”2”
とを出力する (ステップS12)。

【０１９２】エンコード結果判定回路７から出力された
レジスタ番号”7”, アサートされた並列アクセス信号
８, 転送オペランド数カウンタ26のカウント値”2”,
フェッチ先アドレス”H’00001010”により、レジスタR
7, R8に２つの４バイトのデータがフェッチされ、処理
を継続する第４の処理単位LDM4がＦステージ34へ出力さ
れる (ステップS13)。

【０１９３】Ｆステージ34では、 LDM命令の第４の処理
単位LDM4に従って、８バイトのデータが内蔵データキャ
ッシュまたは外部のメモリからフェッチされ、DDレジス
タ216 へ転送される。Ｅステージ35では、 LDM命令の第
４の処理単位LDM4に従ってレジスタ番地指定回路218 で
レジスタ番号”7” がデコードされ、DDレジスタ216 の
下位４バイトがS1バス221, 主ALU215, D1バス225 を通
じてレジスタR7へ転送される。またＥステージ35では、
レジスタ番号”7” をデコードした結果を１ビットシフ
トした制御信号でレジスタR8がアクセスされ、DDレジス
タ216 の上位４バイトがS2バス222, 副ALU212, D3バス
226 を通じてレジスタR8へ転送され、 LDM命令の処理を
終了する (ステップS24)。

【０１９４】上述のように第１エンコード回路３及び第
２エンコード回路４によりビット列をサーチすると、レ
ジスタ番号"4, 5, 7" で双方のサーチ結果が一致する
が、レジスタ番号"4" の場合はオペランドアドレスの計
算結果の下位３ビットが"0" ではないため、レジスタR1
とR4とには１回の操作で４バイトずつデータがロードさ
れ、レジスタR5とR6, R7とR8にはそれぞれ並列にデータ
がロードされることとなる。

【０１９５】レジスタR5とR6, R7とR8を同時にアクセス
する場合、エンコード結果判定回路７から出力される並
列アクセス信号８がアサートされる。この並列アクセス
信号８に従って、デコード結果のビット列を１ビット上
位側へシフトしたビット列が転送される制御線をセレク
タ16が選択することにより、エンコード結果判定回路７
から出力されたレジスタ番号より１つ大きな番号のレジ
スタに値がロードされる。

【０１９６】(5.6) 「 STM命令の動作」 デスティネーションのアドレッシングモードが@-SPモー
ド以外の STM命令を実行する場合、 LDM命令と同じフォ
ーマットのレジスタリストを処理するため、ビット数計
数回路23, プライオリティエンコード部25及び転送オペ
ランド数カウンタ26の動作は LDM命令の場合と同様であ
る。また、レジスタ番地指定回路218 ではS2バス222 へ
出力するレジスタ番地として、入力されたレジスタ番地
よりも１つ大きな番地のレジスタをアクセスするため、
デコード結果のビット列を１ビット上位側へシフトした
ビット列が転送される制御線をセレクタ15が選択する。

【０１９７】デスティネーションのアドレッシングモー
ドが@-SPモードである STM命令を実行する場合、 LDM命
令と異なるフォーマットレジスタリストを処理するの
で、プライオリティエンコード部25の動作が一部異な
る。この場合、エンコード結果判定回路７からオフセッ
ト値指定回路２へは第１エンコード回路３から出力され
た値がそのまま転送されるが、レジスタ番地指定回路21
8 へは第１エンコード回路３から出力された値の"0"
と"1" とを反転した値が出力される。つまり、オフセッ
ト値指定回路２にはサーチしてエンコードしたビット番
号そのものが転送されるが、レジスタ番地指定回路218
へはサーチしてエンコードしたビット番号に対応するレ
ジスタ番号が出力されることになる。

【０１９８】またこの場合、レジスタ番地指定回路218
では、並列アクセス信号８がアサートされると、S2バス
222 へは入力されたレジスタ番地のレジスタから値が出
力され、S1バス221 へは入力されたレジスタ番地より１
つレジスタ番地が小さいレジスタから値が出力される。
この機能はデコード結果のビット列を１ビット下位側へ
シフトしたビット列を転送する制御線をセレクタ14が選
択することにより行われる。

【０１９９】たとえば、図35にオペレーションコードを
示した STM命令の例では、第１エンコード回路３のサー
チ対象となるビット列は"00000001 11110010" であり、
第２エンコード回路４のサーチ対象となるビット列は"0
0000001 11100000" である。最初のエンコード動作で
は、エンコード結果判定回路７へは第１エンコード回路
３と第２エンコード回路４とからは共に値"7" が入力さ
れ、オペランドアドレス計算部115 からはASP231でプリ
デクリメントされたアドレス"H'00001FF8"の下位３ビッ
トの"0" が転送される。エンコード結果判定回路７はこ
れらの入力に基づいてオフセット指定回路へは値"7" と
加算値"2" とを出力し、レジスタ番地指定回路218 へ
は"7" を２進数表現した値"0111"の反転値である"1000"
に対応するレジスタ番号"8" を出力し、並列アクセス信
号８をアサートする。

【０２００】レジスタ番地指定回路218 では、入力され
たレジスタ番号”8”をデコードし、S2バス222 へはレ
ジスタR8からデータを読出し、S1バス221 へはデコード
結果を１ビット下位側へシフトしたビット列を転送する
制御線をセレクタ14で選択することによりレジスタR7か
らデータを読出す。S1バス221 とS2バス222 とへ読出さ
れた２つのデータはDDレジスタ216 で連結され、１つの
８バイトデータとしてDDバス213 を通じてオペランドア
クセス部120 へ転送され、内蔵データキャッシュあるい
は外部メモリにストアされる。次に、並列アクセス信号
８がアサートされたことに従って、ASP231の値が”８”
インクリメントされ、その値”H’00002000 ”がアドレ
ス加算器217 へ転送される。第１エンコード回路３はレ
ジスタリストのビット列”00000001 11110010”のオフ
セット値”９”から先頭の”１”をサーチし、その結
果”９”をエンコード判定回路７へ出力する。同時に、
第２エンコード回路４はビット列”00000001 11100000
”のオフセット値”９”から先頭の”１”のビットを
サーチし、その結果”９”をエンコード判定回路７へ出
力する。エンコード判定回路７では、第１エンコード回
路３から入力された値”９”と第２エンコード回路４か
ら入力された値”９”とが一致すること及び、オペラン
ドアドレス計算部115 から出力されたアドレスの下位３
ビットがゼロであることを判定し、レジスタ番地指定回
路218 へは、”９”を２進数表現した値”1001”の反転
値”0110”に対応するレジスタ番号”６”を出力し、並
列アクセス信号をアサートする。 レジスタ番地指定回路
218 では、入力されたレジスタ番号”６”をデコード
し、S2バス222 へはレジスタR6からデータを読出し、S1
バス221 へはデコード結果を１ビット下位側へシフトし
たビット列を転送する制御線をセレクタ14で選択するこ
とによりレジスタR5からデータを読出す。S1バス221 と
S2バス222 とへ読出された２つのデータはDDレジスタ21
6 で連結され、１つの８バイトデータとしてDDバス213
を通じてオペランドアクセス部120 へ転送され、内蔵デ
ータキャッシュあるいは外部メモリにストアされる。 そ
して、レジスタR8、R7からメモリへデータ転送する第１
処理単位、およびレジスタR6、R5からメモリへデータ転
送する第２処理単位は、パイプライン上に処 理され、LD
M 命令の場合と同様に、第１処理単位のＦステージと、
第２処理単位のプライオリティエンコード部25がレジス
タ番号を出力する処理を含むＡステージとは並列して行
われる。

【０２０１】(5.7) 「 ENTER命令の動作」ENTER命令の
処理は図30に示す如く、 STM命令の処理にフレームポイ
ンタレジスタR14 のスタックへのプッシュとスタックポ
インタレジスタR15 のフレームポインタへの転送, ロー
カル変数領域確保のためのスタックポインタの減算を組
み合わせた処理である。

【０２０２】ENTER命令では、命令デコード部112 で命
令を複数の処理単位に分解する際に、 STM命令と同様に
レジスタリストに対応するレジスタの内容をスタックへ
転送する処理単位を出力する前にＥステージ35とＡステ
ージ33とで以下の動作をする２つの処理単位を出力す
る。

【０２０３】最初の処理単位に対してＥステージ35で
は、フレームポインタを作業用レジスタに転送すると同
時にスタックにプッシュする。スタックポインタをフレ
ームポインタに転送する。最初の処理単位に対してＡス
テージ33では、dispバスで転送された lsize値を入力ラ
ッチ235 に入力する。ASP234をIXバスで転送する。アド
レス加算器217 で転送されたASP234の値から”4” をデ
クリメントして出力ラッチ219 に保持する。ASP234自体
を”4” デクリメントする。第２の処理単位に対してＡ
ステージ33では、入力ラッチ235 の値である lsize値を
IXバスを通じて加算器234 へ転送してASP231から減算す
る。出力ラッチ219 の値から入力ラッチ235 の lsize値
を減算してその値をレジスタ内容を転送するメモリのア
ドレスとする。命令で指定されたレジスタリストの最初
の２ビット（レジスタR14 とR15 とに対応するビット）
をマスク回路27でリセットする。

【０２０４】第２の処理単位に対するＥステージ35での
処理は STM命令の最初の処理単位と同様に、レジスタリ
ストで指定された最初のレジスタのストア処理である。
なお、最初の処理単位でフレームポインタ値を作業用レ
ジスタに退避するのは ENTER命令の実行途中でエラーが
発生した際に、全レジスタのレジスタ内容を ENTER命令
実行前の状態に復帰するためのものである。

【０２０５】(5.8) 「 EXITD命令の動作」EXITD命令の
処理は図31に示す如く、 LDM命令の処理にフレームポイ
ンタレジスタR14 のスタックからのポップとスタックポ
インタレジスタR15 へのフレームポインタの転送とサブ
ルーチンリターンとスタックポインタのadjsp での補正
とを組み合わせた処理である。

【０２０６】EXITD命令では、命令デコード部112 で命
令を複数の処理単位に分解する際に、 LDM命令と同様に
レジスタリストに対応するレジスタの内容を転送する処
理単位の後に以下の処理を行う２つの処理単位を追加す
る。

【０２０７】１つ目の処理単位に対してＡステージ33で
は、 adjsp値をdispバスを通じて入力ラッチ235 に転送
する。１つ目の処理単位に対してＥステージ35では、フ
レームポインタをスタックポインタに転送する。スタッ
クからフレームポインタ値をポップする。２つ目の処理
単位に対してＡステージ33では、入力ラッチ235 の内容
であるadjsp 値をIXバスで加算器234 に転送してASP231
に加算する。２つ目の処理単位に対してＥステージ35で
はサブルーチンリタン動作を行う。また、 EXITD命令で
は命令で指定されたレジスタリストの最後の２ビット
（レジスタR14 とR15 とに対応するビット）をマスク回
路27でリセットする点も LDM命令と異なる。

【０２０８】(6)「外部アクセス動作」 (6.1) 「入出力信号線」図７は本発明のデータ処理装置
100 の入出力信号を示す模式図である。

【０２０９】本発明のデータ処理装置100 は電源Ｖccと
接地GND, 64本のデータピンと32本のアドレスピンと32
本の命令ピン, 入力クロックCLK の他に種々の制御信号
を入出力する。命令アクセスの場合もデータアクセスの
場合も、アドレスピンには物理アドレスが出力される。

【０２１０】CLKは外部入力クロックであり、本発明の
データ処理装置100 の動作クロックと同一周波数のクロ
ックである。データアドレスストローブDAS#はアドレス
ピンへ出力されたデータアドレスが有効であることを示
す。

【０２１１】リードライトR/W#はデータピンでのバスサ
イクルが入力であるか出力であるかを区別する。データ
ストローブDS# は、本発明のデータ処理装置100 がデー
タ入力準備を完了したことまたは本発明のデータ処理装
置100 からデータが出力されたことを示す。

【０２１２】DC#は本発明のデータ処理装置100 にデー
タアクセスサイクルを終了してもよいことを通知する信
号である。BAT(0:2)は、アドレスピンとデータピンとの
値の意味を示す。

【０２１３】命令アドレスストローブIAS#はアドレスピ
ンへ出力された命令アドレスが有効であることを示す。
命令ストローブIS# は本発明のデータ処理装置100 が命
令入力準備を完了したことを示す。

【０２１４】IC#は本発明のデータ処理装置100 に命令
アクセスサイクルを終了してもよいことを通知する信号
である。ホールドリクエストHREQ# は本発明のデータ処
理装置100 にバス権を要求する信号である。

【０２１５】HACK#は本発明のデータ処理装置100 がHRE
Q# を受付けてバス権を他のデバイスに渡したことを示
す信号である。IRL(0:2) は外部割込み要求信号であ
る。IACK#は本発明のデータ処理装置100 が外部割込み
を受付け、割込みベクトルアクセスサイクルを行ってい
ることを示す信号である。

【０２１６】(6.2) 「外部デバイスのアクセス」本発明
のデータ処理装置100 を用いた図６に示すシステム構成
例では、本発明のデータ処理装置100 とデータキャッシ
ュ107, 108とはデータピンに接続されているデータバス
102, アドレスピンに接続されているアドレスバス101
の他、 BAT(0:2), DAS#, R/W#, DS#, DC# とでも接続さ
れている。本発明のデータ処理装置100 と命令キャッシ
ュ106 とは命令ピンに接続されている命令バス103, ア
ドレスバス101 の他、BAT(0:2), IAS#, IS#, IC#とでも
接続されている。

【０２１７】なお、クロックCLK はシステム全体に供給
されていてシステムの基本タイミングを決定する。

【０２１８】本発明のデータ処理装置100 は、標準アク
セスモードでのバスアクセスではデータバス102 を用い
たデータアクセスと命令バス103 を用いた命令アクセス
とを、それぞれ十分高速な外部メモリに対して外部入力
クロックCLK の２サイクルに１度の割合で行える。

【０２１９】また本発明のデータ処理装置100 は、クワ
ッドアクセスモードでのバスアクセスではデータバス10
2 を用いたデータアクセスと命令バス103 を用いた命令
アクセスとを、それぞれ十分高速な外部のメモリに対し
て外部入力クロックCLK の５サイクルに４度の割合で行
える。

【０２２０】アドレスバス101 はデータキャッシュ107,
108のアクセスと命令キャッシュ106 のアクセスとの両
方に利用される。

【０２２１】(7) 「本発明の他の実施例」上記実施例で
はレジスタリストフィールドをもつ命令として、 LDM命
令, STM命令, ENTER命令, EXITD命令の４つの命令を
例として説明したが、レジスタリストにて操作すべきデ
ータを保持するレジスタを示す他の命令も同様の方法で
処理することができる。

【０２２２】

【発明の効果】以上に詳述した如く本発明のデータ処理
装置によれば、外部のメモリの所定の領域から複数のレ
ジスタへデータを転送する複数転送命令を処理する場合
に、命令実行制御部の命令実行部への制御により、命令
デコーダのレジスタ特定回路が第２の特定信号を生成し
出力することと時間的に重複してメモリから第１のレジ
スタへデータを転送するので、第１のレジスタへのデー
タ転送が終了した後に第２のレジスタへのデータ転送を
開始する際には、すでに第２の特定信号が生成されてお
り、第２のレジスタへのデータ転送が効率よく処理され
る。つまり、レジスタ特定回路がレジスタリストフィー
ルドからレジスタを特定する処理と、命令実行部がデー
タ転送する処理との間でいわゆるパイプライン処理がな
され、レジスタ特定回路と命令実行部といったハードウ
ェアを効率よく利用して複数のレジスタへのデータ転送
を指定する複数転送命令を実行することができる。

【０２２３】また、本発明のデータ処理装置によれば、
複数のレジスタから外部のメモリの所定の領域へデータ
を転送する複数転送命令を処理する場合に、命令実行制
御部の命令実行部への制御により、命令デコーダのレジ
スタ特定回路が第２の特定信号を生成し出力することと
時間的に重複してメモリから第１のレジスタへデータを
転送するので、第１のレジスタからのデータ転送が終了
した後に第２のレジスタからのデータ転送を開始する際
には、すでに第２の特定信号が生成されており、第２の
レジスタからのデータ転送が効率よく処理される。つま
り、レジスタ特定回路がレジスタリストフィールドから
レジスタを特定する処理と、命令実行部がデータ転送す
る処理との間でいわゆるパイプライン処理がなされ、レ
ジスタ特定回路と命令実行部といったハードウェアを効
率よく利用して複数のレジスタからののデータ転送を指
定する複数転送命令を実行することができる。

【図面の簡単な説明】

【図１】本発明のデータ処理装置の命令デコード部の詳
細な構成を示すブロック図である。

【図２】本発明のデータ処理装置のプライオリティエン
コード部の詳細な構成を示すブロック図である。

【図３】本発明のデータ処理装置のオペランドアドレス
計算部及び整数演算部の詳細な構成を示すブロック図で
ある。

【図４】本発明のデータ処理装置の全体構成を示すブロ
ック図である。

【図５】本発明のデータ処理装置のパイプライン処理機
構の各ステージを説明するための模式図である。

【図６】本発明のデータ処理装置を用いたデータ処理シ
ステムの構成例を示すブロック図である。

【図７】本発明のデータ処理装置の入出力信号及びその
ための各ピンを示す模式図である。

【図８】本発明のデータ処理装置のレジスタ番地指定回
路の詳細な構成を示すブロック図である。

【図９】本発明のデータ処理装置の命令のフォーマット
を示す模式図である。

【図１０】本発明のデータ処理装置の２オペランド命令
の短縮形フォーマットを示す模式図である。

【図１１】本発明のデータ処理装置の１オペランド命令
の一般形フォーマット(G1-format) を示す模式図であ
る。

【図１２】本発明のデータ処理装置の２オペランド命令
の一般形フォーマットを示す模式図である。

【図１３】本発明のデータ処理装置のショートブランチ
命令のフォーマットを示す模式図である。

【図１４】本発明のデータ処理装置の命令中のアドレッ
シングモード指定部のフォーマットを示す模式図であ
る。

【図１５】本発明のデータ処理装置のレジスタ間接モー
ドのフォーマットの模式図である。

【図１６】本発明のデータ処理装置のレジスタ相対間接
モードのフォーマットの模式図である。

【図１７】本発明のデータ処理装置の即値モードのフォ
ーマットの模式図である。

【図１８】本発明のデータ処理装置の絶対モードのフォ
ーマットの模式図である。

【図１９】本発明のデータ処理装置のPC相対間接モード
のフォーマットの模式図である。

【図２０】本発明のデータ処理装置のスタックポップモ
ードのフォーマットの模式図である。

【図２１】本発明のデータ処理装置のスタックプッシュ
モードのフォーマットの模式図である。

【図２２】本発明のデータ処理装置のレジスタベース多
段間接モードのフォーマットの模式図である。

【図２３】本発明のデータ処理装置のPCベース多段間接
モードのフォーマットの模式図である。

【図２４】本発明のデータ処理装置の絶対ベース多段間
接モードのフォーマットの模式図である。

【図２５】本発明のデータ処理装置の多段間接モードの
フォーマットの模式図である。

【図２６】本発明のデータ処理装置の多段間接アドレッ
シングモードによる命令フォーマットの多段間接モード
が継続するか終了するかのバリエーションを示す模式図
である。

【図２７】本発明のデータ処理装置の多段間接アドレッ
シングモードによる命令フォーマットのディスプレース
メントのサイズのバリエーションを示す模式図である。

【図２８】本発明のデータ処理装置の複数データロード
命令である LDM命令のフォーマットを示す模式図であ
る。

【図２９】本発明のデータ処理装置の複数データストア
命令である STM命令のフォーマットを示す模式図であ
る。

【図３０】本発明のデータ処理装置の ENTER命令のフォ
ーマットを示す模式図である。

【図３１】本発明のデータ処理装置の EXITD命令のフォ
ーマットを示す模式図である。

【図３２】本発明のデータ処理装置のプライオリティエ
ンコード部のビット列生成回路の詳細な構成を示すブロ
ック図である。

【図３３】本発明のデータ処理装置のビット数計数回路
の詳細な構成を示すブロック図である。

【図３４】本発明のデータ処理装置の複数データロード
命令である LDM命令の具体的オペレーションコードの例
を示す模式図である。

【図３５】本発明のデータ処理装置の複数データストア
命令である STM命令の具体的オペレーションコードの例
を示す模式図である。

【図３６】本発明のデータ処理装置の LDM命令の具体例
を命令デコード部でデコードする際に、パイプライン処
理単位を出力する処理のアルゴリズムを示すフローチャ
ートの第１の部分である。

【図３７】本発明のデータ処理装置の LDM命令の具体例
を命令デコード部でデコードする際に、パイプライン処
理単位を出力する処理のアルゴリズムを示すフローチャ
ートの第２の部分である。

【図３８】本発明のデータ処理装置の LDM命令の具体例
を命令デコード部でデコードする際に、パイプライン処
理単位を出力する処理のアルゴリズムを示すフローチャ
ートの第３の部分である。

【図３９】本発明のデータ処理装置の LDM命令の具体例
を命令デコード部でデコードする際に、パイプライン処
理単位を出力する処理のアルゴリズムを示すフローチャ
ートの第４の部分である。

【図４０】本発明のデータ処理装置の LDM命令の具体例
を実行する際に、命令実行部での処理のアルゴリズムを
示すフローチャートの前半部である。

【図４１】本発明のデータ処理装置の LDM命令の具体例
を実行する際に、命令実行部での処理のアルゴリズムを
示すフローチャートの後半部である。

【図４２】本発明のデータ処理装置の LDM命令の具体例
を実行する際のパイプライン処理のタイミングを示すタ
イムチャートである。

【符号の説明】

25 プライオリティエンコード部 32 命令デコードステージ 35 命令実行ステージ 112 命令デコード部 113 第１マイクロROM 部 114 第２マイクロROM 部 120 オペランドアクセス部

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 外部メモリの所定のメモリ領域から複数
   のレジスタへデータを転送することを指定するオペレー
   ションコードフィールドと、各ビットがそれぞれ異なる
   レジスタに対応付けられた複数のビットからなるビット
   列で構成され、データの転送先のレジスタを指定するレ
   ジスタリストフィールドとを有する複数転送命令をデコ
   ードして実行するデータ処理装置であって、 前記複数転送 命令のオペレーションコードフィールドを
   デコードするデコード回路と、前記複数転送命令のレジ
   スタリストフィールドを入力し、このレジスタリストフ
   ィールドのビット列で所定の値を有するビット位置を検
   索し、そのビット位置に対応するレジスタを特定する特
   定信号を生成するレジスタ特定回路とを有し、前記オペ
   レーションコードフィールドのデコード結果と前記特定
   信号とを含む制御コードを出力する命令デコード部、 前記メモリをアクセスして前記複数転送命令を実行する
   命令実行部、及び、 前記命令デコード部から出力される前記制御コードに従
   って前記命令実行部を制御する命令実行制御部を備え、 前記複数転送命令のレジスタリストフィールドにおける
   第１のビット位置および第２のビット位置が前記所定の
   値に設定されている場合に、 前記命令デコード部のレジスタ特定回路は、前記レジス
   タリストフィールドの第１のビット位置を検索して第１
   のレジスタを特定する第１の特定信号を生成して出力
   し、その後に前記レジスタリストフィールドの第２のビ
   ット位置を検索して第２のレジスタを特定する第２の特
   定信号を生成して出力し、 前記命令実行制御部は、前記命令デコーダから出力され
   る前記第１の特定信号を含む第１の制御コードに従って
   前記命令実行部を制御し、前記メモリから前記第１のレ
   ジスタへデータを転送させ、前記命令デコーダから出力
   される前記第２の特定信号を含む第２の制御コードに従
   って前記命令実行部を制御し、前記メモリから前記第２
   のレジスタへデータを転送させ、さらに、 前記命令実行制御部は、前記命令デコーダのレジスタ特
   定回路が前記第２の特定信号を生成して出力することと
   時間的に重複して前記メモリから前記第１のレジスタへ
   データを転送するように、前記命令実行部を制御する こ
   とを特徴とするデータ処理装置。
2. 【請求項２】 複数転送命令において、さらに第１のビ
   ット位置とは異なる第３のビット位置が所定の値を有す
   るレジスタリストフィールドが設定されている場合、 メモリから２ｎビット幅のデータを入力し、 この２ｎビット幅のデータのうちのｎビット幅のデータ
   が第１のレジスタへ転送され、残りのｎビット幅のデー
   タが前記第３のビット位置に対応する第３のレジスタに
   転送されるように構成されたことを特徴とする請求項１
   記載のデータ処理装置（但し、ｎは自然数）。
3. 【請求項３】 複数転送命令において、さらに第２のビ
   ット位置とは異なる第３のビット位置が所定の値を有す
   るレジスタリストフィールドが設定されている場合、 メモリから２ｎビット幅のデータを入力し、 この２ｎビット幅のデータのうちのｎビット幅のデータ
   が第２のレジスタへ転送され、残りのｎビット幅のデー
   タが前記第３のビット位置に対応する第３のレジスタに
   転送されるように構成されたことを特徴とする請求項１
   記載のデータ処理装置（但し、ｎは自然数）。
4. 【請求項４】 複数のレジスタから外部メモリの所定の
   メモリ領域へデータを転送することを指定するオペレー
   ションコードフィールドと、各ビットがそれぞれ異なる
   レジスタに対応付けられた複数のビットからなるビット
   列で構成され、データの転送元のレジスタを指定するレ
   ジスタリストフィールドとを有する複数転送命令をデコ
   ードして実行するデータ処理装置であって、 前記複数転送 命令のオペレーションコードフィールドを
   デコードするデコード回路と、前記複数転送命令のレジ
   スタリストフィールドを入力し、このレジスタリストフ
   ィールドのビット列で所定の値を有するビット位置を検
   索し、そのビット位置に対応するレジスタを特定する特
   定信号を生成するレジスタ特定回路とを有し、前記オペ
   レーションコードフィールドのデコード結果と前記特定
   信号とを含む制御コードを出力する命令デコード部、 前記メモリをアクセスして前記複数転送命令を実行する
   命令実行部、及び、 前記命令デコード部から出力される前記制御コードに従
   って前記命令実行部を制御する命令実行制御部を備え、 前記複数転送命令のレジスタリストフィールドにおける
   第１のビット位置および第２のビット位置が前記所定の
   値に設定されている場合に、 前記命令デコード部のレジスタ特定回路は、前記レジス
   タリストフィールドの第１のビット位置を検索して第１
   のレジスタを特定する第１の特定信号を生成して出力
   し、その後に前記レジスタリストフィールドの第２のビ
   ット位置を検索して第２のレジスタを特定する第２の特
   定信号を生成して出力し、 前記命令実行制御部は、前記命令デコーダから出力され
   る前記第１の特定信号を含む第１の制御コードに従って
   前記命令実行部を制御し、前記第１のレジスタから前記
   メモリへデータを転送させ、前記命令デコーダから出力
   される前記第２の特定信号を含む第２の制御コードに従
   って前記命令実行部を制御し、前記第２のレジスタから
   前記メモリへデータを転送させ、さらに、 前記命令実行制御部は、前記命令デコーダのレジスタ特
   定回路が前記第２の特定信号を生成して出力することと
   時間的に重複して前記第１のレジスタから前記メモリへ
   データを転送するように、前記命令実行部を制御する こ
   とを特徴とするデータ処理装置。
5. 【請求項５】 複数転送命令において、さらに第１のビ
   ット位置とは異なる第３のビット位置が所定の値を有す
   るレジスタリストフィールドが設定されている場合、 第１のレジスタの保持するｎビット幅のデータと、前記
   第３のビット位置に対応する第３のレジスタの保持する
   ｎビット幅のデータとを結合して２ｎビット幅のデータ
   としてメモリへ転送するように構成されたことを特徴と
   する請求項４記載のデータ処理装置（但し、ｎは自然
   数）。
6. 【請求項６】 複数転送命令において、さらに第２のビ
   ット位置とは異なる第３のビット位置が所定の値を有す
   るレジスタリストフィールドが設定されている場合、 第２のレジスタの保持するｎビット幅のデータと、前記
   第３のビット位置に対応する第３のレジスタの保持する
   ｎビット幅のデータとを結合して２ｎビット幅 のデータ
   としてメモリへ転送するように構成されたことを特徴と
   する請求項４記載のデータ処理装置（但し、ｎは自然
   数）。