JP2000003279A

JP2000003279A - Ｖｌｉｗプロセッサ、プログラム生成装置、および記録媒体

Info

Publication number: JP2000003279A
Application number: JP16787598A
Authority: JP
Inventors: Shinya Miyaji; 信哉宮地; Nobuo Higaki; 信生檜垣; Tetsuya Tanaka; 哲也田中
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1998-06-16
Filing date: 1998-06-16
Publication date: 2000-01-07
Anticipated expiration: 2018-06-16
Also published as: JP3915019B2

Abstract

(57)【要約】【課題】ＶＬＩＷプロセッサにおいて一語長が一度に
命令フェッチ幅されない場合であっても効率よく命令実
行できるＶＬＩＷプロセッサを提供することを目的とす
る。【解決手段】一語長の命令が命令フェッチされない場
合であっても、命令フェッチされた分だけ先に実行す
る。これにより、レジスタ干渉によるパイプラインイン
タロックを解消できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、命令供給が十分に
行えない環境で使用されても供給されたものから事項す
る事により、性能劣化を抑制するＶＬＩＷプロセッサ、
プログラム生成装置および記録媒体に関するものであ
る。

【０００２】

【従来の技術】近年のマイクロプロセッサ応用製品の高
機能化および高速化に伴い、高い処理能力を持つマイク
ロプロセッサ（以下、単に「プロセッサ」という。）が
望まれている。このため、最近では、１サイクルに複数
の命令を同時に実行することが行われている。

【０００３】命令レベルの並列処理を実現する方法とし
て、ダイナミックスケジューリングによるものとスタテ
ィックスケジューリングによるものがある。

【０００４】ダイナミックスケジューリングによるもの
の代表例としてスーパースカラ方式がある。この方式で
は、実行時に命令コードを解読後、ハードウェアにて動
的に命令間の依存関係を解析して並列実行可能か否かを
判定し、適切な組み合わせの命令を並列実行する。スタ
ティックスケジューリングによるものの代表例としてＶ
ＬＩＷ（ＶｅｒｙＬｏｎｇＩｎｓｔｒｕｃｔｉｏｎ
Ｗｏｒｄ）方式がある。この方式は、実行コード生成
時にコンパイラ等により静的に命令間の依存関係を解析
し、命令コードの移動を行って実行効率の良い命令スト
リームを生成する。一般のＶＬＩＷ方式では、同時実行
可能な複数の命令（ここでは「単位命令」と呼ぶ。）を
一つの固定長命令供給単位（ここでは「一語」と呼
ぶ。）に記述する。この方式を採ると、ハードウェアで
命令間の依存解析を行う必要が無いため、ハードウェア
を単純化できるというメリットがある。

【０００５】以下、従来技術におけるＶＬＩＷプロセッ
サの動作を図１３を用いて説明する。

【０００６】図１３は、従来技術におけるＶＬＩＷプロ
セッサの構成図であり、１０はデータ、命令等が格納さ
れているメモリ、２０はメモリ１０から命令等を取り出
す命令供給発行部、３０は命令供給発行部２０で取り出
された命令を解読し解読結果を命令実行部へ与える命令
解読部である。命令供給発行部２０は、メモリ１０から
の命令等の取り出しを制御する命令フェッチ制御部２１
とメモリ１０から取り出した命令等を格納する命令レジ
スタ２２からなる。また、命令解読部３０は、命令の発
行を制御する命令発行制御部３１とデコーダ３２と解読
結果を格納するレジスタ３３からなる。このプロセッサ
は、３２ビットの単位命令４つから構成される一語を同
時に実行することが可能なＶＬＩＷプロセッサで、１２
８ビット単位で命令フェッチされる。

【０００７】まず、命令供給発行部２０内の命令フェッ
チ制御部２１は、ＰＣ２（プログラムカウンタ）、クロ
ック１に基づいて実行する命令のアドレスをアドレスバ
ス１１からメモリ１０に与える。これにより、メモリ１
０は指定されたアドレスに対応する命令を１２８ビット
のデータバスによって、命令レジスタ２２内の４つの命
令レジスタに３２ビットずつ命令を供給する。命令レジ
スタ２２は、クロック１に基づいてメモリ１０から供給
されたデータを格納する。これとともに、命令フェッチ
が完了したことを意味する命令フェッチフラグ２３を”
１”とする。このとき、４つの命令レジスタ２２には、
常に命令が格納される。なお、命令フェッチを開始した
とき（ジャンプ命令や割り込みが生じた場合等）、誤っ
た命令の解読を防止するため命令フェッチフラグ２３
は”０”とされ、キャンセル信号３４によりデコーダか
らＮＯＰ（ＮｏＯｐｅｒａｔｉｏｎ）が出力される。

【０００８】次に、命令解読部３０におけるデコーダ３
２は、命令フェッチフラグ２３により命令レジスタ２２
に命令が格納されたという情報を得て、命令を解読した
結果を出力する。そして、レジスタ３３はクロック１に
よって解読した結果を格納する。

【０００９】最後に、レジスタ３３に格納された解読結
果は、命令実行部に供給され（図示せず）、命令が実行
されることとなる。

【００１０】

【発明が解決しようとする課題】しかしながら、上記従
来のＶＬＩＷプロセッサでは、命令フェッチを一語長よ
りも小さい単位で行った場合や命令を可変長とした場
合、命令レジスタに命令が供給されるタイミングに差異
が生じるため性能が劣化してしまうことがあった。

【００１１】すなわち、従来のＶＬＩＷプロセッサは一
語長と命令フェッチ単位とが一致しているが、ＶＬＩＷ
を組み込みマイコンに適応するとコストの理由から命令
フェッチ幅が一語の幅よりも小さくせざるを得ない場合
がある。

【００１２】また、たとえ最大語長と命令フェッチ単位
とが一致していても可変長命令の場合、２回の命令フェ
ッチによって初めて１つの命令を取り込むことができる
場合もある。

【００１３】以下、具体的に図面を用いて説明する。（１）命令フェッチを一語長よりも小さい単位で行った
場合図１４はプログラム例であり、図１５は同プログラムを
実行した場合のパイプラインの流れを説明したものであ
る。

【００１４】図１４では、（１０００００００）₁₆番地
に、メモリから読み込んだ結果をｒ０レジスタに格納さ
せる命令”ｍｏｖ（ｍｅｍ）、ｒ０”が、（１０００
０００４）₁₆番地にはｒ１レジスタの値を１つ増加させ
る命令”ａｄｄ＃１、ｒ１、ｒ１”が、以下同様に
（１０００００１Ｆ）₁₆番地まで命令が配置されてい
る。

【００１５】この場合、図１５に示すように、タイミン
グｔ１で（１０００００００）₁₆番地の３２ビット長の
２つの命令が、タイミングｔ２で（１００００００８）
₁₆番地の３２ビット長の２つの命令が命令フェッチさ
れ、タイミングｔ３で４つの命令が同時にデコード、ｔ
４で実行される。しかし、（１０００００００）₁₆番地
の命令”ｍｏｖ（ｍｅｍ）、ｒ０”は、ＭＥＭステー
ジでメモリを読み込んだ結果をレジスタｒ０に書き込む
ものであるのに対して、後続する命令である（１０００
０００Ｃ）₁₆番地の命令”ａｄｄ＃１、ｒ０、ｒ０”
はレジスタｒ０の内容を使用するものであるためＷＢス
テージでレジスタの書込を行うまで内容を参照出来な
い。このため、レジスタ干渉が発生し、（１０００００
０Ｃ）₁₆番地の命令”ａｄｄ＃１、ｒ０、ｒ０”はタ
イミングｔ６で実行できず、タイミングｔ７で実行され
ることになる。

【００１６】結果として、命令供給不足とレジスタ干渉
の為に、すべての命令を実行するまでに９サイクル必要
となる。（２）命令を可変長とした場合図１６はプログラム例であり、図１７は同プログラムを
実行した場合のパイプラインの流れを説明したものであ
る。

【００１７】図１６では、（１０００００００）₁₆番地
に、メモリから読み込んだ結果をｒ０レジスタに格納さ
せる命令”ｍｏｖ（ｍｅｍ）、ｒ０”が、（１０００
０００４）₁₆番地にはレジスタｒ１の値を１つ増加させ
る命令”ａｄｄ＃１、ｒ１、ｒ１”が、以下、同様に
（１０００００１Ｆ）₁₆番地まで命令が配置されてい
る。なお、本命令中で、”ａｄｄ＃１２３４５６７
８、ｒ３、ｒ３”命令は６４ビット単位命令であり、他
は３２ビット単位命令である。

【００１８】この場合、図１７に示すように、（１００
００００Ｃ）₁₆番地の命令は６４ビット長の命令である
ため、タイミングｔ１、ｔ２の２回の命令フェッチによ
って初めて４つの命令が揃い、タイミングｔ３で４つの
命令が同時にデコードされ、ｔ４で実行される。しか
し、（１０００００００）₁₆番地の命令”ｍｏｖ（ｍ
ｅｍ）、ｒ０”は、ＭＥＭステージでメモリを読み込ん
だ結果を書き込んだものであるのに対して、後続する
（１０００００１０）₁₆番地の命令”ａｄｄ＃１、ｒ
０、ｒ０”はレジスタｒ０の内容を使用するものである
ため、ＷＢステージでレジスタの書込を行うまで、内容
を参照出来ない。このため、レジスタ干渉が発生し、
（１０００００１０）₁₆番地の命令”ａｄｄ＃１、ｒ
０、ｒ０”はタイミングｔ６で実行できず、タイミング
ｔ７で実行されることになる。

【００１９】結果として、命令供給不足とレジスタ干渉
の為に、すべての命令を実行するまでに９サイクル必要
となる。

【００２０】このように、上記従来のＶＬＩＷプロセッ
サは、なるべくハードウェアを簡略化することにより高
速化を図るものであるため、並列処理できる全ての命令
が揃った段階でこれらの命令を同時に実行するものであ
り、この前提が成り立たない場合には十分な性能を発揮
できないという問題点があった。

【００２１】本願発明は、上記従来の課題を解決するも
ので、命令フェッチを一語長よりも小さい単位で行った
場合や命令を可変長とした場合であっても十分な性能を
発揮することができるプロセッサを提供するものであ
る。

【００２２】

【課題を解決するための手段】本願発明は、並列実行で
きる全ての命令が命令フェッチされなくても、命令フェ
ッチされた命令から先に実行することを特徴とするＶＬ
ＩＷプロセッサである。

【００２３】

【発明の実施の形態】以下、本発明について、図面を用
いて詳細に説明する。

【００２４】（第１の実施の形態）本実施の形態は、一
語長よりも小さい単位で命令フェッチをした場合でも、
効率よく命令を実行可能とするプロセッサ等に関するも
のである。すなわち、４つの命令を同時に実行できるＶ
ＬＩＷプロセッサであっても、２つの命令が揃った段階
で、デコード、実行を開始することにより、極力レジス
タ干渉によるパイプラインインタロックを軽減するもの
である。また、先行的に実行した命令がＩ／Ｏに関する
命令である場合、より早くデータを得ることができる。（１）プロセッサ図１は本発明の第１の実施の形態におけるプロセッサの
ブロック図である。図１３に示した従来のＶＬＩＷプロ
セッサと比較すると、（ａ）データバス１１２が一語長
よりも小さい６４ビットである点、（ｂ）４つの命令レ
ジスタのうち左側の２つの命令レジスタに命令が格納さ
れたか、右側の２つの命令レジスタに命令が格納された
かを示す位置情報１２４を持つ点、（ｃ）ＮＯＰを出力
させるためのキャンセル信号１３４、１３５がある点で
異なる。

【００２５】このプロセッサは、位置情報１２４により
命令レジスタ１２２のどこに命令が格納されたかを認識
し、この情報を元にキャンセル信号１３４、１３５を生
成しＮＯＰを出力することにより、命令レジスタ１２２
に命令が格納されたものから順に解読・実行することを
実現している。

【００２６】まず、命令供給発行部１２０内の命令フェ
ッチ制御部１２１は、ＰＣ１０２、クロック１０１に基
づいて実行する命令のアドレスをアドレスバス１１１か
らメモリ１１０に与える。これにより、メモリ１１０は
６４ビットのデータバス１１２を介して、命令レジスタ
１２２内の左側の２つの命令レジスタに３２ビットずつ
命令を供給する。命令レジスタ１２２は、クロック１０
１に基づいてメモリ１１０から供給されたデータを格納
する。これとともに、命令フェッチが完了したことを表
すため命令フェッチフラグ１２３を”１”、さらに命令
レジスタ１２２内の左側の２つに命令が格納されたこと
を表すため位置情報１２４を”０”とする。このとき、
４つの命令レジスタ１２２のうち、左側の２つめの命令
レジスタには命令が格納されているが、右側の２つの命
令レジスタには命令が格納されていないことになる。な
お、従来と同様に命令フェッチが完了していない場合、
命令フェッチフラグ１２３は”０”であり、このためキ
ャンセル信号１３４、１３５は”０”となり、ＮＯＰ信
号生成器１３７はＮＯＰを出力する。

【００２７】次に、命令解読部１３０におけるデコーダ
１３２は、命令フェッチフラグ１２３により命令レジス
タ１２２に命令が格納されたという情報を得て、命令を
解読した結果を出力する。このとき、位置情報１２４
が”０”であり命令レジスタ１２２のうち左側の２つの
命令レジスタにしか命令が格納されていないことを表し
ているので、キャンセル信号生成器１３１はキャンセル
信号１３４を”１”に、キャンセル信号１３５を”０”
にする。これにより、デコーダ１３２におけるＮＯＰ生
成器１３７のうち左側の２つからは命令レジスタ１２２
に格納された命令の解読結果が出力され、右側の２つか
らはＮＯＰが出力される。そして、レジスタ１３３はク
ロック１０１によって解読した結果を格納する。なお、
ＮＯＰ生成器１３７は、命令解読器１３６の出力とキャ
ンセル信号との論理積を演算するＡＮＤ回路である。す
なわち、キャンセル信号１３４、１３５が”０”となっ
ているときは、解読器１３６の出力に関わらず、ＮＯＰ
を意味する”０”を出力する。

【００２８】最後に、レジスタ１３３に格納された解読
結果は、命令実行部に供給され（図示せず）、命令が実
行されることとなる。

【００２９】なお、次の命令フェッチの際には、フェッ
チされた命令等は命令レジスタ１２２の右側の２つに格
納され、位置情報１２４もこれに対応して更新され、そ
してキャンセル信号１３４は”０”、キャンセル信号１
３５は”１”となる。

【００３０】次に、図１４に示すプログラムを実行した
場合のパイプラインの流れについて、図２を用いて説明
する。

【００３１】本プロセッサのパイプラインは、命令供給
発行部１２０によって命令フェッチを行うステージ（Ｉ
Ｆステージ）、命令解読部１３０によって命令フェッチ
した命令を解読するステージ（ＤＥＣステージ）、解読
した命令を演算器を使って実行する実行ステージ（以下
ＥＸステージ）、解読した命令がメモリアクセス命令で
あった場合にメモリアクセスを行うメモリステージ（Ｍ
ＥＭステージ）、演算やメモリアクセス結果をレジスタ
に反映させる書込ステージ（以下ＷＢステージ）の５段
パイプラインとなっている。さらに、レジスタ間演算の
様なＥＸステージで演算した実行結果を書き込んだレジ
スタの値は、ＷＢステージでレジスタで実際の書込を行
わなくともＥＸステージ、或いはＭＥＭステージから後
続する命令のＥＸステージへバイパスする事によって、
直後に配置した命令でも参照可能である。

【００３２】図１４では、（１０００００００）₁₆番地
に、メモリから読み込んだ結果をｒ０レジスタに格納さ
せる命令”ｍｏｖ（ｍｅｍ）、ｒ０”が、（１０００
０００４）₁₆番地にはｒ１レジスタの値を１つ増加させ
る命令”ａｄｄ＃１、ｒ１、ｒ１”が、以下、同様に
（１０００００１Ｆ）₁₆番地まで命令が配置されてい
る。

【００３３】この場合、図２に示すように、タイミング
ｔ１で（１０００００００）₁₆番地の３２ビット長の２
つの命令が命令フェッチされ、タイミングｔ２で２つの
命令が同時にデコード、ｔ３で実行される。そして、タ
イミングｔ６ではＷＢステージを終え、レジスタｒ０の
内容は使用できる状態になっている。

【００３４】一方、タイミングｔ４で（１０００００１
８）₁₆番地の命令”ａｄｄ＃１、ｒ０、ｒ０”の命令
フェッチが行われ、タイミングｔ６でＥＸステージに入
る。このとき、レジスタｒ０は使用できる状態になって
いるため、レジスタ干渉によるパイプラインインタロッ
クは生じない。結果として、すべての命令を実行するま
でに８サイクル必要となる。

【００３５】図１６に示すパイプラインの流れと図２に
示すパイプラインの流れとを比較すると、（１００００
０１８）₁₆番地の命令”ａｄｄ＃１、ｒ０、ｒ０”が
ＥＸステージに入るのはタイミングｔ６で同一である。
しかし、（１０００００００）₁₆番地の命令”ｍｏｖ
（ｍｅｍ）、ｒ０”がＷＢステージを完了するのが、図
１６ではタイミングｔ６であるのに対し、図２ではタイ
ミングｔ５である点で異なる。これは、図１５では６４
ビットの命令フェッチが２回行われ、１２８ビットの命
令フェッチが完了した段階でデコード、実行されている
のに対し、図２では６４ビットの命令フェッチが行われ
ると次の６４ビットの命令フェッチを待たずにデコー
ド、実行を行っているからである。このため、図１６で
はすべての命令を実行するまでに９サイクル必要である
のに対し、図２では８サイクルで実行が完了している。

【００３６】なお、本実施の形態では、命令の一語長が
１２８ビットであるのに対して、データバスが６４ビッ
トである場合を例としているがこれに限られるものでは
ない。例えば、命令の一語長は６４ビットでも２５６ビ
ットでも良く、データバスは３２ビット、１６ビット等
２のべき乗であれば足りる。すなわち、命令の一語長よ
りもデータバスの幅が小さく、一回の命令フェッチで命
令の一語長をフェッチできないケースであれば足りる。
この場合、命令の一語長を何回の命令フェッチでフェッ
チできるかによって、位置情報１２４、キャンセル信号
１３４、１３５の数が変わる。本実施の形態では、２回
の命令フェッチによって命令の一語長をフェッチしてい
るので、位置情報１２４は１ビット（１ビットで２つの
情報を表すことができる）で、キャンセル信号は２種類
設けている。また、４つの命令を同時に実行するＶＬＩ
Ｗを前提としているがこれに限られない。

【００３７】また、本実施の形態では、メモリ１１０の
みが接続されている場合について説明したが、さらに１
２８ビットで命令フェッチされるメモリが接続されてい
る場合であっても良い。例えば、内蔵メモリは速度重視
で１２８ビットで命令フェッチされるものとし、外部メ
モリはコストの関係で６４ビットで命令フェッチされる
ものとし、データバス１１２を介して同列にメモリを接
続しメモリ領域によっていずれのメモリを使用するかを
切り換えてもよい。この場合、１２８ビットで命令フェ
ッチされるメモリから読み出された場合はもちろんのこ
と、６４ビット単位で命令フェッチされるメモリから読
み出された場合も性能の劣化をなるべく起こさないよう
にできる。（２）プログラム生成装置以上、第１の実施の形態のプロセッサについて述べた
が、従来のＶＬＩＷプロセッサ用のプログラム生成装置
を本第１の実施の形態のプロセッサに適応しようとする
と、例えば、一語中に、命令”ａｄｄ＃１、ｒ０、ｒ
０”が４つ連続した命令を実行する場合、命令供給が十
分で一語中の命令を同時に実行した場合にはｒ０レジス
タの値が”１”増加するのに対して、命令供給が不十分
で一語中の命令を１単位命令毎に逐次実行した場合には
ｒ０レジスタの値が”４”増加し、命令供給の状態によ
って実行結果が異なってしまうという問題点が発生す
る。

【００３８】（第１のプログラム生成装置の構成）図６
は本発明の第１の実施の形態における第１のプログラム
生成装置のブロック図である。

【００３９】３００は命令列を格納しているメモリ、３
２０は一語内の単位命令を同時実行した場合と一語内の
単位命令を逐次実行した場合で実行結果が異なる命令列
を抽出する回避対象コード検出手段、３３０は問題とな
る命令列を回避する命令列を生成する逐次実行保証コー
ド生成手段、３４０は逐次実行保証コード生成手段が生
成したプログラムを格納する命令列格納手段である。

【００４０】以上の様に構成された本発明の第１の実施
の形態の第１のプログラム生成装置について、以下、そ
の動作を説明する。

【００４１】回避対象コード検出手段３２０はソースコ
ード格納手段３００に格納された命令列を入力すると、
その命令列中で、一語内の単位命令を同時実行した場合
と、一語内の単位命令を逐次実行した場合で実行結果が
異なる命令列を回避対象命令列として抽出する。実行結
果が異なる命令列とは、具体的には、一語中の任意の単
位命令が出力する結果を後続する単位命令が参照する場
合の出力命令と参照命令の組み合わせであり、例えば、
一語中に含まれる命令”ａｄｄｒ０、ｒ１、ｒ１”と
後続する命令”ａｄｄｒ１、ｒ２、ｒ３”の組み合わ
せである。

【００４２】図７は回避対象コード検出手段が回避対象
命令列を生成するアルゴリズムを示したものである。

【００４３】ステップ４０１はソースプログラムから１
語を読み出すステップ、ステップ４０２は読み込んだ１
語を先頭側から１命令単位ずつ読み出すステップ、ステ
ップ４０３はステップ４０２で読み込んだ１命令単位中
の出力レジスタ情報を登録するステップ、ステップ４０
４は後続する命令単位を先頭側から１命令単位ずつ読み
出すステップ、ステップ４０５はステップ４０４で読み
込んだ１命令単位中の参照レジスタを登録するステッ
プ、ステップ４０６はステップ４０２で登録した出力レ
ジスタとステップ４０５で登録した参照レジスタが一致
しているかどうかを判断するステップ、ステップ４０７
はステップ４０５で一致していた場合に後続する命令単
位を登録するステップ、ステップ４０８は後続する命令
単位があるかを判断し存在する場合にはステップ４０４
以降を実行する判断ステップ、ステップ４０９は登録さ
れた出力命令と参照命令の組み合わせが存在する場合に
は回避対象コードとして出力するステップ、ステップ４
１０は後続する命令単位があるかを判断し存在する場合
にはステップ４０２以降を実行する判断ステップ、ステ
ップ４１１は後続する１語があるかを判断し存在する場
合にはステップ４０１以降を実行する判断ステップであ
る。

【００４４】逐次実行保証コード生成手段３３０は、回
避対象コード検出手段３２０の出力する回避対象命令列
の情報を用いて、ソースコード格納手段３００に格納さ
れた命令列を、同時実行した場合と逐次実行した場合で
動作が同一になる命令列への変換を行う。具体的には、
命令列中で使用されていないレジスタを検索し、問題と
なる命令列中の問題となるレジスタを出力する命令の出
力レジスタを使用されていないレジスタで置き換えると
共に、後続する語で問題となるレジスタを参照する命令
の参照レジスタを置き換えたレジスタに置き換える。例
えば、一語中に命令”ａｄｄｒ０、ｒ１、ｒ１”と後
続する命令”ａｄｄｒ１、ｒ２、ｒ３”が存在し、後
続する語に命令”ａｄｄ＃１、ｒ１、ｒ１”が存在す
る場合（以降、”ａｄｄｒ０、ｒ１、ｒ１＆ａｄ
ｄｒ１、ｒ２、ｒ３；ａｄｄ＃１、ｒ１、ｒ
１”と記述する。ここで”＆”は同一語に含まれ、逐次
実行の場合には左から右へ実行する事を、”；”は、後
続する語との境界であることを示す）は、命令列中で使
用していないレジスタをｒ４とすると、問題となる命令
列中の問題となるレジスタｒ１を出力する命令”ａｄｄ
ｒ０、ｒ１、ｒ１”の出力レジスタを使用されていな
いレジスタで置き換え”ａｄｄｒ０、ｒ１、ｒ４”に
すると共に、後続する語で問題となるレジスタを参照す
る命令”ａｄｄ＃１、ｒ１、ｒ１”の参照レジスタを置
き換えたレジスタに置き換え”ａｄｄ＃１、ｒ４、ｒ
１”にする。変換された命令列は命令列格納手段３４０
に出力される。

【００４５】使用されていないレジスタの検索は、検索
を全く行わずに問題となる命令語の前後にスタックへの
退避復帰処理を装入することによってレジスタを確保す
ることも可能であるし、最適化コンパイラのレジスタ割
付けの要素技術を流用することによって基本ブロック内
部や基本ブロックを越えた検索を行い、使用されていな
いレジスタが存在しない場合には問題となる命令語の前
後にスタックへの退避復帰処理を装入することによって
レジスタを確保するという方法も可能である。

【００４６】（命令列生成装置の動作）次に具体的な命
令を解読実行した場合の本命令列生成装置の動作につい
て説明する。

【００４７】図８（ａ）は、ソースコード格納手段３０
０に格納された従来のＶＬＩＷプロセッサ用のプログラ
ム生成装置が生成した命令列である。

【００４８】まず、（１０００００００）₁₆番地から始
まる一語の処理を行う。回避対象コード検出手段３２０
はソースコード格納手段３００に格納された（１０００
００００）₁₆番地から始まる命令列一語分”ａｄｄ＃
１、ｒ０、ｒ０＆ａｄｄ＃１、ｒ１、ｒ１＆ａ
ｄｄ＃１、ｒ２、ｒ２＆ａｄｄ＃１、ｒ３、ｒ
３”を入力し、その命令列中で、一語を同時実行した場
合と一語内の単位命令を逐次実行した場合で実行結果が
異なる命令列がないかを検査する。この命令列中には問
題となる命令列は存在しないので、回避対象コード検出
手段３２０は問題となる命令列を出力しない。

【００４９】逐次実行保証コード生成手段３３０は、回
避対象コード検出手段３２０が回避対象命令列を出力し
ないので、ソースコード格納手段３００に格納された
（１０００００００）₁₆番地から始まる命令列一語分を
そのまま命令列格納手段３４０へ出力する。

【００５０】次に、後続する（１０００００１０）₁₆番
地から始まる一語の処理を行う。回避対象コード検出手
段３２０はソースコード格納手段３００に格納された
（１０００００１０）₁₆番地から始まる命令列一語分”
ａｄｄｒ０、ｒ１、ｒ０＆ｓｕｂｒ０、ｒ１、ｒ
１＆ａｄｄ＃１、ｒ２、ｒ２＆ａｄｄ＃１、
ｒ３、ｒ３”を入力し、その命令列中で、一語を同時実
行した場合と一語内の単位命令を逐次実行した場合で実
行結果が異なる命令列がないかを検査する。この命令列
中には、”ａｄｄｒ０、ｒ１、ｒ０＆ｓｕｂｒ
０、ｒ１、ｒ１”が該当する命令となる。

【００５１】逐次実行保証コード生成手段３３０は、回
避対象コード検出手段３２０の出力する回避対象命令
列”ａｄｄｒ０、ｒ１、ｒ０＆ｓｕｂｒ０、ｒ
１、ｒ１”の情報を用いて、ソースコード格納手段３０
０に格納された命令列を、同時実行した場合と逐次実行
した場合で動作が同一になる命令列への変換を行う。後
続する命令列を参照し、使用していないレジスタとして
ｒ４レジスタを使い、回避対象命令列中の命令”ａｄｄ
ｒ０、ｒ１、ｒ０”を命令”ａｄｄｒ０、ｒ１、ｒ
４”に変換すると共に、後続するｒ０を参照する命令を
検索し、命令”ａｄｄ＃１、ｒ０、ｒ０を命令ａｄｄ
＃１、ｒ４、ｒ０”に変換した後、命令列格納手段３
４０に出力する。

【００５２】同様にして、（１０００００２０）₁₆番地
から始まる命令列一語を処理する事によって、”ａｄｄ
ｒ１、ｒ２、ｒ１＆ｓｕｂｒ１、ｒ２、ｒ２
；ａｄｄ＃１、ｒ１、ｒ１”を ”ａｄｄｒ１、
ｒ２、ｒ５＆ｓｕｂｒ１、ｒ２、ｒ２；ａｄ
ｄ＃１、ｒ５、ｒ１”に変換する。

【００５３】また、（１０００００３０）₁₆番地から始
まる命令列一語を処理し、回避対象コードが存在するが
使用していないレジスタが存在しない場合には、たとえ
ばｒ６レジスタをスタックへの退避命令”ｐｕｓｈｒ
６”により確保し、スタックからの復帰命令”ｐｏｐ
ｒ６”により復元する事により、”ａｄｄｒ２、ｒ
３、ｒ２＆ｓｕｂｒ２、ｒ３、ｒ３”を”ｐｕｓ
ｈｒ６；ａｄｄｒ２、ｒ３、ｒ６＆ｓｕｂｒ
２、ｒ３、ｒ３；ｍｏｖｒ６、ｒ２＆ｐｏｐｒ
６”に変換する。

【００５４】以上の処理によって、回避対象コード検出
手段３２０は、図８（ｂ）の様に、斜線部分の命令列を
検出し、逐次実行保証コード生成手段３３０は、図８
（ｃ）の様に、回避対象コード検出手段３２０の出力す
る斜線部分の命令列の出力レジスタを変更すると共に、
後続する語に含まれる、濃い斜線部分の出力レジスタを
参照する参照レジスタを変更した命令列や追加したスタ
ックへのアクセス命令やＮＯＰ命令の命令列を命令列格
納手段３４０へ出力する。

【００５５】（第２のプログラム生成装置の構成）図９
は本発明の第１の実施の形態における第２のプログラム
生成装置のブロック図である。

【００５６】３００は命令列を格納しているメモリシス
テム、３１０はプロセッサの命令フェッチ境界を検出す
る命令フェッチ境界検出手段、３２０は一語内の単位命
令を同時実行した場合と一語内の単位命令を命令フェッ
チ境界を単位に逐次実行した場合で実行結果が異なる命
令列を抽出する回避対象コード検出手段、３３０は問題
となる命令列を回避する命令列を生成する逐次実行保証
コード生成手段、３４０は逐次実行保証コード生成手段
が生成したプログラムを格納する命令列格納手段であ
る。

【００５７】以上の様に構成された本発明の第１の実施
の形態における第２のプログラム生成装置について、以
下、その動作を説明する。

【００５８】命令フェッチ境界検出手段３１０はソース
コード格納手段３００に格納された命令列を入力する
と、その命令列中で、プロセッサの命令フェッチの境界
がどこに存在するかを検出する。本実施の形態ではプロ
セッサの命令フェッチ幅は６４ビットであるので、プロ
セッサの命令フェッチ境界は、（１００００００
０）₁₆、（１００００００８）₁₆、（１０００００１
０）₁₆番地という様なアドレスの下位が０または８の番
地となる。

【００５９】回避対象コード検出手段３２０はソースコ
ード格納手段３００に格納された命令列、および、命令
フェッチ境界検出手段３１０から出力される命令フェッ
チ境界情報を入力すると、その命令列中で、一語内の単
位命令を同時実行した場合と一語内の単位命令を命令フ
ェッチ境界を単位に逐次実行した場合で実行結果が異な
る命令列を抽出する。実行結果が異なる命令列とは、具
体的には、一語中の任意の単位命令が出力する結果を後
続する単位命令が参照する場合の出力命令と参照命令の
組み合わせのうち、命令フェッチ境界を跨いでいるもの
であり、例えば、一語中に含まれる命令”ａｄｄｒ
０、ｒ１、ｒ１”と後続する命令”ａｄｄｒ１、ｒ２、
ｒ３”の組み合わせで、命令フェッチ境界を跨いでいる
ものである。

【００６０】逐次実行保証コード生成手段３３０は、回
避対象コード検出手段３２０の出力する回避対象命令列
の情報を用いて、ソースコード格納手段３００に格納さ
れた命令列を、同時実行した場合と逐次実行した場合で
動作が同一になる命令列への変換を行う。具体的には、
命令列中で使用されていないレジスタを検索し、問題と
なる命令列中の問題となるレジスタを出力する命令の出
力レジスタを使用されていないレジスタで置き換えると
共に、後続する語で問題となるレジスタを参照する命令
の参照レジスタを置き換えたレジスタに置き換える。例
えば、一語中に命令”ａｄｄｒ０、ｒ１、ｒ１”と後
続する命令”ａｄｄｒ１、ｒ２、ｒ３”が存在し、後
続する語に命令”ａｄｄ＃１、ｒ１、ｒ１”が存在す
る場合（以降、”ａｄｄｒ０、ｒ１、ｒ１＆ａｄ
ｄｒ１、ｒ２、ｒ３；ａｄｄ＃１、ｒ１、ｒ
１”と記述する。ここで”＆”は同一語に含まれ、逐次
実行の場合には左から右へ実行する事を、”；”は、次
の語との境界であることを示す）は、命令列中で使用し
ていないレジスタをｒ４とすると、問題となる命令列中
の問題となるレジスタｒ１を出力する命令”ａｄｄｒ
０、ｒ１、ｒ１”の出力レジスタを使用されていないレ
ジスタで置き換え”ａｄｄｒ０、ｒ１、ｒ４”にする
と共に、後続する語で問題となるレジスタを参照する命
令”ａｄｄ＃１、ｒ１、ｒ１”の参照レジスタを置き
換えたレジスタに置き換え”ａｄｄ＃１、ｒ４、ｒ
１”にする。変換された命令列は命令列格納手段３４０
に出力される。

【００６１】（命令列生成装置の動作）次に具体的な命
令を解読実行した場合の本命令列生成装置の動作につい
て説明する。

【００６２】図１０（ａ）は、ソースコード格納手段３
００に格納された従来のＶＬＩＷプロセッサ用のプログ
ラム生成装置が生成した命令列である。

【００６３】まず、（１０００００００）₁₆番地から始
まる一語の処理を行う。命令境界検出手段３１０はソー
スコード格納手段３００に格納された（１００００００
０）₁₆番地から始まる命令列一語分中の命令境界であ
る、（１００００００８）₁₆番地を検出する。

【００６４】回避対象コード検出手段３２０はソースコ
ード格納手段３００に格納された（１０００００００）
₁₆番地から始まる命令列一語分”ａｄｄ＃１、ｒ０、
ｒ０＆ａｄｄ＃１、ｒ１、ｒ１＆ａｄｄ＃
１、ｒ２、ｒ２＆ａｄｄ＃１、ｒ３、ｒ３”を入力
し、その命令列中で、一語を同時実行した場合と、一語
内の命令境界検出手段３１０の出力する命令フェッチ境
界を単位として単位命令を逐次実行した場合で実行結果
が異なる命令列がないかを検査する。つまり、命令列一
語分”ａｄｄ＃１、ｒ０、ｒ０＆ａｄｄ＃１、
ｒ１、ｒ１＆ａｄｄ＃１、ｒ２、ｒ２＆ａｄｄ
＃１、ｒ３、ｒ３”を同時実行した場合と、”ａｄｄ
＃１、ｒ０、ｒ０＆ａｄｄ＃１、ｒ１、ｒ１”
の２つの単位命令と ”ａｄｄ＃１、ｒ２、ｒ２＆
ａｄｄ＃１、ｒ３、ｒ３”の２つの単位命令を逐次
実行した場合に実行結果が異なる事はないかを検査す
る。この命令列中には問題となる命令列は存在しないの
で、回避対象コード検出手段３２０は問題となる命令列
を出力しない。

【００６５】逐次実行保証コード生成手段は３３０は、
回避対象コード検出手段３２０が回避対象命令列を出力
しないので、ソースコード格納手段３００に格納された
（１０００００００）₁₆番地から始まる命令列一語分を
そのまま命令列格納手段３４０へ出力する。

【００６６】次に、後続する（１０００００１０）₁₆番
地から始まる一語の処理を行う。命令境界検出手段３１
０はソースコード格納手段３００に格納された（１００
０００１０）₁₆番地から始まる命令列一語分中の命令境
界である、（１０００００１８）₁₆番地を検出する。

【００６７】回避対象コード検出手段３２０はソースコ
ード格納手段３００に格納された（１０００００１０）
₁₆番地から始まる命令列一語分”ａｄｄｒ０、ｒ１、
ｒ０＆ｓｕｂｒ０、ｒ１、ｒ１＆ａｄｄ＃
１、ｒ２、ｒ２＆ａｄｄ＃１、ｒ３、ｒ３”を入力
し、その命令列中で、一語を同時実行した場合と、一語
内の命令境界検出手段３１０の出力する命令フェッチ境
界を単位として単位命令を逐次実行した場合で実行結果
が異なる命令列がないかを検査する。つまり、命令列一
語分”ａｄｄｒ０、ｒ１、ｒ０＆ｓｕｂｒ０、
ｒ１、ｒ１＆ａｄｄ＃１、ｒ２、ｒ２＆ａｄｄ
＃１、ｒ３、ｒ３”を同時実行した場合と、”ａｄｄ
ｒ０、ｒ１、ｒ０＆ｓｕｂｒ０、ｒ１、ｒ１”
の２つの単位命令と”ａｄｄ＃１、ｒ２、ｒ２＆
ａｄｄ＃１、ｒ３、ｒ３”の２つの単位命令を逐次実
行した場合に実行結果が異なる事はないかを検査する。
この命令列中にも問題となる命令列は存在しないので、
回避対象コード検出手段３２０は問題となる命令列を出
力しない。

【００６８】逐次実行保証コード生成手段３３０は、回
避対象コード検出手段３２０が回避対象命令列を出力し
ないので、ソースコード格納手段３００に格納された
（１０００００１０）₁₆番地から始まる命令列一語分を
そのまま命令列格納手段３４０へ出力する。

【００６９】次に、後続する（１０００００２０）₁₆番
地から始まる一語の処理を行う。命令境界検出手段３１
０はソースコード格納手段３００に格納された（１００
０００２０）₁₆番地から始まる命令列一語分中の命令境
界である、（１０００００２８）₁₆番地を検出する。

【００７０】回避対象コード検出手段３２０はソースコ
ード格納手段３００に格納された（１０００００２０）
₁₆番地から始まる命令列一語分”ａｄｄ＃１、ｒ０、
ｒ０＆ａｄｄｒ１、ｒ２、ｒ１＆ｓｕｂｒ
１、ｒ２、ｒ２＆ａｄｄ＃１、ｒ３、ｒ３”を入力
し、その命令列中で、一語を同時実行した場合と、一語
内の命令境界検出手段２１０の出力する命令フェッチ境
界を単位として単位命令を逐次実行した場合で実行結果
が異なる命令列がないかを検査する。つまり、命令列一
語分”ａｄｄ＃１、ｒ０、ｒ０＆ａｄｄｒ１、
ｒ２、ｒ１＆ｓｕｂｒ１、ｒ２、ｒ２＆ａｄｄ
＃１、ｒ３、ｒ３”を同時実行した場合と、”ａｄｄ
＃１、ｒ０、ｒ０＆ａｄｄｒ１、ｒ２、ｒ１”
の２つの単位命令と”ｓｕｂｒ１、ｒ２、ｒ２＆
ａｄｄ＃１、ｒ３、ｒ３”の２つの単位命令を逐次実
行した場合に実行結果が異なる事はないかを検査する。
この場合、”ａｄｄｒ１、ｒ２、ｒ１＆ｓｕｂ
ｒ１、ｒ２、ｒ２”命令が該当する命令となる。

【００７１】逐次実行保証コード生成手段３３０は、回
避対象コード検出手段３２０の出力する回避対象命令
列”ａｄｄｒ１、ｒ２、ｒ１＆ｓｕｂｒ１、ｒ
２、ｒ２”の情報を用いて、ソースコード格納手段３０
０に格納された命令列を、同時実行した場合と逐次実行
した場合で動作が同一になる命令列への変換を行う。後
続する命令列を参照し、使用していないレジスタとして
ｒ４レジスタを使い、回避対象命令列中の命令”ａｄｄ
ｒ１、ｒ２、ｒ１”を命令”ａｄｄｒ１、ｒ２、ｒ
５”に変換すると共に、後続するｒ１を参照する命令を
検索し、命令”ａｄｄ＃１、ｒ１、ｒ１”を命令”ａ
ｄｄ＃１、ｒ５、ｒ１”に変換した後、命令列格納手
段３４０に出力する。

【００７２】以降、（１０００００３０）₁₆番地から始
まる命令列一語は問題が無いのでそのまま命令列格納手
段３４０に出力する。

【００７３】以上の処理によって、命令フェッチ境界検
出手段３１０は図１０（ａ）の太線で示す命令フェッチ
境界情報を出力し、回避対象コード検出手段３２０は、
図１０（ａ）の様に、斜線部分の命令列を検出し、逐次
実行保証コード生成手段３３０は、図１０（ｂ）の様
に、回避対象コード検出手段３２０の出力する斜線部分
の命令列の出力レジスタを変更すると共に、後続する語
に含まれる、出力レジスタを参照する濃い斜線部分の命
令列の参照レジスタを変更し、命令列を命令列格納手段
３４０へ出力する。

【００７４】なお、本実施の形態では、命令フェッチ幅
６４ビット、１２８ビット固定長、最大同時実行４命令
のＶＬＩＷプロセッサを想定しているが、これらの値は
特に限定しない。例えば、命令の一語長は６４ビットで
も２５６ビットでも良く、データバスの幅は１６ビット
でも３２ビットでも良く、すなわち、命令の一語長より
もデータバスの幅が小さいケースが存在すれば足りる。

【００７５】また、逐次実行保証コード生成手段は、命
令列中で使用されていないレジスタを検索し、問題とな
る命令列中の問題となるレジスタを出力する命令の出力
レジスタを使用されていないレジスタで置き換えると共
に、後続する語で問題となるレジスタを参照する命令の
参照レジスタを置き換えたレジスタに置き換えるアルゴ
リズムで説明を行ったが、あらかじめ問題となるレジス
タを使用されていないレジスタに転送し、問題となるレ
ジスタを参照する命令の参照レジスタを置き換えたレジ
スタに置き換えるアルゴリズムを行っても構わない。具
体的には、実施例では、”ａｄｄｒ０，ｒ１，ｒ０
＆ｓｕｂｒ０，ｒ１，ｒ１；ａｄｄ＃１，ｒ
０，ｒ０”の命令列を”ｍｏｖｒ０、ｒ４；ａｄ
ｄｒ０，ｒ１，ｒ０＆ａｄｄｒ４，ｒ１，ｒ１
；ａｄｄ＃１，ｒ０，ｒ０”としてもよい。

【００７６】また、回避対象コード検出手段が出力する
命令列は、出力命令と参照命令の組み合わせであるの
で、２命令とは限らない。参照命令が複数ある場合には
３命令以上の組み合わせになる場合も存在する。

【００７７】また、命令列格納手段は、フロッピーディ
スクやテープやハードディスクやメモリなどの記録媒体
でも構わないし、コンパイラやアセンブラオプティマイ
ザ等の最適化プログラムへの入力ファイルであっても構
わない。最適化プログラムで処理を繰り返すことにより
出力ファイルの更なる最適化を図ることが可能となる。

【００７８】また、命令フェッチ境界検出手段の認識す
る命令フェッチ幅は、固定である必要はなく、例えば、
それぞれのメモリ領域毎に異なる値を設定しても構わな
い。その場合には、命令フェッチ境界検出手段は、アド
レス情報で命令フェッチ幅を判断する。

【００７９】また、命令フェッチ幅情報は、プログラム
生成装置に組み込んでも構わないし、外部から情報を与
えても構わない。具体的には、コンパイラやアセンブラ
やリンカに、定数として組み込んだ形で指定しても構わ
ないし、引き数や環境ファイルの形で指定しても構わな
い。また、指定する命令フェッチ幅は一定でも構わない
し、空間毎に個別に与えても構わない。

【００８０】（第２の実施の形態）本実施の形態は、可
変長命令についても効率よく命令を実行できるプロセッ
サ等に関するものである。（１）プロセッサ図３は本発明第２の実施の形態におけるＶＬＩＷプロセ
ッサのブロック図である。このプロセッサは、３２ビッ
トと６４ビットの２通りの単位命令を持ち、最大４つの
単位命令から構成される可変長の一語を同時に実行可能
なＶＬＩＷプロセッサである。

【００８１】基本的な構造は図１のＶＬＩＷプロセッサ
と同じであるが、可変長命令を扱うために、（ａ）命令
供給発行部２２０において、メモリ１１０から１２８バ
イト単位で命令フェッチした命令を命令バッファ２２５
を用いて命令バッファ中に３２ビットを１単位とし最大
８個のレジスタに格納している点、（ｂ）３２ビット命
令または６４ビット命令を切り換えるためにセレクタ２
２９を有している点で異なる。

【００８２】このＶＬＩＷプロセッサは同時に実行でき
る４つの命令が２回の命令フェッチによって初めて供給
されるものであっても、４つの命令の命令フェッチを待
たずにデコード、実行するものである。なお、同時に実
行できる最大の命令数は４つであるが、命令中に埋め込
まれた同時実行できる命令の境界情報により、４以下の
同時実行できる命令の数を指定できるが、この機構につ
いては図面を省略している。

【００８３】以上の様に構成された本発明の第２の実施
の形態のプロセッサについて、以下、その動作を説明す
る。（命令供給部２２０）まず、命令供給発行部２２０内の
命令フェッチ制御部２２１は、ＰＣ２０２、クロック２
０１に基づいて実行する命令のアドレスをアドレスバス
２１１からメモリ２１０に与える。これにより、メモリ
２１０は命令を１２８ビットのデータバス２１２を介し
て、命令レジスタ２２２内の４つの命令レジスタに３２
ビットづつ命令を供給する。命令レジスタ２２２は、ク
ロック２０１に基づいてメモリ２１０から供給されたデ
ータを格納する。これとともに、４つの命令レジスタに
命令を格納したことを表すため、格納フラグ２２３を
（００００１１１１）₂とする。なお、命令バッファ２
２５は１２８バイトで命令フェッチされた命令を一旦格
納しておくことにより、命令レジスタ２２２に最大２５
６ビットの命令を格納するためのものである。（命令解読部２３０）次に、命令解読部２３０における
デコーダ２３２のうち第１命令解読器は一番左端のセレ
クタ２２９の出力をデコードする。デコードの際には、
命令が３２ビット命令である６４ビット命令かを認識し
命令長情報２４１とデコード結果２４２とを出力する。
具体的には、図４に示すように３２ビットを１単位する
先頭に３２ビット命令か６４ビット命令かを示すフォー
マット情報が割り当てられているので、この情報をその
まま命令長情報２４１として出力する。なお、セレクタ
２２９はそれぞれ、命令が３２ビット命令であるか６４
ビット命令であるかに関係なく常に６４ビットのデータ
を出力する。

【００８４】デコーダ２３２のうち第１命令発行器は、
格納フラグ２２３の値（００００１１１１）₂を用いて
命令が供給されているか否かを判断する。具体的には、
命令が３２ビット命令であった場合には、使用フラグ更
新部２４０が（００００００００）₂を命令長情報２４
１に基づいて左から”１”を入れつつ右に１ビットシフ
トし（１０００００００）₂を得る。そして、これと格
納フラグ２２３の値（００００１１１１）₂とについて
それぞれのビット単位で論理積を演算し、（０００００
０００）₂となった場合（すべてのビットが”０”）に
は命令が供給されていると判断し”１”をキャンセル信
号２３４として出力する。なお、６４ビット命令の場
合、使用フラグ更新部２４０は左から”１”を入れつつ
右に２ビットシフトし（（１１００００００）₂を得
て、格納フラグ２２３の値（００００１１１１）₂つい
てそれぞれのビットの論理積を演算し、（００００００
００）₂を得て命令が供給されていると判断し”１”を
キャンセル信号２３４として出力する。なお、使用フラ
グ更新部２４０は、キャンセル信号２３４が”０”すな
わち命令供給不足であった場合、シフトはしない。

【００８５】一番左端の格納フラグシフタ２３９は、命
令長情報２４１に基づいて、右から”１”を入れつつ格
納フラグ２２３を左シフトする。具体的には、第１命令
解読部で３２ビット命令を解読した場合は格納フラグ２
２３（００００１１１１）₂を１ビット左にシフトして
（０００１１１１１）₂を得てこれを第２命令発行器に
渡す。６４ビット命令であった場合は、２ビット左にシ
フトして（００１１１１１１）₂を得てこれを第２命令
発行器に渡す。例えば、格納フラグ２２３が（００００
１１１１）₂であるにも関わらず、第１、２命令解読部
でそれぞれ６４ビット命令が解読された場合、第３命令
発行器は格納フラグシフタ２３９から（１１１１１１１
１）₂を受け取り、命令供給不足と判断する。これとと
もに、第２命令解読器に対応したセレクタ２３９で選択
すべき命令レジスタ２２２を切り換える。なお、第１〜
第４命令解読器で使用したビット数は使用フラグ更新部
２４０で計算され、使用フラグ２２４として格納され
る。

【００８６】そして、ＮＯＰ生成器２３７はデコード結
果を出力する。ＮＯＰ生成器２３７は図１のＮＯＰ生成
器１３７と同じで、解読器２３６の出力とキャンセル信
号２３４との論理積を演算するＡＮＤ回路である。すな
わち、キャンセル信号２３４が”０”となっているとき
は、解読器２３６の出力に関わらず、ＮＯＰを意味す
る”０”を出力する。

【００８７】次に、図１６のプログラムを実行した場合
のパイプラインの流れについて、図５を用いて説明す
る。

【００８８】図１６では、（１０００００００）₁₆番地
に、メモリから読み込んだ結果をｒ０レジスタに格納さ
せる命令”ｍｏｖ（ｍｅｍ）、ｒ０”が、（１０００
０００４）₁₆番地にはレジスタｒ１の値を１つ増加させ
る命令”ａｄｄ＃１、ｒ１、ｒ１”が、以下、同様に
（１０００００１Ｆ）₁₆番地まで命令が配置されてい
る。なお、本命令中で、”ａｄｄ＃１２３４５６７
８、ｒ３、ｒ３”命令は６４ビット単位命令であり、他
は３２ビット単位命令である。

【００８９】この場合、図５に示すように、（１０００
００１０）₁₆番地の命令は６４ビット長の命令であるた
め、タイミングｔ１、ｔ２の２回の命令フェッチによっ
て初めて４つの命令が揃うが、このプロセッサでは図５
に示すように２回目の命令フェッチをまたずに（１００
０００００）₁₆番地の命令”ｍｏｖ（ｍｅｍ）、ｒ
０”を含む３つの命令をデコード、実行する。そして、
タイミングｔ６でレジスタｒ０が使用できる状態にな
る。

【００９０】一方、タイミングｔ３で（１０００００２
９）₁₆番地の命令”ａｄｄ＃１、ｒ０、ｒ０”の命令
フェッチが行われ、タイミングｔ５でＥＸステージに入
るが、レジスタｒ０が使用できる状態にまだなっていな
いためレジスタ干渉によるパイプラインインタロックが
発生する。そして、タイミングｔ６でレジスタｒ０は使
用できる状態になっているため、”ａｄｄ＃１、ｒ
０、ｒ０”が実行される。結果として、すべての命令を
実行するまでに８サイクル必要となる。

【００９１】図１７に示すパイプラインの流れと図５に
示すパイプラインの流れとを比較すると、（１００００
０２０）₁₆番地の命令”ａｄｄ＃１、ｒ０、ｒ０”が
ＥＸステージに入るのはタイミングｔ５で同一である。
しかし、（１０００００００）₁₆番地の命令”ｍｏｖ
（ｍｅｍ）、ｒ０”がＷＢステージを完了するのが、図
１７ではタイミングｔ７であるのに対し、図５ではタイ
ミングｔ６である点で異なる。これは、図１７では並列
実行する４つの命令全てがそろった段階でデコード、実
行されているのに対し、図５では２回目の命令フェッチ
を待たず（４つ目の命令が命令フェッチされるのを待た
ずに）にデコード、実行を行っているからである。この
ため、図１７ではすべての命令を実行するまでに９サイ
クル必要（タイミングｔ５、ｔ６でパイプラインインタ
ロックが発生）であるのに対し、図５では８サイクルで
実行が完了（タイミングｔ５でのみパイプラインインタ
ロックが発生）している。

【００９２】なお、タイミングｔ２で、（１０００００
１０）₁₆番地の命令”ａｄｄ＃１２３４５６７８、ｒ
３、ｒ３”命令がフェッチされると同時に、（１０００
００２０）₁₆番地までの命令もフェッチされるが、”ａ
ｄｄ＃１２３４５６７８、ｒ３、ｒ３”命令が同時に
実行できる命令の境界であるため、この命令のみをタイ
ミングｔ３で実行する。

【００９３】また、本実施の形態では、４つの命令を同
時に実行できるハードウェアを持つＶＬＩＷプロセッサ
に対し、常に４つの命令を供給することを前提としてい
るが、同じハードウェアに対して、同時実行できる命令
の境界を示す技術を用いて４つ未満の命令を供給するも
のとしても良い。この場合であっても、同時実行できる
命令の数に満たない場合であっても、１回の命令フェッ
チごとにデコード、実行を行う。（プログラム生成装置）（第１のプログラム生成装置の構成）図６は本発明の第
２の実施の形態における第１のプログラム生成装置のブ
ロック図である。

【００９４】基本的な構造は第１の実施の形態の第１の
プログラム生成装置と同じであるが、単位命令や一語の
ビット幅が可変であることに起因して、回避対象コード
検出手段３２０、および、逐次実行保証コード生成手段
３３０が、単位命令中の並列実行境界情報３０１、およ
び、フォーマット情報３０２を認識する点が異なる。

【００９５】（命令列生成装置の動作）以上の様に構成
された本発明の第２の実施の形態の第１のプログラム生
成装置について、以下、具体的な命令を解読実行した場
合の動作を説明する。

【００９６】図１１（ａ）は、ソースコード格納手段３
００に格納された従来のＶＬＩＷプロセッサ用のプログ
ラム生成装置が生成した命令列である。

【００９７】まず、（１０００００００）₁₆番地から始
まる一語の処理を行う。回避対象コード検出手段３２０
はソースコード格納手段３００に格納された（１０００
００００）₁₆番地から始まる命令列一語分”ａｄｄ＃
１、ｒ０、ｒ０＆ａｄｄ＃１、ｒ１、ｒ１＆ａ
ｄｄ＃１、ｒ２、ｒ２＆ａｄｄ＃１２３４５６７
８、ｒ３、ｒ３”を入力し、その命令列中で、一語を同
時実行した場合と一語内の単位命令を逐次実行した場合
で実行結果が異なる命令列がないかを検査する。この命
令列中には問題となる命令列は存在しないので、回避対
象コード検出手段３２０は問題となる命令列を出力しな
い。

【００９８】逐次実行保証コード生成手段３３０は、回
避対象コード検出手段３２０が回避対象命令列を出力し
ないので、ソースコード格納手段３００に格納された
（１０００００００）₁₆番地から始まる命令列一語分を
そのまま命令列格納手段３４０へ出力する。

【００９９】次に、後続する（１０００００１４）₁₆番
地から始まる一語の処理を行う。回避対象コード検出手
段３２０はソースコード格納手段３００に格納された
（１０００００１４）₁₆番地から始まる命令列一語分”
ａｄｄｒ０、ｒ１、ｒ０＆ｓｕｂ＃１２３４５６
７８、ｒ０、ｒ１＆ａｄｄ＃１、ｒ２、ｒ２＆
ａｄｄ＃１、ｒ３、ｒ３”を入力し、その命令列中
で一語を同時実行した場合と一語内の単位命令を逐次実
行した場合で実行結果が異なる命令列がないかを検査す
る。この命令列中には、”ａｄｄｒ０、ｒ１、ｒ０
＆ｓｕｂ＃１２３４５６７８、ｒ０、ｒ１”が該当す
る命令となる。

【０１００】逐次実行保証コード生成手段３３０は、回
避対象コード検出手段３２０の出力する回避対象命令
列”ａｄｄｒ０、ｒ１、ｒ０＆ｓｕｂ＃１２３
４５６７８、ｒ０、ｒ１”の情報を用いて、ソースコー
ド格納手段３００に格納された命令列を、同時実行した
場合と逐次実行した場合で動作が同一になる命令列への
変換を行う。後続する命令列を参照し、使用していない
レジスタとしてｒ４レジスタを使い、回避対象命令列中
の命令”ａｄｄｒ０、ｒ１、ｒ０”を命令”ａｄｄ
ｒ０、ｒ１、ｒ４”に変換すると共に、後続するｒ０を
参照する命令を検索し、命令”ａｄｄ＃１、ｒ０、ｒ
０”を命令”ａｄｄ＃１、ｒ４、ｒ０”に変換した
後、命令列格納手段３４０に出力する。

【０１０１】以降、（１０００００２８）₁₆番地から始
まる命令列一語を処理する事によって、”ａｄｄｒ
１、ｒ２、ｒ１＆ｓｕｂ＃１２３４５６７８、ｒ
１、ｒ２；ａｄｄ＃１、ｒ１、ｒ１をａｄｄ
ｒ１、ｒ２、ｒ５＆ｓｕｂ＃１２３４５６７
８、ｒ１、ｒ２；ａｄｄ＃１、ｒ５、ｒ１”に、
（１０００００３ｃ）₁₆番地から始まる命令列一語を処
理することによって、”ａｄｄｒ２、ｒ３、ｒ２＆
ｓｕｂ＃１２３４５６７８、ｒ２、ｒ３”を”ａｄ
ｄｒ２、ｒ３、ｒ６＆ｓｕｂ＃１２３４５６７
８、ｒ２、ｒ３”に変換する。

【０１０２】以上の処理によって、回避対象コード検出
手段３２０は、図１１（ｂ）の様に、網かけ部分の命令
列を検出し、逐次実行保証コード生成手段３３０は、図
１１（ｃ）の様に、回避対象コード検出手段３２０の出
力する網かけ部分の命令列の出力レジスタを変更すると
共に、後続する語に含まれる、出力レジスタを参照する
濃い網かけ部分の命令列の参照レジスタを変更し、命令
列を命令列格納手段３４０へ出力する。

【０１０３】（第２のプログラム生成装置の構成）図９
は本発明の第２の実施の形態における第２のプログラム
生成装置のブロック図である。

【０１０４】基本的な構造は第１の実施の形態の第２の
プログラム生成装置と同じであるが、単位命令や一語の
ビット幅が可変であることに起因して、回避対象コード
検出手段３２０、および、逐次実行保証コード生成手段
３３０が、フォーマット情報３０２を認識する点、及
び、回避対象コード検出手段３２０において、命令フェ
ッチ境界が単位命令中にあった場合には、命令フェッチ
境界が該当する単位命令の先頭に存在すると見なして評
価する点、及び、命令フェッチ境界検出手段の検出する
命令フェッチ幅が目的とするプロセッサの命令フェッチ
幅である１２８ビットとなっている点が異なる。

【０１０５】（命令列生成装置の動作）次に具体的な命
令を解読実行した場合の本命令列生成装置の動作につい
て説明する。

【０１０６】図１２（ａ）は、ソースコード格納手段３
００に格納された従来のＶＬＩＷプロセッサ用のプログ
ラム生成装置が生成した命令列である。

【０１０７】まず、（１０００００００）₁₆番地から始
まる一語の処理を行う。命令境界検出手段３１０はソー
スコード格納手段３００に格納された（１００００００
０）₁₆番地から始まる命令列一語分中の命令境界であ
る、（１０００００１０）₁₆番地を検出する。

【０１０８】回避対象コード検出手段３２０はソースコ
ード格納手段３００に格納された（１０００００００）
₁₆番地から始まる命令列一語分”ａｄｄ＃１、ｒ０、
ｒ０＆ａｄｄ＃１、ｒ１、ｒ１＆ａｄｄ＃
１、ｒ２、ｒ２＆ａｄｄ＃１２３４５６７８、ｒ
３、ｒ３”を入力し、その命令列中で、一語を同時実行
した場合と一語内の命令境界検出手段３１０の出力する
命令フェッチ境界を単位として単位命令を逐次実行した
場合で実行結果が異なる命令列がないかを検査する。こ
の命令列中には問題となる命令列は存在しないので、回
避対象コード検出手段３２０は問題となる命令列を出力
しない。

【０１０９】逐次実行保証コード生成手段３３０は、回
避対象コード検出手段３２０が回避対象命令列を出力し
ないので、ソースコード格納手段３００に格納された
（１０００００００）₁₆番地から始まる命令列一語分を
そのまま命令列格納手段３４０へ出力する。

【０１１０】次に、後続する（１０００００１４）₁₆番
地から始まる一語の処理を行う。命令境界検出手段３１
０はソースコード格納手段３００に格納された（１００
０００１４）₁₆番地から始まる命令列一語分中の命令境
界である、（１０００００２０）₁₆番地を検出する。

【０１１１】回避対象コード検出手段３２０はソースコ
ード格納手段３００に格納された（１０００００１４）
₁₆番地から始まる命令列一語分”ａｄｄｒ０、ｒ１、
ｒ０＆ｓｕｂ＃１２３４５６７８、ｒ０、ｒ１＆
ａｄｄ＃１、ｒ２、ｒ２＆ａｄｄ＃１、ｒ
３、ｒ３”を入力し、その命令列中で、一語を同時実行
した場合と、一語内の命令境界検出手段３１０の出力す
る命令フェッチ境界を単位として単位命令を逐次実行し
た場合で実行結果が異なる命令列がないかを検査する。
つまり、命令列一語分”ａｄｄｒ０、ｒ１、ｒ０＆
ｓｕｂ＃１２３４５６７８、ｒ０、ｒ１＆ａｄ
ｄ＃１、ｒ２、ｒ２＆ａｄｄ＃１、ｒ３、ｒ
３”を同時実行した場合と、”ａｄｄｒ０、ｒ１、ｒ
０＆ｓｕｂ＃１２３４５６７８、ｒ０、ｒ１”の
２つの単位命令と”ａｄｄ＃１、ｒ２、ｒ２＆ａ
ｄｄ＃１、ｒ３、ｒ３”の２つの単位命令を逐次実行
した場合に実行結果が異なる事はないかを検査する。こ
の命令列中にも問題となる命令列は存在しないので、回
避対象コード検出手段３２０は問題となる命令列を出力
しない。

【０１１２】逐次実行保証コード生成手段３３０は、回
避対象コード検出手段３２０が回避対象命令列を出力し
ないので、ソースコード格納手段３００に格納された
（１０００００１４）₁₆番地から始まる命令列一語分を
そのまま命令列格納手段３４０へ出力する。

【０１１３】次に、後続する（１０００００２８）₁₆番
地から始まる一語の処理を行う。命令境界検出手段３１
０はソースコード格納手段３００に格納された（１００
０００２８）₁₆番地から始まる命令列一語分中の命令境
界である、（１０００００３０）₁₆番地を検出する。

【０１１４】回避対象コード検出手段３２０はソースコ
ード格納手段３００に格納された（１０００００２８）
₁₆番地から始まる命令列一語分”ａｄｄ＃１、ｒ０、
ｒ０＆ａｄｄｒ１、ｒ２、ｒ１＆ｓｕｂ＃１
２３４５６７８、ｒ１、ｒ２＆ａｄｄ＃１、ｒ
３、ｒ３”を入力し、その命令列中で、一語を同時実行
した場合と、一語内の命令境界検出手段３１０の出力す
る命令フェッチ境界を単位として単位命令を逐次実行し
た場合で実行結果が異なる命令列がないかを検査する。
つまり、命令列一語分”ａｄｄ＃１、ｒ０、ｒ０＆
ａｄｄｒ１、ｒ２、ｒ１＆ｓｕｂ＃１２３４
５６７８、ｒ１、ｒ２＆ａｄｄ＃１、ｒ３、ｒ
３”を同時実行した場合と、”ａｄｄ＃１、ｒ０、ｒ
０＆ａｄｄｒ１、ｒ２、ｒ１”の２つの単位命令
と”ｓｕｂ＃１２３４５６７８、ｒ１、ｒ２＆ａ
ｄｄ＃１、ｒ３、ｒ３”の２つの単位命令を逐次実行
した場合に実行結果が異なる事はないかを検査する。こ
の場合、”ａｄｄｒ１、ｒ２、ｒ１＆ｓｕｂ＃
１２３４５６７８、ｒ１、ｒ２”命令が該当する命令と
なる。

【０１１５】逐次実行保証コード生成手段３３０は、回
避対象コード検出手段３２０の出力する回避対象命令
列”ａｄｄｒ１、ｒ２、ｒ１＆ｓｕｂ＃１２３
４５６７８、ｒ１、ｒ２”の情報を用いて、ソースコー
ド格納手段３００に格納された命令列を、同時実行した
場合と逐次実行した場合で動作が同一になる命令列への
変換を行う。後続する命令列を参照し、使用していない
レジスタとしてｒ４レジスタを使い、回避対象命令列中
の命令”ａｄｄｒ１、ｒ２、ｒ１”を命令”ａｄｄ
ｒ１、ｒ２、ｒ５”に変換すると共に、後続するｒ１を
参照する命令を検索し、命令”ａｄｄ＃１、ｒ１、ｒ
１”を命令”ａｄｄ＃１、ｒ５、ｒ１”に変換した
後、命令列格納手段３４０に出力する。

【０１１６】以降、（１０００００３０）₁₆番地から始
まる命令列一語は問題が無いのでそのまま命令列格納手
段３４０に出力する。

【０１１７】以上の処理によって、命令フェッチ境界検
出手段３１０は図１２（ａ）の太線で示す命令フェッチ
境界情報を出力し、回避対象コード検出手段３２０は、
図１２（ａ）の様に、網かけ部分の命令列を検出し、逐
次実行保証コード生成手段３３０は、図１２（ｂ）の様
に、回避対象コード検出手段３２０の出力する網かけ部
分の命令列の出力レジスタを変更すると共に、後続する
語に含まれる、出力レジスタを参照する濃い網かけ部分
の命令列の参照レジスタを変更し、命令列を命令列格納
手段３４０へ出力する。

【０１１８】なお、本実施の形態では、命令フェッチ幅
１２８ビット、３２ビットと６４ビットの可変長、最大
同時実行４命令のＶＬＩＷプロセッサを想定している
が、これらの値は特に限定しない。

【０１１９】また、逐次実行保証コード生成手段は、命
令列中で使用されていないレジスタを検索し、問題とな
る命令列中の問題となるレジスタを出力する命令の出力
レジスタを使用されていないレジスタで置き換えると共
に、後続する語で問題となるレジスタを参照する命令の
参照レジスタを置き換えたレジスタに置き換えるアルゴ
リズムで説明を行ったが、第１の実施例における第２の
プログラム生成装置と同じく、あらかじめ問題となるレ
ジスタを使用されていないレジスタに転送し、問題とな
るレジスタを参照する命令の参照レジスタを置き換えた
レジスタに置き換えるアルゴリズムを行っても構わな
い。

【０１２０】また、回避対象コード検出手段が出力する
命令列は、出力命令と参照命令の組み合わせであるの
で、２命令とは限らない。参照命令が複数ある場合には
３命令以上の組み合わせになる場合も存在する。

【０１２１】また、命令列格納手段は、フロッピーディ
スクやテープやハードディスクやメモリなどの記録媒体
でも構わないし、コンパイラやアセンブラオプティマイ
ザ等の最適化プログラムへの入力ファイルであっても構
わない。最適化プログラムで処理を繰り返すことにより
出力ファイルの更なる最適化を図ることが可能となる。

【０１２２】また、命令フェッチ境界検出手段の認識す
る命令フェッチ幅は、固定である必要はなく、例えば、
それぞれのメモリ領域毎に異なる値を設定しても構わな
い。その場合には、命令フェッチ境界検出手段は、アド
レス情報で命令フェッチ幅を判断する。

【０１２３】また、命令フェッチ幅情報は、プログラム
生成装置に組み込んでも構わないし、外部から情報を与
えても構わない。具体的には、コンパイラやアセンブラ
やリンカに、定数として組み込んだ形で指定しても構わ
ないし、引き数や環境ファイルの形で指定しても構わな
い。また、指定する命令フェッチ幅は一定でも構わない
し、空間毎に個別に与えても構わない。

【０１２４】

【発明の効果】以上のように、本願発明によれば、命令
供給が十分に行えない環境で使用されても供給されたも
のから事項する事により、性能劣化を抑制することがで
きる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態におけるプロセッサ
のブロック構成図

【図２】本発明の第１の実施の形態における第１のプロ
グラム例及びパイプライン図

【図３】本発明の第１、第２の実施の形態における第２
のプログラム例及びパイプライン図

【図４】本発明の第１、第２の実施の形態における第１
のプログラム生成装置のブロック図

【図５】本発明の第１、第２の実施の形態における第１
のプログラム生成装置におけるプログラム図

【図６】本発明の第１、第２の実施の形態における第１
のプログラム生成装置のブロック図

【図７】本発明の第１の実施の形態における第１のプロ
グラム生成装置における回避対象コード検出手段の検出
アルゴリズムを示す図

【図８】本発明の第１の実施の形態における第１のプロ
グラム生成装置のプログラム図

【図９】本発明の第１、第２の実施の形態における第２
のプログラム生成装置のブロック図

【図１０】本発明の第１の実施の形態における第２のプ
ログラム生成装置のプログラム図

【図１１】本発明の第２の実施の形態における第１のプ
ログラム生成装置のプログラム図

【図１２】本発明の第２の実施の形態における第２のプ
ログラム生成装置のプログラム図

【図１３】第１の従来例におけるプロセッサのブロック
構成図

【図１４】第１のプログラム例を示す図

【図１５】従来例における第１のプログラム例のパイプ
ライン図

【図１６】第２のプログラム例を示す図

【図１７】従来例における第２のプログラム例のパイプ
ライン図

【符号の説明】

１０１、２０１クロック１０２、２０２ＰＣ１１０、２１０メモリ１１１、２１１アドレスバス１１２、２１２データバス１２０、２２０命令供給発行部１２１、２２１命令フェッチ制御部１２２、２２２命令レジスタ１２３命令フェッチフラグ１２４位置情報１３０、２３０命令解読部１３１キャンセル信号生成部１３２、２３２デコーダ１３３、２３３レジスタ１３４、１３５、２３４キャンセル信号１３６、２３６解読器１３７、２３７ＮＯＰ信号生成器２２３格納フラグ２２４使用フラグ

───────────────────────────────────────────────────── フロントページの続き (72)発明者田中哲也大阪府門真市大字門真1006番地松下電器産業株式会社内Ｆターム(参考） 5B013 AA16 DD04

Claims

【特許請求の範囲】

【請求項１】複数の命令を同時に実行するＶＬＩＷプ
ロセッサにおいて、並列実行できる全ての命令が命令フェッチされなくて
も、命令フェッチされた命令から先に実行することを特
徴とするＶＬＩＷプロセッサ。
【請求項２】複数の固定長命令を同時に実行するＶＬ
ＩＷプロセッサにおいて、命令フェッチは同時に実行できる命令の総ビット数より
も小さい単位で行い、かつ並列実行できる全ての命令が
命令フェッチされなくても、命令フェッチされた命令か
ら先に実行することを特徴とするＶＬＩＷプロセッサ。
【請求項３】複数の固定長命令を同時に実行するＶＬ
ＩＷプロセッサにおいて、同時に実行できる命令の総ビット数よりも小さい単位で
命令フェッチを行い命令レジスタに格納する命令供給発
行部と、前記命令レジスタのうちいずれのレジスタに命令が格納
されたかを示す位置情報と、前記位置情報に基づいて、命令が格納されていない命令
レジスタに対応する解読結果としてＮＯＰを出力し、命
令が格納されている命令レジスタに対応する解読結果は
そのまま出力するＮＯＰ生成部とを有することを特徴と
するＶＬＩＷプロセッサ。
【請求項４】複数の可変長命令を同時に実行するＶＬ
ＩＷプロセッサにおいて、命令フェッチは同時に実行できる命令の総ビット数より
も小さい単位で行い、かつ並列実行できる全ての命令が
命令フェッチされなくても、命令フェッチされた命令か
ら先に実行することを特徴とするＶＬＩＷプロセッサ。
【請求項５】複数の固定長命令を同時に実行するＶＬ
ＩＷプロセッサにおいて、同時に実行できる命令の総ビット数よりも小さい単位で
命令フェッチを行い命令レジスタに格納する命令供給発
行部と、いずれの命令解読器に命令が供給されているかを判断す
る命令発行器と、前記命令発行器に基づいて、命令が格納されていない命
令レジスタに対応する解読結果としてＮＯＰを出力し、
命令が格納されている命令レジスタに対応する解読結果
はそのまま出力するＮＯＰ生成部とを有することを特徴
とするＶＬＩＷプロセッサ。
【請求項６】複数の命令を同時に実行するＶＬＩＷプ
ロセッサのプログラムを生成するプログラム生成装置に
おいて、同時に実行する命令を順次実行しても実行結果が異なら
ないプログラムを生成するプログラム生成装置。
【請求項７】複数の命令を同時に実行するＶＬＩＷプ
ロセッサのプログラムを生成するプログラム生成装置に
おいて、同時に実行する命令を命令フェッチ境界を単位に順次実
行しても実行結果が異ならないプログラムを生成するプ
ログラム生成装置。
【請求項８】一語が複数の単位命令からなるＶＬＩＷプ
ロセッサのソースコードを格納するソースコード格納手
段と、前記ソースコード格納手段に格納された前記ソースコー
ド中で一語内の単位命令を同時実行した場合と一語内の
単位命令を逐次実行した場合で実行結果が異なる問題コ
ードを検出する回避対象コード検出手段と、前記回避対象コード検出手段により検出された問題コー
ドを一語内の単位命令を同時実行した場合と一語内の単
位命令を逐次実行した場合で実行結果が異ならないコー
ドに置き換える逐次実行保証コード生成手段と、前記逐次実行保証コード生成手段が生成した生成コード
を格納する生成コード格納手段とを備えることを特徴と
するプログラム生成装置。
【請求項９】前記ソースコード格納手段に格納されたソ
ースコード中の命令フェッチ境界を検出し命令フェッチ
境界情報を出力する命令フェッチ境界検出手段とを備
え、前記回避対象コード検出手段は前記ソースコード格納手
段に格納された前記ソースコードの中で一語内の単位命
令を同時実行した場合と一語内の単位命令を命令フェッ
チ境界を単位に逐次実行した場合で実行結果が異なる問
題コードを検出し、逐次実行保証コード生成手段は一語内の単位命令を同時
実行した場合と一語内の単位命令を命令フェッチ境界を
単位に逐次実行した場合で実行結果が異ならないコード
に置き換えることを特徴とする請求項８記載のプログラ
ム生成装置。
【請求項１０】一語が複数の単位命令からなる命令を
実行するＶＬＩＷプロセッサの命令列であって、前記単
位命令毎に逐次実行可能な命令列を記録した記録媒体。
【請求項１１】一語が複数の単位命令からなる命令を
実行するＶＬＩＷプロセッサの命令列であって、プロセ
ッサの命令フェッチ単位毎に逐次実行可能な命令列を記
録した記録媒体。