JPS58205253A - 演算装置 - Google Patents
演算装置Info
- Publication number
- JPS58205253A JPS58205253A JP8931682A JP8931682A JPS58205253A JP S58205253 A JPS58205253 A JP S58205253A JP 8931682 A JP8931682 A JP 8931682A JP 8931682 A JP8931682 A JP 8931682A JP S58205253 A JPS58205253 A JP S58205253A
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- JP
- Japan
- Prior art keywords
- data
- register
- outputs
- flag register
- steps
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は２つのデータの大小を比較し、高速に大または
小なる所望のデータを得る演算装置に関する。
小なる所望のデータを得る演算装置に関する。
２つのデータの大小を比較し、大または小なるデータを
選ぶという処理は、電子計算機においてはよ（使われる
処理である。例えば、多鼠のデータをその大きさの順（
＝並べるソーティングにおいては、この処理が単位とな
り、これが繰り返し実行される。従って、この処理に要
するステップ数はできるだけ少ないことＡ′−処理速度
の点から望ましい。この処１里は、第１図のフローチャ
ートに示すように、比較すべき２つのデータの差をとり
、その結果の符号が正７よらば減数が犬、負ならば被減
数が犬と判定されるという単純なものである。
選ぶという処理は、電子計算機においてはよ（使われる
処理である。例えば、多鼠のデータをその大きさの順（
＝並べるソーティングにおいては、この処理が単位とな
り、これが繰り返し実行される。従って、この処理に要
するステップ数はできるだけ少ないことＡ′−処理速度
の点から望ましい。この処１里は、第１図のフローチャ
ートに示すように、比較すべき２つのデータの差をとり
、その結果の符号が正７よらば減数が犬、負ならば被減
数が犬と判定されるという単純なものである。
第２図は従来の計算機の演算部の例を示す。ＡおよびＢ
は演算部べぎデータを一時記憶するレジスタ、Ｄは刀ｑ
算や減算や論理演算を実行する演算器、Ｃは演算結果を
一時蓄えるレジスタ、Ｓは演算結果の符号ビットを記憶
するフラグレジスタであり、これらは全て命令を解読し
て生成される制御信号により駆動される。この演真都で
第１凶のフローを実行するには、次のようなステップに
従わねばならない。た望し、レジスタＡ、Ｂには１でに
比較ずべざ２つのデータが格納されているものとする。
は演算部べぎデータを一時記憶するレジスタ、Ｄは刀ｑ
算や減算や論理演算を実行する演算器、Ｃは演算結果を
一時蓄えるレジスタ、Ｓは演算結果の符号ビットを記憶
するフラグレジスタであり、これらは全て命令を解読し
て生成される制御信号により駆動される。この演真都で
第１凶のフローを実行するには、次のようなステップに
従わねばならない。た望し、レジスタＡ、Ｂには１でに
比較ずべざ２つのデータが格納されているものとする。
（第１ステップＩＡ−Ｂを実行し、精米の得号をフラグ
レジスタＳに格納する。
レジスタＳに格納する。
（第２ステツプ）フラグレジスタのｉ［ＩＪ’ ｏ（正
）ｌヨら第３ステツプへ、そうでな ければ第５ステツプヘジヤンブ する。
）ｌヨら第３ステツプへ、そうでな ければ第５ステツプヘジヤンブ する。
（第３ステツプ）レジスタＣにＡを転送する。
（第４ステツプ）第６ステツプヘジヤンブする。
（第５ステツプ）レジスタＣにＢを転送する。
（化６ステツプ）次に実行すべき命令を読出す。
すなわら、２つのデータを比較して大または小なるデー
タを侍るのに実行ステップ数は３ステツプ（Ａが犬のと
き第１→第２→第５、Ｂが犬のとき第１→第２→第５）
、記述されるステップ数は５ステツプとなっている。こ
庇を繰り返すソーチー、： インク等の処理ではこの美行ステップばが処理運１′）
。
タを侍るのに実行ステップ数は３ステツプ（Ａが犬のと
き第１→第２→第５、Ｂが犬のとき第１→第２→第５）
、記述されるステップ数は５ステツプとなっている。こ
庇を繰り返すソーチー、： インク等の処理ではこの美行ステップばが処理運１′）
。
鵬を決足し、また、記述されるステップ数はプログラム
格小用メモリ容量を支配するので、いずれもできるだけ
少７ヨ＜よることが要求される。しかし、従来のン貢算
部の構成ではフラグを確かめる命令（条件付ジャンプ面
会ｊと、それに従ってデータを転送する品袴が別になっ
て８９、これα上スヂツプ数を減少さぐることは不ｎｊ
能で１．つった。
格小用メモリ容量を支配するので、いずれもできるだけ
少７ヨ＜よることが要求される。しかし、従来のン貢算
部の構成ではフラグを確かめる命令（条件付ジャンプ面
会ｊと、それに従ってデータを転送する品袴が別になっ
て８９、これα上スヂツプ数を減少さぐることは不ｎｊ
能で１．つった。
不発明の目的はステップ数を減少させ、商運に大または
小なるデータを得ることができる演算装置を提供するこ
とにある。
小なるデータを得ることができる演算装置を提供するこ
とにある。
しかして本発明は第１および第２のデータの大または小
なる方を出力する演算装置であり、加酸−１機能を持つ
演算手段と、第１および第２のデータが他の第３のデー
タのいｒれかを遣伏してメ算手段に入力する選択手段を
備え、まず第１および第２のデータを選択して演鼻手段
で減算し、この粕果に１芯じて弗１と第２のデータのい
ずれか一方と第３のデータを選択して演算して刀口真し
て結果を得ることを特徴と１°る。
なる方を出力する演算装置であり、加酸−１機能を持つ
演算手段と、第１および第２のデータが他の第３のデー
タのいｒれかを遣伏してメ算手段に入力する選択手段を
備え、まず第１および第２のデータを選択して演鼻手段
で減算し、この粕果に１芯じて弗１と第２のデータのい
ずれか一方と第３のデータを選択して演算して刀口真し
て結果を得ることを特徴と１°る。
□
仄に不発明を図面を参照して詳細に説明する。
第３図は不発明め一芙施しリを示す。これは、第２′図
に示した梃来例のレジスタＡ、Ｂと演算器りの＋ｍＪに
データ洒択ＬｇＩ命Ｅ１およびＥ２を設けた構成である
。データ選択回路Ｅ１およびＥ２は人力端１に人力Ｘが
、入力端２にはフラグレジスタＳの圧力が与えられてい
る。■はインバータであり、データ選択回％Ｅ２にはフ
ラグレジスタＳの出力が反転して与えられる。データｙ
Ｍ択ｍｙＥ１およびＥ２は同一構成であり、その例を第
４図に示す。
に示した梃来例のレジスタＡ、Ｂと演算器りの＋ｍＪに
データ洒択ＬｇＩ命Ｅ１およびＥ２を設けた構成である
。データ選択回路Ｅ１およびＥ２は人力端１に人力Ｘが
、入力端２にはフラグレジスタＳの圧力が与えられてい
る。■はインバータであり、データ選択回％Ｅ２にはフ
ラグレジスタＳの出力が反転して与えられる。データｙ
Ｍ択ｍｙＥ１およびＥ２は同一構成であり、その例を第
４図に示す。
第４図において、データ選択回路はスイッチＦとセレク
タＧとからなる。スイッチＦは１１固のＡＮＤゲートで
構成され、セレクタＧは２個のＡＮ１〕ゲート、１１向
のＯＲゲートおよびインバータとから構成される。この
図から明りかなように、セレクタＧは入力端２が１０″
のとぎ入力データＤｉを選択して出刃Ｄｏとし、１″の
とぎスイッチＦの出力を選択して出力υ０とする。便っ
て、入力端１が０′°で入力端２が１″であると、出刃
Ｄｏはゼロである。
タＧとからなる。スイッチＦは１１固のＡＮＤゲートで
構成され、セレクタＧは２個のＡＮ１〕ゲート、１１向
のＯＲゲートおよびインバータとから構成される。この
図から明りかなように、セレクタＧは入力端２が１０″
のとぎ入力データＤｉを選択して出刃Ｄｏとし、１″の
とぎスイッチＦの出力を選択して出力υ０とする。便っ
て、入力端１が０′°で入力端２が１″であると、出刃
Ｄｏはゼロである。
次に第３図において、レジスタＡ、Ｂに格納芒れている
２つのデータのうち、大きい方をレジスタＣに格納１−
る場合を例にとり説明する。まず初めに、ＡとＢの誤算
（Ａ−Ｂ）を美行し、その結果のフラグをフラグレジス
タＳに格ぜ】する。この命令を実行する場合は、データ
選択回動ｂ１．Ｅ２への制御信号ｘを１”、フラグレジ
スタＳのｒδり御信号ｙを１”として演４姦υで減算ｄ
１−ａ２を実行する。Ｘが１″であるので、フラグレジ
スタＳ出力が“０″でも°１″でも５．データ選択回路
Ｅ１はレジスタＡを選択出力し、データ潮択回１１１１
８Ｅ２はレジスタＢを選択出力し、演算器りで八−Ｂが
何なわれる。ｙが１”であるのでフラグレジスタＳには
演算結果（＝応じて１″′または０″がセット可能であ
り、フラグレジスタＳの値はＡか犬はら”０″′が、Ｂ
が犬ンよら１″となる。次に、データ選択回路の・クリ
＃佃号Ｘを０″、フラグレジスタδの制御悟号ｙを０”
にして、ｃｔｌとｄ２の前鼻を芙汀する。このとき、フ
ラグレジスタＳは前の、ス與帖果の符号を沫持しており
、データ選択回路Ｅ１゜Ｅ２はフラグレジスタＳの出力
により１σ１ｊ御されるスイッチＦの出力を選択する。
２つのデータのうち、大きい方をレジスタＣに格納１−
る場合を例にとり説明する。まず初めに、ＡとＢの誤算
（Ａ−Ｂ）を美行し、その結果のフラグをフラグレジス
タＳに格ぜ】する。この命令を実行する場合は、データ
選択回動ｂ１．Ｅ２への制御信号ｘを１”、フラグレジ
スタＳのｒδり御信号ｙを１”として演４姦υで減算ｄ
１−ａ２を実行する。Ｘが１″であるので、フラグレジ
スタＳ出力が“０″でも°１″でも５．データ選択回路
Ｅ１はレジスタＡを選択出力し、データ潮択回１１１１
８Ｅ２はレジスタＢを選択出力し、演算器りで八−Ｂが
何なわれる。ｙが１”であるのでフラグレジスタＳには
演算結果（＝応じて１″′または０″がセット可能であ
り、フラグレジスタＳの値はＡか犬はら”０″′が、Ｂ
が犬ンよら１″となる。次に、データ選択回路の・クリ
＃佃号Ｘを０″、フラグレジスタδの制御悟号ｙを０”
にして、ｃｔｌとｄ２の前鼻を芙汀する。このとき、フ
ラグレジスタＳは前の、ス與帖果の符号を沫持しており
、データ選択回路Ｅ１゜Ｅ２はフラグレジスタＳの出力
により１σ１ｊ御されるスイッチＦの出力を選択する。
従って、フラグレジスタＳｆＪ″−”ｏ”の場合には、
データ選択回路Ｅ１はＡレジスタの内容を出力し、デー
タ選択回路Ｅ２はゼロを出力する。従って′ｆ４．真器
りにおいてはＡ＋Ｏを美行〕るので、その結果Ａが大な
る方のデータとしてレジスタＣに格納される。逆にフラ
グレジスタＳが′１″の場合には、データ選択ｌＰＪ路
Ｅ１はゼロを出力し、データ選択ｉｇ路Ｅ２はＢレジス
タの同容を出力する。従って演算器りは０＋Ｂを実行し
、その結果Ｂが犬なる方のデータとしてレジスタＣに格
＃］される。即ら、次の２つのステップで処理できる。
データ選択回路Ｅ１はＡレジスタの内容を出力し、デー
タ選択回路Ｅ２はゼロを出力する。従って′ｆ４．真器
りにおいてはＡ＋Ｏを美行〕るので、その結果Ａが大な
る方のデータとしてレジスタＣに格納される。逆にフラ
グレジスタＳが′１″の場合には、データ選択ｌＰＪ路
Ｅ１はゼロを出力し、データ選択ｉｇ路Ｅ２はＢレジス
タの同容を出力する。従って演算器りは０＋Ｂを実行し
、その結果Ｂが犬なる方のデータとしてレジスタＣに格
＃］される。即ら、次の２つのステップで処理できる。
（１）ｘ−”１”、ｙ＝１としての減算（２）ｘ二“０
”、ｙ＝０としての加算本芙施例では犬なりデータを得
る場合を示しているが、第５図（＝示すごとくインバー
タ■をＥ２（二でなく、Ｅｌｆ二付刀口すること（二よ
り小なるデータを得ることができる。
”、ｙ＝０としての加算本芙施例では犬なりデータを得
る場合を示しているが、第５図（＝示すごとくインバー
タ■をＥ２（二でなく、Ｅｌｆ二付刀口すること（二よ
り小なるデータを得ることができる。
また、第６図（二示すごとくフラグレジスタＳの出力端
に面ＩＪ ａ＋信号Ｚによりタリ御されてフラグレジス
タＳの出力をそのまま出力するか、あるいは反転して出
力する機能を有する排他的−浬和回路ＥＸＯＲを付加す
れば、制御信号Ｚにより大なるデータを得ることも、小
なるデータを得ることもでｕ上は前述した第３のデータ
としてゼロを選んだ場合の一］であるが、第７図（二示
すようにデータ選択回路Ｅｌ、Ｅ２を構成すれば、セロ
に限ら丁任意のデータを第３のデータとして与えて、犬
、小いずれか所望のデータに加算した結果を得ることが
できる。
に面ＩＪ ａ＋信号Ｚによりタリ御されてフラグレジス
タＳの出力をそのまま出力するか、あるいは反転して出
力する機能を有する排他的−浬和回路ＥＸＯＲを付加す
れば、制御信号Ｚにより大なるデータを得ることも、小
なるデータを得ることもでｕ上は前述した第３のデータ
としてゼロを選んだ場合の一］であるが、第７図（二示
すようにデータ選択回路Ｅｌ、Ｅ２を構成すれば、セロ
に限ら丁任意のデータを第３のデータとして与えて、犬
、小いずれか所望のデータに加算した結果を得ることが
できる。
Ｂ上述べたように、本発明によれば、条件付判可文を用
いることなく、酸鼻と加算の２つのステップだけで無条
件に犬又は小なるデータを鍔ることができる。このため
、従来に比べて処理ステップ数で２／３に、プログラム
記述ステップ数において２１５になり、大幅な処理の高
速化、プログラム記述用メモリの’６ｍの減少を達成］
゛ることができる。しかも、この発明は従来の績舅部に
若干の論理を付刀口するだけでよいので、簡＠−ニして
友なる効果が得られる。符にマイクロコンピュータ等の
簡単ｉ１演算器において本発明を適用すれば、簡単に高
進に大または小なるデータを寺ることをａＪ能とするこ
とができる。
いることなく、酸鼻と加算の２つのステップだけで無条
件に犬又は小なるデータを鍔ることができる。このため
、従来に比べて処理ステップ数で２／３に、プログラム
記述ステップ数において２１５になり、大幅な処理の高
速化、プログラム記述用メモリの’６ｍの減少を達成］
゛ることができる。しかも、この発明は従来の績舅部に
若干の論理を付刀口するだけでよいので、簡＠−ニして
友なる効果が得られる。符にマイクロコンピュータ等の
簡単ｉ１演算器において本発明を適用すれば、簡単に高
進に大または小なるデータを寺ることをａＪ能とするこ
とができる。
第１図は大小判定のフローチーヤード、第２図は従来例
を示す図、第３図は不発明の一実施１ｙｌｊを示す図、
第４区は第３図のデータ選択回路のレリを示す図、第５
図は不発明の他の実施例を示す図、第１６図は本発明の
さらに他の実施し１」を示す図、弔７図はデータ選択１
路の他の９１１を示す図である。 Ａ、ＢおよびＣ・・・レジスタ、Ｄ・・・演算器、Ｅｌ
およびＥ２・・・データ選択回路。 代理人 弁理士 鈴 木 誠 第１図 第２ 図 ＠悄７仲へ 第３図
を示す図、第３図は不発明の一実施１ｙｌｊを示す図、
第４区は第３図のデータ選択回路のレリを示す図、第５
図は不発明の他の実施例を示す図、第１６図は本発明の
さらに他の実施し１」を示す図、弔７図はデータ選択１
路の他の９１１を示す図である。 Ａ、ＢおよびＣ・・・レジスタ、Ｄ・・・演算器、Ｅｌ
およびＥ２・・・データ選択回路。 代理人 弁理士 鈴 木 誠 第１図 第２ 図 ＠悄７仲へ 第３図
Claims (1)
- （１） 第１および第２のデータの大または小なる方
を出力する演算装置において、加減算機能を持つ演算手
段と、上記第１および第２のデータか他の第３のデータ
のいｒれかを選択して上記演算手段に入力する選択手段
を備え、まず上記第１および第２のデータを選択手段で
選択してＵＩＬ算十段に与えて減算を行１工い、該減算
結果に応じて第１と第２のデータのいｒれか一方と第３
のデータを選択手段で選択して演算手段に与えて刀口昇
を行なうことを爵叡とする演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8931682A JPS58205253A (ja) | 1982-05-26 | 1982-05-26 | 演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8931682A JPS58205253A (ja) | 1982-05-26 | 1982-05-26 | 演算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58205253A true JPS58205253A (ja) | 1983-11-30 |
Family
ID=13967253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8931682A Pending JPS58205253A (ja) | 1982-05-26 | 1982-05-26 | 演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58205253A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0181516A2 (en) * | 1984-11-14 | 1986-05-21 | International Business Machines Corporation | Data processing apparatus having efficient min and max functions |
| JPS61262844A (ja) * | 1985-05-16 | 1986-11-20 | Nec Corp | 演算装置 |
| JPS63175932A (ja) * | 1987-01-16 | 1988-07-20 | Hitachi Ltd | ディジタル信号処理装置 |
| JP2017054692A (ja) * | 2015-09-09 | 2017-03-16 | 株式会社日立製作所 | 蓄電システム、二次電池の制御システム及び二次電池の制御方法 |
-
1982
- 1982-05-26 JP JP8931682A patent/JPS58205253A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0181516A2 (en) * | 1984-11-14 | 1986-05-21 | International Business Machines Corporation | Data processing apparatus having efficient min and max functions |
| JPS61122747A (ja) * | 1984-11-14 | 1986-06-10 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | デ−タ処理装置 |
| JPS61262844A (ja) * | 1985-05-16 | 1986-11-20 | Nec Corp | 演算装置 |
| JPS63175932A (ja) * | 1987-01-16 | 1988-07-20 | Hitachi Ltd | ディジタル信号処理装置 |
| JP2017054692A (ja) * | 2015-09-09 | 2017-03-16 | 株式会社日立製作所 | 蓄電システム、二次電池の制御システム及び二次電池の制御方法 |
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