JPS58205253A - 演算装置 - Google Patents
演算装置Info
- Publication number
- JPS58205253A JPS58205253A JP8931682A JP8931682A JPS58205253A JP S58205253 A JPS58205253 A JP S58205253A JP 8931682 A JP8931682 A JP 8931682A JP 8931682 A JP8931682 A JP 8931682A JP S58205253 A JPS58205253 A JP S58205253A
- Authority
- JP
- Japan
- Prior art keywords
- data
- register
- outputs
- flag register
- steps
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computational Mathematics (AREA)
- Computing Systems (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は2つのデータの大小を比較し、高速に大または
小なる所望のデータを得る演算装置に関する。
小なる所望のデータを得る演算装置に関する。
2つのデータの大小を比較し、大または小なるデータを
選ぶという処理は、電子計算機においてはよ(使われる
処理である。例えば、多鼠のデータをその大きさの順(
=並べるソーティングにおいては、この処理が単位とな
り、これが繰り返し実行される。従って、この処理に要
するステップ数はできるだけ少ないことA′−処理速度
の点から望ましい。この処1里は、第1図のフローチャ
ートに示すように、比較すべき2つのデータの差をとり
、その結果の符号が正7よらば減数が犬、負ならば被減
数が犬と判定されるという単純なものである。
選ぶという処理は、電子計算機においてはよ(使われる
処理である。例えば、多鼠のデータをその大きさの順(
=並べるソーティングにおいては、この処理が単位とな
り、これが繰り返し実行される。従って、この処理に要
するステップ数はできるだけ少ないことA′−処理速度
の点から望ましい。この処1里は、第1図のフローチャ
ートに示すように、比較すべき2つのデータの差をとり
、その結果の符号が正7よらば減数が犬、負ならば被減
数が犬と判定されるという単純なものである。
第2図は従来の計算機の演算部の例を示す。AおよびB
は演算部べぎデータを一時記憶するレジスタ、Dは刀q
算や減算や論理演算を実行する演算器、Cは演算結果を
一時蓄えるレジスタ、Sは演算結果の符号ビットを記憶
するフラグレジスタであり、これらは全て命令を解読し
て生成される制御信号により駆動される。この演真都で
第1凶のフローを実行するには、次のようなステップに
従わねばならない。た望し、レジスタA、Bには1でに
比較ずべざ2つのデータが格納されているものとする。
は演算部べぎデータを一時記憶するレジスタ、Dは刀q
算や減算や論理演算を実行する演算器、Cは演算結果を
一時蓄えるレジスタ、Sは演算結果の符号ビットを記憶
するフラグレジスタであり、これらは全て命令を解読し
て生成される制御信号により駆動される。この演真都で
第1凶のフローを実行するには、次のようなステップに
従わねばならない。た望し、レジスタA、Bには1でに
比較ずべざ2つのデータが格納されているものとする。
(第1ステップIA−Bを実行し、精米の得号をフラグ
レジスタSに格納する。
レジスタSに格納する。
(第2ステツプ)フラグレジスタのi[IJ’ o(正
)lヨら第3ステツプへ、そうでな ければ第5ステツプヘジヤンブ する。
)lヨら第3ステツプへ、そうでな ければ第5ステツプヘジヤンブ する。
(第3ステツプ)レジスタCにAを転送する。
(第4ステツプ)第6ステツプヘジヤンブする。
(第5ステツプ)レジスタCにBを転送する。
(化6ステツプ)次に実行すべき命令を読出す。
すなわら、2つのデータを比較して大または小なるデー
タを侍るのに実行ステップ数は3ステツプ(Aが犬のと
き第1→第2→第5、Bが犬のとき第1→第2→第5)
、記述されるステップ数は5ステツプとなっている。こ
庇を繰り返すソーチー、: インク等の処理ではこの美行ステップばが処理運1′)
。
タを侍るのに実行ステップ数は3ステツプ(Aが犬のと
き第1→第2→第5、Bが犬のとき第1→第2→第5)
、記述されるステップ数は5ステツプとなっている。こ
庇を繰り返すソーチー、: インク等の処理ではこの美行ステップばが処理運1′)
。
鵬を決足し、また、記述されるステップ数はプログラム
格小用メモリ容量を支配するので、いずれもできるだけ
少7ヨ<よることが要求される。しかし、従来のン貢算
部の構成ではフラグを確かめる命令(条件付ジャンプ面
会jと、それに従ってデータを転送する品袴が別になっ
て89、これα上スヂツプ数を減少さぐることは不nj
能で1.つった。
格小用メモリ容量を支配するので、いずれもできるだけ
少7ヨ<よることが要求される。しかし、従来のン貢算
部の構成ではフラグを確かめる命令(条件付ジャンプ面
会jと、それに従ってデータを転送する品袴が別になっ
て89、これα上スヂツプ数を減少さぐることは不nj
能で1.つった。
不発明の目的はステップ数を減少させ、商運に大または
小なるデータを得ることができる演算装置を提供するこ
とにある。
小なるデータを得ることができる演算装置を提供するこ
とにある。
しかして本発明は第1および第2のデータの大または小
なる方を出力する演算装置であり、加酸−1機能を持つ
演算手段と、第1および第2のデータが他の第3のデー
タのいrれかを遣伏してメ算手段に入力する選択手段を
備え、まず第1および第2のデータを選択して演鼻手段
で減算し、この粕果に1芯じて弗1と第2のデータのい
ずれか一方と第3のデータを選択して演算して刀口真し
て結果を得ることを特徴と1°る。
なる方を出力する演算装置であり、加酸−1機能を持つ
演算手段と、第1および第2のデータが他の第3のデー
タのいrれかを遣伏してメ算手段に入力する選択手段を
備え、まず第1および第2のデータを選択して演鼻手段
で減算し、この粕果に1芯じて弗1と第2のデータのい
ずれか一方と第3のデータを選択して演算して刀口真し
て結果を得ることを特徴と1°る。
□
仄に不発明を図面を参照して詳細に説明する。
第3図は不発明め一芙施しリを示す。これは、第2′図
に示した梃来例のレジスタA、Bと演算器りの+mJに
データ洒択LgI命E1およびE2を設けた構成である
。データ選択回路E1およびE2は人力端1に人力Xが
、入力端2にはフラグレジスタSの圧力が与えられてい
る。■はインバータであり、データ選択回%E2にはフ
ラグレジスタSの出力が反転して与えられる。データy
M択myE1およびE2は同一構成であり、その例を第
4図に示す。
に示した梃来例のレジスタA、Bと演算器りの+mJに
データ洒択LgI命E1およびE2を設けた構成である
。データ選択回路E1およびE2は人力端1に人力Xが
、入力端2にはフラグレジスタSの圧力が与えられてい
る。■はインバータであり、データ選択回%E2にはフ
ラグレジスタSの出力が反転して与えられる。データy
M択myE1およびE2は同一構成であり、その例を第
4図に示す。
第4図において、データ選択回路はスイッチFとセレク
タGとからなる。スイッチFは11固のANDゲートで
構成され、セレクタGは2個のAN1〕ゲート、11向
のORゲートおよびインバータとから構成される。この
図から明りかなように、セレクタGは入力端2が10″
のとぎ入力データDiを選択して出刃Doとし、1″の
とぎスイッチFの出力を選択して出力υ0とする。便っ
て、入力端1が0′°で入力端2が1″であると、出刃
Doはゼロである。
タGとからなる。スイッチFは11固のANDゲートで
構成され、セレクタGは2個のAN1〕ゲート、11向
のORゲートおよびインバータとから構成される。この
図から明りかなように、セレクタGは入力端2が10″
のとぎ入力データDiを選択して出刃Doとし、1″の
とぎスイッチFの出力を選択して出力υ0とする。便っ
て、入力端1が0′°で入力端2が1″であると、出刃
Doはゼロである。
次に第3図において、レジスタA、Bに格納芒れている
2つのデータのうち、大きい方をレジスタCに格納1−
る場合を例にとり説明する。まず初めに、AとBの誤算
(A−B)を美行し、その結果のフラグをフラグレジス
タSに格ぜ】する。この命令を実行する場合は、データ
選択回動b1.E2への制御信号xを1”、フラグレジ
スタSのrδり御信号yを1”として演4姦υで減算d
1−a2を実行する。Xが1″であるので、フラグレジ
スタS出力が“0″でも°1″でも5.データ選択回路
E1はレジスタAを選択出力し、データ潮択回1111
8E2はレジスタBを選択出力し、演算器りで八−Bが
何なわれる。yが1”であるのでフラグレジスタSには
演算結果(=応じて1″′または0″がセット可能であ
り、フラグレジスタSの値はAか犬はら”0″′が、B
が犬ンよら1″となる。次に、データ選択回路の・クリ
#佃号Xを0″、フラグレジスタδの制御悟号yを0”
にして、ctlとd2の前鼻を芙汀する。このとき、フ
ラグレジスタSは前の、ス與帖果の符号を沫持しており
、データ選択回路E1゜E2はフラグレジスタSの出力
により1σ1j御されるスイッチFの出力を選択する。
2つのデータのうち、大きい方をレジスタCに格納1−
る場合を例にとり説明する。まず初めに、AとBの誤算
(A−B)を美行し、その結果のフラグをフラグレジス
タSに格ぜ】する。この命令を実行する場合は、データ
選択回動b1.E2への制御信号xを1”、フラグレジ
スタSのrδり御信号yを1”として演4姦υで減算d
1−a2を実行する。Xが1″であるので、フラグレジ
スタS出力が“0″でも°1″でも5.データ選択回路
E1はレジスタAを選択出力し、データ潮択回1111
8E2はレジスタBを選択出力し、演算器りで八−Bが
何なわれる。yが1”であるのでフラグレジスタSには
演算結果(=応じて1″′または0″がセット可能であ
り、フラグレジスタSの値はAか犬はら”0″′が、B
が犬ンよら1″となる。次に、データ選択回路の・クリ
#佃号Xを0″、フラグレジスタδの制御悟号yを0”
にして、ctlとd2の前鼻を芙汀する。このとき、フ
ラグレジスタSは前の、ス與帖果の符号を沫持しており
、データ選択回路E1゜E2はフラグレジスタSの出力
により1σ1j御されるスイッチFの出力を選択する。
従って、フラグレジスタSfJ″−”o”の場合には、
データ選択回路E1はAレジスタの内容を出力し、デー
タ選択回路E2はゼロを出力する。従って′f4.真器
りにおいてはA+Oを美行〕るので、その結果Aが大な
る方のデータとしてレジスタCに格納される。逆にフラ
グレジスタSが′1″の場合には、データ選択lPJ路
E1はゼロを出力し、データ選択ig路E2はBレジス
タの同容を出力する。従って演算器りは0+Bを実行し
、その結果Bが犬なる方のデータとしてレジスタCに格
#]される。即ら、次の2つのステップで処理できる。
データ選択回路E1はAレジスタの内容を出力し、デー
タ選択回路E2はゼロを出力する。従って′f4.真器
りにおいてはA+Oを美行〕るので、その結果Aが大な
る方のデータとしてレジスタCに格納される。逆にフラ
グレジスタSが′1″の場合には、データ選択lPJ路
E1はゼロを出力し、データ選択ig路E2はBレジス
タの同容を出力する。従って演算器りは0+Bを実行し
、その結果Bが犬なる方のデータとしてレジスタCに格
#]される。即ら、次の2つのステップで処理できる。
(1)x−”1”、y=1としての減算(2)x二“0
”、y=0としての加算本芙施例では犬なりデータを得
る場合を示しているが、第5図(=示すごとくインバー
タ■をE2(二でなく、Elf二付刀口すること(二よ
り小なるデータを得ることができる。
”、y=0としての加算本芙施例では犬なりデータを得
る場合を示しているが、第5図(=示すごとくインバー
タ■をE2(二でなく、Elf二付刀口すること(二よ
り小なるデータを得ることができる。
また、第6図(二示すごとくフラグレジスタSの出力端
に面IJ a+信号Zによりタリ御されてフラグレジス
タSの出力をそのまま出力するか、あるいは反転して出
力する機能を有する排他的−浬和回路EXORを付加す
れば、制御信号Zにより大なるデータを得ることも、小
なるデータを得ることもでu上は前述した第3のデータ
としてゼロを選んだ場合の一]であるが、第7図(二示
すようにデータ選択回路El、E2を構成すれば、セロ
に限ら丁任意のデータを第3のデータとして与えて、犬
、小いずれか所望のデータに加算した結果を得ることが
できる。
に面IJ a+信号Zによりタリ御されてフラグレジス
タSの出力をそのまま出力するか、あるいは反転して出
力する機能を有する排他的−浬和回路EXORを付加す
れば、制御信号Zにより大なるデータを得ることも、小
なるデータを得ることもでu上は前述した第3のデータ
としてゼロを選んだ場合の一]であるが、第7図(二示
すようにデータ選択回路El、E2を構成すれば、セロ
に限ら丁任意のデータを第3のデータとして与えて、犬
、小いずれか所望のデータに加算した結果を得ることが
できる。
B上述べたように、本発明によれば、条件付判可文を用
いることなく、酸鼻と加算の2つのステップだけで無条
件に犬又は小なるデータを鍔ることができる。このため
、従来に比べて処理ステップ数で2/3に、プログラム
記述ステップ数において215になり、大幅な処理の高
速化、プログラム記述用メモリの’6mの減少を達成]
゛ることができる。しかも、この発明は従来の績舅部に
若干の論理を付刀口するだけでよいので、簡@−ニして
友なる効果が得られる。符にマイクロコンピュータ等の
簡単i1演算器において本発明を適用すれば、簡単に高
進に大または小なるデータを寺ることをaJ能とするこ
とができる。
いることなく、酸鼻と加算の2つのステップだけで無条
件に犬又は小なるデータを鍔ることができる。このため
、従来に比べて処理ステップ数で2/3に、プログラム
記述ステップ数において215になり、大幅な処理の高
速化、プログラム記述用メモリの’6mの減少を達成]
゛ることができる。しかも、この発明は従来の績舅部に
若干の論理を付刀口するだけでよいので、簡@−ニして
友なる効果が得られる。符にマイクロコンピュータ等の
簡単i1演算器において本発明を適用すれば、簡単に高
進に大または小なるデータを寺ることをaJ能とするこ
とができる。
第1図は大小判定のフローチーヤード、第2図は従来例
を示す図、第3図は不発明の一実施1yljを示す図、
第4区は第3図のデータ選択回路のレリを示す図、第5
図は不発明の他の実施例を示す図、第16図は本発明の
さらに他の実施し1」を示す図、弔7図はデータ選択1
路の他の911を示す図である。 A、BおよびC・・・レジスタ、D・・・演算器、El
およびE2・・・データ選択回路。 代理人 弁理士 鈴 木 誠 第1図 第2 図 @悄7仲へ 第3図
を示す図、第3図は不発明の一実施1yljを示す図、
第4区は第3図のデータ選択回路のレリを示す図、第5
図は不発明の他の実施例を示す図、第16図は本発明の
さらに他の実施し1」を示す図、弔7図はデータ選択1
路の他の911を示す図である。 A、BおよびC・・・レジスタ、D・・・演算器、El
およびE2・・・データ選択回路。 代理人 弁理士 鈴 木 誠 第1図 第2 図 @悄7仲へ 第3図
Claims (1)
- (1) 第1および第2のデータの大または小なる方
を出力する演算装置において、加減算機能を持つ演算手
段と、上記第1および第2のデータか他の第3のデータ
のいrれかを選択して上記演算手段に入力する選択手段
を備え、まず上記第1および第2のデータを選択手段で
選択してUIL算十段に与えて減算を行1工い、該減算
結果に応じて第1と第2のデータのいrれか一方と第3
のデータを選択手段で選択して演算手段に与えて刀口昇
を行なうことを爵叡とする演算装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8931682A JPS58205253A (ja) | 1982-05-26 | 1982-05-26 | 演算装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8931682A JPS58205253A (ja) | 1982-05-26 | 1982-05-26 | 演算装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS58205253A true JPS58205253A (ja) | 1983-11-30 |
Family
ID=13967253
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8931682A Pending JPS58205253A (ja) | 1982-05-26 | 1982-05-26 | 演算装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58205253A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0181516A2 (en) * | 1984-11-14 | 1986-05-21 | International Business Machines Corporation | Data processing apparatus having efficient min and max functions |
JPS61262844A (ja) * | 1985-05-16 | 1986-11-20 | Nec Corp | 演算装置 |
JPS63175932A (ja) * | 1987-01-16 | 1988-07-20 | Hitachi Ltd | ディジタル信号処理装置 |
JP2017054692A (ja) * | 2015-09-09 | 2017-03-16 | 株式会社日立製作所 | 蓄電システム、二次電池の制御システム及び二次電池の制御方法 |
-
1982
- 1982-05-26 JP JP8931682A patent/JPS58205253A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0181516A2 (en) * | 1984-11-14 | 1986-05-21 | International Business Machines Corporation | Data processing apparatus having efficient min and max functions |
JPS61122747A (ja) * | 1984-11-14 | 1986-06-10 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | デ−タ処理装置 |
JPS61262844A (ja) * | 1985-05-16 | 1986-11-20 | Nec Corp | 演算装置 |
JPS63175932A (ja) * | 1987-01-16 | 1988-07-20 | Hitachi Ltd | ディジタル信号処理装置 |
JP2017054692A (ja) * | 2015-09-09 | 2017-03-16 | 株式会社日立製作所 | 蓄電システム、二次電池の制御システム及び二次電池の制御方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR970002391B1 (ko) | 데이타 처리장치 | |
US5862065A (en) | Method and circuit for fast generation of zero flag condition code in a microprocessor-based computer | |
CA1119731A (en) | Multibus processor for increasing execution speed using a pipeline effect | |
US4539635A (en) | Pipelined digital processor arranged for conditional operation | |
US5440702A (en) | Data processing system with condition code architecture for executing single instruction range checking and limiting operations | |
JPS6227412B2 (ja) | ||
US5506800A (en) | Self-checking complementary adder unit | |
JPS58205253A (ja) | 演算装置 | |
JPH0380324A (ja) | 中央演算処理装置 | |
CA1119307A (en) | Microcomputer having separate bit and word accumulators and separate bit and word instruction sets | |
JPS63175932A (ja) | ディジタル信号処理装置 | |
US6065034A (en) | Circuit and method employing an adder for sign extending operands | |
EP0265948A2 (en) | Data processor capable of immediately calculating branch address in relative address branch | |
JP2557629B2 (ja) | 割込方式 | |
JPS6155731A (ja) | コンデイシヨンコ−ド判定機能を備えるプロセツサ | |
JP3139011B2 (ja) | 固定小数点プロセッサ | |
JPH0271326A (ja) | 演算処理方法 | |
JPH01258129A (ja) | 算術論理演算回路 | |
JPH02148140A (ja) | 情報処理装置における条件分岐制御方式 | |
JPH06301521A (ja) | 演算処理装置及び演算処理方法 | |
JPS63219031A (ja) | 高速浮動小数点演算器 | |
JPS61296435A (ja) | マイクロプログラム制御方式 | |
JPS635433A (ja) | ブランチ制御方式 | |
JPS6028014B2 (ja) | マイクロプロセツサ | |
JPH081596B2 (ja) | マイクロプロセッサ |