JPS61262844A - 演算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は演算装置に関し、特に２つの浮動小数点形式の
オペランド間の比較演算処理方式におけるベクトルプロ
セッサ等の演算装置に関するものである。

〔従来の技術〕

従来のベクトルプロセッサ等の比較演算方式ではオペラ
ンド間の比較演算を実行することが可能な専用回路全備
えていた。

〔発明が解決しようとする問題点〕

一般に演算装置では浮動小数点データの加減算を実行す
る浮動小数点加減回路と入力オペランドと零との大小関
係を判定する正負零判定回路に最小限必要であることに
鑑み上述した従来のオペランド間の比較演算回路を専用
に備える方式ではオペランド間の桁合わせと、桁合わせ
した結果の比較が必要であり、例外を抑止した浮動小数
点減算全実行し、減算結果と零との大小関係を判定する
ことによりオペランド間の比較演算全実行する方式に比
べて金物量の増加となっている。

〔問題点を解決するための手段〕

不発明の演算装置は、命令語會デコードし良信号によっ
て演算例外を抑止しない通常の演算結果と演算例外を抑
止した演算結果とのいずれか一方を出力する浮動小数点
加減算回路と、演算結果の正負零の判定を行なう判定回
路とを備え前記命令語をデコードした信号により演算例
外を抑止した減算命令と正負零判定命令を組合わせるこ
とにより、オペランド間の比較演算全行なうようにした
構成を有している。

〔実施例〕

以下、本発明の実施例について図面全参照して詳細に説
明する。

第１図は本発明の一実施例を示す。第１図において、本
発明の一実施例は第１および第２オペランドＡｉおよび
Ｂｉ（Ｈ保持するベクトルレジスタ１００と、命令語全
デコードし比信号によって、ベクトルレジスタ１００の
第１および第２オペランドＡｉ。

Ｂｌ　から演算例外を抑止しない演算結果と、演算例外
を抑止した演算結果とのいずれか一方を出力する浮動小
数点加減算回路２００と、正負零の判定を行なう判定回
路３００とを有する。

ベクトルレジスタ１００Ｕ、８１オペランドＡｌを保持
するレジスタと、第２オペランドＢｉを保持するレジス
タと、演算結果全保持するレジスタと、これらレジスタ
に選択的に供給する選択回路とを備えている。

このベクトルレジスタ１００の第１オペランドのレジス
タと第２オペランドのレジスタは浮動小数点加減算回路
２００に接続され、出力レジスタは正負零判定回路３０
０に接続されている。浮動小数点加減算回路２００は命
令語レジスタ１１０に格納された命令語をデコーダ１２
０によりデコードされた信号により演算例外を抑止しな
い演算結果と、演算例外を抑止した演算結果とのいずれ
か一方を出力しベクトルレジスタ１００に供給スるよう
に構成されている。正負零判定回路３００はベクトルレ
ジスタ１００の結果Ｃｉ　　２正・負または零であるか
否かを判定するように構成されている。

第２図は本発明の一実施例における浮動小数点加減算回
路金示す。第２図において、本実施例の浮動小数点加減
算回路２００はベクトルレジスタ１００からの第１オペ
ランドＡｔおよびＢｉミラ持する第１オペランド保持レ
ジスタ２０１および第２オペランド保持レジスタ２０２
を有している。

この第１および第２オペランド保持レジスタ２０１およ
び２０２はそれぞれ符号Ｓ、指数部ＥＸＰおよび仮数部
Ｍｖｃより構成されている。第１および第２オペランド
保持レジスタ２０１お工び２０２の指示部ＥＸＰ［比較
器２０３、選択回路２０４および桁合わせ回路２０５に
接続され、仮数部Ｍに桁合わせ回路２０５に接続されて
いる。

比較回路２０３は両指数部ＥＸＰの大小を比較し、その
結果を選択回路２０４に供給する。選択回路２０４では
この比較結果にもとすいて大きい万を選択し、指数部減
算回路２０９に供給するように構成されている。−万、
桁合わせ回路２０５は第１および第２オペランド保持レ
ジスタ２０１゜２０２の指数部ＥＸＰおよび仮数部Ｍの
桁合わせを行ない、その出力を仮数部演算回路２０６に
供給するように構成されている。仮数部演算回路２０６
では仮数部Ｍの演算を行ない、その結果をゼロ読取りカ
ウンタ２０７およびシフタ２１０に供給するように構成
されている。選択回路２０８はモード信号にもとすいて
選択し、その信号を指数部減算回路２０９に供給する。

シフタ２１０は仮数部演算回路２０６からの仮数部ケゼ
ロ読取りカウンタ２０７にもとすきシフトせしめ、正規
化を行ない、出力格納レジスタ２１２の仮数部Ｍに供給
するように構成されている。、ま友指数部減算回路２０
９は選択回路２０４と２０８との出力を減算せしめ、そ
の出力を出力格納レジスタ２１２に供給するように構成
されている。出力格納レジスタ２１２はその出力信号Ｃ
ｉ　を送出するように構成されている。なお、例外検出
回路２１１はモード信号により演算例外であることを検
出する回路である。

第３図は本実施例における正負零判定回路を示す。第３
図において、この正負零判定回路３００はベクトルレジ
スタ１００からの出力信号Ｃ量を格納する入力レジスタ
３０１と、入力レジスタ３０１の仮数部を零と比較する
比較回路３０２と、書込アドレス＋２発生する曹込アド
レス制御回路３０３と、比較回路３０２と書込アドレス
制御回路３０３の信号を受けて、その出力信号を送出す
る出力レジスタ３０４とから構成されている。

次に本実施例の動作全説明する。

浮動小数点加減算演算器２００はベクトルレジスタ１０
０から第１オペランドＡ１　と第２オペランドＢｉ　　
（但し［＝１．２．３．　・−・−・・、　　ｎ　）　
ｆｆｉ入力し、指数部の大小関係を比較器２０３で判定
して大きい万の指数部をもったオペランドの指数部を選
択回路２０４で選択し、指数部減算回路２０９に一人力
する。

一方桁合わせ回路２０５でオペランド間の桁合わせ全行
々い仮数部演算回路２０６で仮数部の演算を行なった後
ゼロ読取りカウンタ２０７で仮数部の演算結果の先頭か
ら絖〈０の数をカウントして指数部減算回路２０９に入
力して減算すると同時にシック２１０で仮数部を左シフ
トして演算後正規化を実行する。命令語をデコードした
信号が演算例外を抑止した減算命令であれば選択回路２
０８で０を選択し指数部の減算全抑止することによりと
される金物を削減する効果がある。

アンダーフローの検出を抑止し、また例外検出回路の検
出を抑止することによりオーバフローの検出を抑止して
、減算を実行した後結果ＣＩ　をベクトルレジスタに格
納する。

然る後ＣＩヲ正負零判定回路３００Ｖｒ−人力し命令コ
ードで指定される第１表に示す比較条件で０との比較演
算を比較器３０２で行ない結果を書込みアドレス制御回
路３０３で指定される。果格納レジスタ３０４のビット
位置に格納する。

第１表 〔発明の効果〕 本発明は以上説明したように＋＝１．２．３．・・・・
・・。

ｎを連続的に処理することにより処理速度を低下させる
ことなく浮動小数点形式のオペランド間の比較演算を行
ないオペランド間の比較演算に必要

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
本発明の一実施例における浮動小数点加算回路金示すブ
ロック図、第３図は本発明の一実施例における正負零判
定回路を示すブロック図である。 １００・・・・・・ベクトルレジスタ、２００・・・・
・・浮１ノ小数点加算回路、２０１・・・・・・舅ｌオ
ペランド保持レジスタ、２０２・・・・・・第２オペラ
ンド保持レジスタ、２０３・・・・・・比較器、２０４
・・・・・・選択回路、２０５・・・・・・桁合わせ回
路、２０６・・・・・・仮数部演算回路、２０７・・・
・・・ゼロ読取りカウンタ、２０８・・・・・・選択回
路、２０９・・・・・・指数部減算回路、２１０・・・
・・・シフタ、２１１・・・・・・例外検出回路、２１
２・・・・・・出力格納レジスタ、３００・・・・・・
正負零判定回路、３０１・・・・・・入力レジスタ、３
０２・・・・・・比較回路、３０３・・・・・・書込み
アドレス制御回路、３０４・・・・・・出力レジスタ。 代理人　弁理士　　内　原　　　ｄ　　′ノθＯζへ°
７）？ＬＬン°゛スタ ｚｔｖｏ　：　５’ｌスｒ／１４．！、力ａｓ、ｆｄｌ
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Claims (1)

【特許請求の範囲】
1. 命令語をデコードした信号によって、演算例外を抑止し
   ない演算結果と、演算例外を抑止した演算結果とのいず
   れか一方を出力する浮動小数点加減算回路と、演算結果
   の正負零の判定を行なう判定回路とを備え、前記命令語
   をデコードした信号により演算例外を抑止した減算命令
   と正負零判定命令とを組合わせることにより、オペラン
   ド間の比較演算を行なうようにしたことを特徴とする演
   算装置。