JPH0850545A - 最小／最大検索命令を有するデジタル処理装置 - Google Patents
最小／最大検索命令を有するデジタル処理装置Info
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- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
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- G06F7/49905—Exception handling
- G06F7/4991—Overflow or underflow
- G06F7/49921—Saturation, i.e. clipping the result to a minimum or maximum value
Abstract
(57)【要約】
【構成】 累算器レジスタＡと、算術論理回路の現在の
演算に関する情報ビット（Ｓ、Ｃ１、Ｃ２）を記憶する
ための条件レジスタＲｃとを備える算術論理回路ＡＬＵ
を具備する計算装置は、入力として入力される２つのオ
ペランドのどちらか１つが最小または最大であるかどう
かを決定する回路と、このように決定された最小または
最大オペランドを累算器レジスタに書き込む回路（ＭＵ
Ｘ１、ＭＵＸ２）とを備える。
演算に関する情報ビット（Ｓ、Ｃ１、Ｃ２）を記憶する
ための条件レジスタＲｃとを備える算術論理回路ＡＬＵ
を具備する計算装置は、入力として入力される２つのオ
ペランドのどちらか１つが最小または最大であるかどう
かを決定する回路と、このように決定された最小または
最大オペランドを累算器レジスタに書き込む回路（ＭＵ
Ｘ１、ＭＵＸ２）とを備える。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、最大または最大の決定
専用の命令を有するデジタル処理装置に関するものであ
る。本発明は、信号処理装置に適用される。
専用の命令を有するデジタル処理装置に関するものであ
る。本発明は、信号処理装置に適用される。
【０００２】
【従来の技術】ある特定の目的のアプリケーション（例
えば、ＧＳＭデジタル電話通信）において、オペランド
のフロー内で最小または最大を決定することが必要であ
る。最小または最大のこの検索を実施するために必要な
時間は、データフローの処理に要する時間がデータフロ
ーの更新にかかる時間より短くなければならないこれら
全てのいわゆるリアルタイム処理演算に関して問題を引
き起こすことがある。
えば、ＧＳＭデジタル電話通信）において、オペランド
のフロー内で最小または最大を決定することが必要であ
る。最小または最大のこの検索を実施するために必要な
時間は、データフローの処理に要する時間がデータフロ
ーの更新にかかる時間より短くなければならないこれら
全てのいわゆるリアルタイム処理演算に関して問題を引
き起こすことがある。
【０００３】様々なレベルで専用化された公知の信号処
理装置は全て、１つまたは２つのオペランドで演算を実
行するための算術論理回路と、算術論理回路が実行した
最後の演算の結果を記憶して、次の演算のためにそのオ
ペランドを算術論理回路に与えるための少なくとも１つ
の累算器レジスタとを備える。オペランドは、一般に算
術論理回路と接続された左側レジスタ及び右側レジスタ
及び上記のような累算器レジスタを含む複数のソースか
ら与えられる。実行中の演算についての情報要素は、算
術論理回路によって与えられる。演算結果の累積器レジ
スタへの転送は、一般にオバーフローを防止し、従っ
て、演算結果が最上位ビットに移行するのを制限するこ
とによって自己振動の危険性を小さくすることが可能な
論理飽和回路を介して実施される。
理装置は全て、１つまたは２つのオペランドで演算を実
行するための算術論理回路と、算術論理回路が実行した
最後の演算の結果を記憶して、次の演算のためにそのオ
ペランドを算術論理回路に与えるための少なくとも１つ
の累算器レジスタとを備える。オペランドは、一般に算
術論理回路と接続された左側レジスタ及び右側レジスタ
及び上記のような累算器レジスタを含む複数のソースか
ら与えられる。実行中の演算についての情報要素は、算
術論理回路によって与えられる。演算結果の累積器レジ
スタへの転送は、一般にオバーフローを防止し、従っ
て、演算結果が最上位ビットに移行するのを制限するこ
とによって自己振動の危険性を小さくすることが可能な
論理飽和回路を介して実施される。
【０００４】このようなアーキテクチャでは、２つのオ
ペランド間の最小または最大の計算は、数個の標準命
令、すなわち、比較を必要とする。この比較のため、算
術論理回路は、２つのオペランド間の減算を実行し、こ
の計算中に算術論理回路によって出力された異なる情報
ビット、例えば符号ビットと異なるキャリービット等に
関して条件付き命令を実行して、最大オペランドまたは
最小オペランドを決定し、それを累算器レジスタに転送
する。考慮すべき条件の数（オペランドに使用されるデ
ジタル表示に応じる）によって、１対のオペランドにつ
き少なくとも２つまたは３つの命令サイクルが必要であ
る。データフローの最小または最大を決定するために利
用できる処理時間が極めて短いものにすぎない時、オペ
ランド１対につきこれらの２つまたは３つの命令サイク
ルは無視できるにはほど遠いものである。
ペランド間の最小または最大の計算は、数個の標準命
令、すなわち、比較を必要とする。この比較のため、算
術論理回路は、２つのオペランド間の減算を実行し、こ
の計算中に算術論理回路によって出力された異なる情報
ビット、例えば符号ビットと異なるキャリービット等に
関して条件付き命令を実行して、最大オペランドまたは
最小オペランドを決定し、それを累算器レジスタに転送
する。考慮すべき条件の数（オペランドに使用されるデ
ジタル表示に応じる）によって、１対のオペランドにつ
き少なくとも２つまたは３つの命令サイクルが必要であ
る。データフローの最小または最大を決定するために利
用できる処理時間が極めて短いものにすぎない時、オペ
ランド１対につきこれらの２つまたは３つの命令サイク
ルは無視できるにはほど遠いものである。
【０００５】
【発明が解決しようとする課題】本発明の目的は、１つ
の命令サイクルだけで１対のオペランドの最小または最
大の計算を処理することができるデジタル処理装置を提
案することにある。上記目的のために、本発明による
と、デジタル処理装置の構造は、算術論理回路によって
実行されるオペランド間の減算演算と並行して、最小オ
ペランドまたは最大オペランドの条件付きテストと累算
器レジスタへのロードとを実行するように変更される。
の命令サイクルだけで１対のオペランドの最小または最
大の計算を処理することができるデジタル処理装置を提
案することにある。上記目的のために、本発明による
と、デジタル処理装置の構造は、算術論理回路によって
実行されるオペランド間の減算演算と並行して、最小オ
ペランドまたは最大オペランドの条件付きテストと累算
器レジスタへのロードとを実行するように変更される。
【０００６】本発明の別の目的は、命令サイクルの期間
の値に過度に影響することなくデジタル処理装置の構造
を変更することにある。すなわち、１つのサイクル中だ
けで、可能な限り短い命令サイクルで２つのオペランド
間の最小または最大を算出することを可能にせんとする
ものである。本発明は、特に最大オペランドまたは最小
オペランドを決定するための条件付け回路とこの最大オ
ペランドまたは最小オペランドを累算器レジスタに転送
するための回路の使用を提案するものである。
の値に過度に影響することなくデジタル処理装置の構造
を変更することにある。すなわち、１つのサイクル中だ
けで、可能な限り短い命令サイクルで２つのオペランド
間の最小または最大を算出することを可能にせんとする
ものである。本発明は、特に最大オペランドまたは最小
オペランドを決定するための条件付け回路とこの最大オ
ペランドまたは最小オペランドを累算器レジスタに転送
するための回路の使用を提案するものである。
【０００７】
【課題を解決するための手段】本発明によると、第０位
から第（ｎ−１）位までの桁位置に割り当てられたｎビ
ットで、『２の補数』形式の２進数フォーマットで表示
されるオペランドのためのデジタル処理装置であって、
算術論理回路と、累算器レジスタとを備えるデジタル処
理装置が提案される。上記算術論理回路は、第１の入力
及び第２の入力に各々第１のオペランド及び第２のオペ
ランドを受け、減算を実行する。上記算術論理回路は、
実行中の演算に関する情報ビットを出力する。本発明に
より、デジタル処理装置はさらに、最大オペランド及び
最小オペランドを決定するための条件付け回路を備え、
その条件付け回路は、演算結果の符号ビットである桁位
置値（ｎ−１）のビットと、桁位置値（ｎ−２）のビッ
トの上記符号ビットへの桁上げのための第１のビット
と、上記符号ビットを越えて桁上げするための第２のビ
ットとを受け、このように決定したオペランドを上記累
算器レジスタに転送するための条件付き命令を出力す
る。
から第（ｎ−１）位までの桁位置に割り当てられたｎビ
ットで、『２の補数』形式の２進数フォーマットで表示
されるオペランドのためのデジタル処理装置であって、
算術論理回路と、累算器レジスタとを備えるデジタル処
理装置が提案される。上記算術論理回路は、第１の入力
及び第２の入力に各々第１のオペランド及び第２のオペ
ランドを受け、減算を実行する。上記算術論理回路は、
実行中の演算に関する情報ビットを出力する。本発明に
より、デジタル処理装置はさらに、最大オペランド及び
最小オペランドを決定するための条件付け回路を備え、
その条件付け回路は、演算結果の符号ビットである桁位
置値（ｎ−１）のビットと、桁位置値（ｎ−２）のビッ
トの上記符号ビットへの桁上げのための第１のビット
と、上記符号ビットを越えて桁上げするための第２のビ
ットとを受け、このように決定したオペランドを上記累
算器レジスタに転送するための条件付き命令を出力す
る。
【０００８】本発明の別の特徴によると、デジタル処理
装置は、決定されるオペランドが最小オペランドまたは
最大オペランドであるかによって上記算術論理回路によ
って実行される減算の方向を選択する手段を備える。条
件付け回路は、第１のマルチプレクサの対する条件付き
命令を出力する。この第１のマルチプレクサは、条件付
き命令の２進数値に従って第１のオペランドまたは第２
のオペランドのどちらかをその出力にスイッチングす
る。第２のマルチプレクサが、第１の入力で第１のマル
チプレクサの出力及び第２の入力で算術論理回路の出力
を受ける。その第２のマルチプレクサの出力は累算器レ
ジスタに接続され、制御装置の命令によって、第１のマ
ルチプレクサの出力を累算器レジスタに転送し、第１の
オペランドと第２のオペランドとの間の最小及び最大を
計算する。
装置は、決定されるオペランドが最小オペランドまたは
最大オペランドであるかによって上記算術論理回路によ
って実行される減算の方向を選択する手段を備える。条
件付け回路は、第１のマルチプレクサの対する条件付き
命令を出力する。この第１のマルチプレクサは、条件付
き命令の２進数値に従って第１のオペランドまたは第２
のオペランドのどちらかをその出力にスイッチングす
る。第２のマルチプレクサが、第１の入力で第１のマル
チプレクサの出力及び第２の入力で算術論理回路の出力
を受ける。その第２のマルチプレクサの出力は累算器レ
ジスタに接続され、制御装置の命令によって、第１のマ
ルチプレクサの出力を累算器レジスタに転送し、第１の
オペランドと第２のオペランドとの間の最小及び最大を
計算する。
【０００９】条件付け回路は、第１のキャリービット及
び第２のキャリービットを入力として受ける第１の排他
的ＯＲゲートと、第１のゲートの出力とその符号ビット
を入力として受け、条件付き命令を出力する第２の排他
的ＯＲゲートとを有する。好ましくは、デジタル処理装
置は、算術論理回路の出力に論理飽和回路を有し、第２
のマルチプレクサはその第２の入力に論理飽和回路の出
力を受ける。本発明のその他の特徴及び利点は、添付図
面を参照して行なう下記の実施例の説明から明らかにな
ろう。但し、これらの実施例は、本発明を何ら限定する
ものではない。
び第２のキャリービットを入力として受ける第１の排他
的ＯＲゲートと、第１のゲートの出力とその符号ビット
を入力として受け、条件付き命令を出力する第２の排他
的ＯＲゲートとを有する。好ましくは、デジタル処理装
置は、算術論理回路の出力に論理飽和回路を有し、第２
のマルチプレクサはその第２の入力に論理飽和回路の出
力を受ける。本発明のその他の特徴及び利点は、添付図
面を参照して行なう下記の実施例の説明から明らかにな
ろう。但し、これらの実施例は、本発明を何ら限定する
ものではない。
【００１０】
【実施例】デジタル処理装置は、演算のシーケンス動作
を確実にし、装置の他の要素の演算を管理する制御装置
ＵＣを有する。その複雑性は、装置のアーキテクチャ及
び考案された算術論理機能による。デジタル処理装置が
有する他の処理要素は、従来のように、算術論理回路Ａ
ＬＵ、累算器レジスタＡ、ソースレジスタＲ１、Ｒ２及
び飽和論理回路ＳＡＴである。
を確実にし、装置の他の要素の演算を管理する制御装置
ＵＣを有する。その複雑性は、装置のアーキテクチャ及
び考案された算術論理機能による。デジタル処理装置が
有する他の処理要素は、従来のように、算術論理回路Ａ
ＬＵ、累算器レジスタＡ、ソースレジスタＲ１、Ｒ２及
び飽和論理回路ＳＡＴである。
【００１１】算術論理回路ＡＬＵは、その複雑性に応じ
て、加減算演算、論理シフト、算術的桁送り、論理ＡＮ
Ｄ演算、論理ＯＲ演算、比較演算、インクリメント等の
様々な演算を実行することがある。それは、左側入力Ｇ
または右側入力Ｄで与えられる１つまたは２つのオペラ
ンドに作用する。これらのオペランドは、例えばソース
レジスタＲ１またはＲ２、または、累算器レジスタＡに
よって与えられる。それは、実行した演算の結果を出力
ＯＵＴに与える。この演算結果は、場合によっては累算
器レジスタＡに転送される。算術論理回路ＡＬＵは更
に、実行された演算についての情報ビットを出力する。
一般的に、これらの情報ビットは図１に点線のブロック
によって示した条件レジスタＲｃ内に記憶される。
て、加減算演算、論理シフト、算術的桁送り、論理ＡＮ
Ｄ演算、論理ＯＲ演算、比較演算、インクリメント等の
様々な演算を実行することがある。それは、左側入力Ｇ
または右側入力Ｄで与えられる１つまたは２つのオペラ
ンドに作用する。これらのオペランドは、例えばソース
レジスタＲ１またはＲ２、または、累算器レジスタＡに
よって与えられる。それは、実行した演算の結果を出力
ＯＵＴに与える。この演算結果は、場合によっては累算
器レジスタＡに転送される。算術論理回路ＡＬＵは更
に、実行された演算についての情報ビットを出力する。
一般的に、これらの情報ビットは図１に点線のブロック
によって示した条件レジスタＲｃ内に記憶される。
【００１２】算術論理回路は、その算術論理回路に実行
されるべき算術論理演算に対応する命令コードＩＮＳを
送る制御装置ＵＣによって制御されている。その制御装
置ＵＣは、また、算術論理回路が複数のフォーマット、
すなわち、符号付きオペランド、符号無しオペランド、
整数フォーマットまたは分数フォーマット、８ビットま
たは16ビット等で作動することができるように設計され
ている時、例えば現在の演算用のオペランドのフォーマ
ットを含む状態レジスタ（図示せず）によって制御され
る。
されるべき算術論理演算に対応する命令コードＩＮＳを
送る制御装置ＵＣによって制御されている。その制御装
置ＵＣは、また、算術論理回路が複数のフォーマット、
すなわち、符号付きオペランド、符号無しオペランド、
整数フォーマットまたは分数フォーマット、８ビットま
たは16ビット等で作動することができるように設計され
ている時、例えば現在の演算用のオペランドのフォーマ
ットを含む状態レジスタ（図示せず）によって制御され
る。
【００１３】論理飽和回路ＳＡＴは、算術論理回路の出
力ＯＵＴと累算器レジスタＡとの間に配置され、算術論
理回路から異なる情報ビットを受ける。これらの２つの
情報ビットは、２つの最上位キャリービットと演算結果
の符号ビットである。それらのデコートによって、オー
バーフローの場合結果を表示の上限または下限のどちら
かに飽和させることができる。従って、16ビットの符号
付き整数表示の場合、論理飽和回路ＳＡＴはその結果を
値−２15または＋２15-1に飽和させる。最も一般的なデ
ジタル処理機能は、これらの様々な回路を使用する。こ
れらの回路は、当業者にはよく知られており、従って、
より詳細に説明することはしない。
力ＯＵＴと累算器レジスタＡとの間に配置され、算術論
理回路から異なる情報ビットを受ける。これらの２つの
情報ビットは、２つの最上位キャリービットと演算結果
の符号ビットである。それらのデコートによって、オー
バーフローの場合結果を表示の上限または下限のどちら
かに飽和させることができる。従って、16ビットの符号
付き整数表示の場合、論理飽和回路ＳＡＴはその結果を
値−２15または＋２15-1に飽和させる。最も一般的なデ
ジタル処理機能は、これらの様々な回路を使用する。こ
れらの回路は、当業者にはよく知られており、従って、
より詳細に説明することはしない。
【００１４】本発明によると、デジタル処理装置は、算
術論理回路の入力として入力される２つのオペランドの
どちらが最小オペランドまたは最大オペランドであるか
（すなわち、大小）を決定する条件付け回路を有する。
そのデジタル処理装置は、このようにして決定されたオ
ペランドを累算器レジスタＡに転送する回路に、供給す
べき条件付き命令を出力する。転送回路は、第１のマル
チプレクサＭＵＸ１及び第２のマルチプレクサＭＵＸ２
を有する。
術論理回路の入力として入力される２つのオペランドの
どちらが最小オペランドまたは最大オペランドであるか
（すなわち、大小）を決定する条件付け回路を有する。
そのデジタル処理装置は、このようにして決定されたオ
ペランドを累算器レジスタＡに転送する回路に、供給す
べき条件付き命令を出力する。転送回路は、第１のマル
チプレクサＭＵＸ１及び第２のマルチプレクサＭＵＸ２
を有する。
【００１５】第１のマルチプレクサＭＵＸ１は、算術論
理回路の左側入力Ｇ及び右側入力Ｄを入力として受け
る。その出力は、第２のマルチプレクサＭＵＸ２の第１
の入力に接続され、その第２の入力は論理飽和回路ＳＡ
Ｔの出力から与えられる。第２のマルチプレクサの出力
は、累算器レジスタＡの入力に接続される。
理回路の左側入力Ｇ及び右側入力Ｄを入力として受け
る。その出力は、第２のマルチプレクサＭＵＸ２の第１
の入力に接続され、その第２の入力は論理飽和回路ＳＡ
Ｔの出力から与えられる。第２のマルチプレクサの出力
は、累算器レジスタＡの入力に接続される。
【００１６】第２のマルチプレクサＭＵＸ２は、制御装
置ＵＣ２によって制御されて、第１のマルチプレクサＭ
ＵＸ１の出力または算術論理回路の出力または場合によ
っては算術論理回路に送られた命令ＩＮＳに従って論理
飽和回路ＳＡＴの出力のどれかにスイッチングする。特
に、最小オペランドを決定するための命令ＭＩＮまたは
最大オペランドを決定するための命令ＭＡＸにより、制
御装置ＵＣは、第２のマルチプレクサＭＵＸ２に命令Ｋ
を送り、第１のマルチプレクサＭＵＸ１の出力を累算器
レジスタＡにスイッチングする。
置ＵＣ２によって制御されて、第１のマルチプレクサＭ
ＵＸ１の出力または算術論理回路の出力または場合によ
っては算術論理回路に送られた命令ＩＮＳに従って論理
飽和回路ＳＡＴの出力のどれかにスイッチングする。特
に、最小オペランドを決定するための命令ＭＩＮまたは
最大オペランドを決定するための命令ＭＡＸにより、制
御装置ＵＣは、第２のマルチプレクサＭＵＸ２に命令Ｋ
を送り、第１のマルチプレクサＭＵＸ１の出力を累算器
レジスタＡにスイッチングする。
【００１７】第１のマルチプレクサＭＵＸ１は、その一
部分が条件付け回路ＣＯＮＤによって生成された条件付
き命令Ｅによって制御される。条件付き命令の２進数値
０または１によって、マルチプレクサＭＵＸ１は左側入
力Ｇに存在するオペランドまたは右側入力Ｄに存在する
オペランドを出力にスイッチングする。
部分が条件付け回路ＣＯＮＤによって生成された条件付
き命令Ｅによって制御される。条件付き命令の２進数値
０または１によって、マルチプレクサＭＵＸ１は左側入
力Ｇに存在するオペランドまたは右側入力Ｄに存在する
オペランドを出力にスイッチングする。
【００１８】条件付け回路は、算術論理回路が２つのオ
ペランド間の減算を実行する間に、その算術論理回路か
ら与えられる情報ビットに基づいて条件付き命令Ｅを生
成する。『２の補数』形式で表された固定少数点表示で
は、これらの情報ビットは、演算結果の符号ビットＳ及
び２つの最上位キャリービットＣ１及びＣ２である。最
上位ビット（ｎ−１）が符号ビットであり且つ最下位ビ
ットがゼロ有効ビットであるｎビットの表示では、第１
のキャリービットＣ１は、桁位置値ｎ−２のビットを符
号ビットＳに桁上げするビットであり、第２のキャリー
ビットは、符号ビットＳを越えて桁上げするビットであ
る。以下の説明では、Ｃ１は、最上位ビット「−１」を
符号ビットに桁上げするキャリービットと呼ぶ。これら
の様々な情報ビットの数値例を図２に図示した。キャリ
ービットは、オーバーフローの場合結果の真の符号を決
定するために使用される。単純化すると、２つのキャリ
ービットが等しい時、オーバーフローは存在せず、真の
符号ビットは演算結果の符号ビットである。キャリービ
ットが異なる時、オーバーフローが存在し、真の符号ビ
ットは演算結果の符号のビットの反対である。
ペランド間の減算を実行する間に、その算術論理回路か
ら与えられる情報ビットに基づいて条件付き命令Ｅを生
成する。『２の補数』形式で表された固定少数点表示で
は、これらの情報ビットは、演算結果の符号ビットＳ及
び２つの最上位キャリービットＣ１及びＣ２である。最
上位ビット（ｎ−１）が符号ビットであり且つ最下位ビ
ットがゼロ有効ビットであるｎビットの表示では、第１
のキャリービットＣ１は、桁位置値ｎ−２のビットを符
号ビットＳに桁上げするビットであり、第２のキャリー
ビットは、符号ビットＳを越えて桁上げするビットであ
る。以下の説明では、Ｃ１は、最上位ビット「−１」を
符号ビットに桁上げするキャリービットと呼ぶ。これら
の様々な情報ビットの数値例を図２に図示した。キャリ
ービットは、オーバーフローの場合結果の真の符号を決
定するために使用される。単純化すると、２つのキャリ
ービットが等しい時、オーバーフローは存在せず、真の
符号ビットは演算結果の符号ビットである。キャリービ
ットが異なる時、オーバーフローが存在し、真の符号ビ
ットは演算結果の符号のビットの反対である。
【００１９】図２の例では、オペランドは、符号付きの
８ビットフォーマットで図示した。従って、符号ビット
は桁位置値７の左端のビットである。上記に定義したよ
うな最上位ビット「−１」は、符号ビットの右に桁位置
値６のビットである。算術論理回路は、左側オペランド
と右側オペランドの間の減算を実行する。このため、算
術論理回路は最初に右側オペランドの『２の補数』Ｄ’
を計算し、次に左側オペランド及び『２の補数』Ｄ’を
加算する。この加算では、最上位ビット「−１」を符号
ビットに桁上げするキャリービットＣ１は１に等しく、
演算結果の符号ビットＳは１に等しく、符号ビットを越
えた桁上げのためのキャリービットＣ２は１に等しい。
次に、条件付け回路ＣＯＮＤは、条件付き命令Ｅを生成
する。 Ｅ＝（Ｃ１ ＸＯＲ Ｃ２）ＸＯＲ Ｓ
８ビットフォーマットで図示した。従って、符号ビット
は桁位置値７の左端のビットである。上記に定義したよ
うな最上位ビット「−１」は、符号ビットの右に桁位置
値６のビットである。算術論理回路は、左側オペランド
と右側オペランドの間の減算を実行する。このため、算
術論理回路は最初に右側オペランドの『２の補数』Ｄ’
を計算し、次に左側オペランド及び『２の補数』Ｄ’を
加算する。この加算では、最上位ビット「−１」を符号
ビットに桁上げするキャリービットＣ１は１に等しく、
演算結果の符号ビットＳは１に等しく、符号ビットを越
えた桁上げのためのキャリービットＣ２は１に等しい。
次に、条件付け回路ＣＯＮＤは、条件付き命令Ｅを生成
する。 Ｅ＝（Ｃ１ ＸＯＲ Ｃ２）ＸＯＲ Ｓ
【００２０】図２の例では、条件付き命令Ｅは１に等し
く、それは、最大オペランドが右側オペランドであり、
演算結果の真の符号が負であることを意味する。その
時、マルチプレクサＭＵＸ１はこの右側オペランドをそ
の出力にスイッチングする。本発明の特徴によると、算
術論理回路によって実行される減算の意義は、決定され
るべきオペランドが最大かまたは最小かによる。
く、それは、最大オペランドが右側オペランドであり、
演算結果の真の符号が負であることを意味する。その
時、マルチプレクサＭＵＸ１はこの右側オペランドをそ
の出力にスイッチングする。本発明の特徴によると、算
術論理回路によって実行される減算の意義は、決定され
るべきオペランドが最大かまたは最小かによる。
【００２１】図２に見られる２進数論理を選択すると、
すなわち、１に等しい条件付き命令Ｅは所望のオペラン
ドが右側オペランドであることを意味することとする
と、その時、最大を検索する命令ＭＡＸは、算術論理回
路における、左側オペランドから右側オペランドの減算
（Ａ−Ｂ）、すなわち、左側オペランドと右側オペラン
ドの『２の補数』との加算に対応する。算術論理回路で
は、最小を検索する命令ＭＩＮは、右側オペランドから
左側オペランドの減算（Ｂ−Ａ）、すなわち、左側オペ
ランドの『２の補数』の右側オペランドへの加算に対応
する。このように、最大オペランドまたは最小オペラン
ドを決定するために同じ条件付き論理を有する。このよ
うにして、条件付け回路は最小化され、伝搬遅延は小さ
くなる。
すなわち、１に等しい条件付き命令Ｅは所望のオペラン
ドが右側オペランドであることを意味することとする
と、その時、最大を検索する命令ＭＡＸは、算術論理回
路における、左側オペランドから右側オペランドの減算
（Ａ−Ｂ）、すなわち、左側オペランドと右側オペラン
ドの『２の補数』との加算に対応する。算術論理回路で
は、最小を検索する命令ＭＩＮは、右側オペランドから
左側オペランドの減算（Ｂ−Ａ）、すなわち、左側オペ
ランドの『２の補数』の右側オペランドへの加算に対応
する。このように、最大オペランドまたは最小オペラン
ドを決定するために同じ条件付き論理を有する。このよ
うにして、条件付け回路は最小化され、伝搬遅延は小さ
くなる。
【００２２】実際、オペランドフローの最小または最大
の検索では、累算器レジスタＡがソースレジスタ及びデ
スティネーションレジスタの両方として使用される。累
算器レジスタＡは、第１のオペランドで初期化され、次
に、毎回、累算器レジスタＡに含まれるオペランドと、
別のソースレジスタ、１例としてはレジスタＲ１によっ
て与えられる新しいオペランドとの間で最小または最大
が決定される。従って、累算器レジスタを、図１に他の
ソースレジスタＲ１及びＲ２の側に点線で図示したもの
である。
の検索では、累算器レジスタＡがソースレジスタ及びデ
スティネーションレジスタの両方として使用される。累
算器レジスタＡは、第１のオペランドで初期化され、次
に、毎回、累算器レジスタＡに含まれるオペランドと、
別のソースレジスタ、１例としてはレジスタＲ１によっ
て与えられる新しいオペランドとの間で最小または最大
が決定される。従って、累算器レジスタを、図１に他の
ソースレジスタＲ１及びＲ２の側に点線で図示したもの
である。
【００２３】本発明による装置は、条件付き演算及び所
望のオペランドの累算器レジスタへの転送のための動作
の実行中に、算術論理回路及び飽和論理回路と並行し
て、検索動作が単一の命令サイクルで実行されるので、
特に好ましい。また、本発明の装置は、最小または最大
の検索が単一命令でコード化されているのでユーザにと
って特に単純である。また、標準的なアーキテクチャを
論理飽和回路と比較すると、命令サイクルはマルチプレ
クサの転送時間によってのみ影響される。
望のオペランドの累算器レジスタへの転送のための動作
の実行中に、算術論理回路及び飽和論理回路と並行し
て、検索動作が単一の命令サイクルで実行されるので、
特に好ましい。また、本発明の装置は、最小または最大
の検索が単一命令でコード化されているのでユーザにと
って特に単純である。また、標準的なアーキテクチャを
論理飽和回路と比較すると、命令サイクルはマルチプレ
クサの転送時間によってのみ影響される。
【００２４】実際、本発明の装置を備えないクリティカ
ルパスは、下記の式によって表される。 ｔ1critical ＝ｔALU ＋ｔSAT 本発明の装置を備えるクリティカルパスは下記の式によ
って表される。 ｔ2critical ＝ｔALU ＋ｔCOND＋ｔMUX1＋ｔMUX2
ルパスは、下記の式によって表される。 ｔ1critical ＝ｔALU ＋ｔSAT 本発明の装置を備えるクリティカルパスは下記の式によ
って表される。 ｔ2critical ＝ｔALU ＋ｔCOND＋ｔMUX1＋ｔMUX2
【００２５】飽和回路ＳＡＴへの経路は、オーバーフロ
ーテスト（符号ビット及び最上位ビットの桁上げのため
の２つのビットのデコード、及び条件付け回路ＣＯＮＤ
で行なうものと同じ型のテスト）及び算術論理回路の結
果または飽和値（フォーマットの最大または最小値）の
出力への転送からなる。従って、ｔSAT はｔCOND＋ｔ
MUX1に類似している。
ーテスト（符号ビット及び最上位ビットの桁上げのため
の２つのビットのデコード、及び条件付け回路ＣＯＮＤ
で行なうものと同じ型のテスト）及び算術論理回路の結
果または飽和値（フォーマットの最大または最小値）の
出力への転送からなる。従って、ｔSAT はｔCOND＋ｔ
MUX1に類似している。
【００２６】従って、命令サイクル時間は、第２のマル
チプレクサでの転送時間だけ増加するが、その増加はＣ
ＭＯＳ技術では約３％である。回路の表面積をみるなら
ば、本発明のアーキテクチャは標準的なアーキテクチャ
と比較すると約２％の増加を伴うだけである。これらの
最小または最大値の検索を使用するアプリケーションで
は、これらの検索を実行するために必要な命令サイクル
数の利得と比較するとその増加は無視できるものであ
り、コストに関する影響もほとんどない。
チプレクサでの転送時間だけ増加するが、その増加はＣ
ＭＯＳ技術では約３％である。回路の表面積をみるなら
ば、本発明のアーキテクチャは標準的なアーキテクチャ
と比較すると約２％の増加を伴うだけである。これらの
最小または最大値の検索を使用するアプリケーションで
は、これらの検索を実行するために必要な命令サイクル
数の利得と比較するとその増加は無視できるものであ
り、コストに関する影響もほとんどない。
【００２７】本発明の装置の細かい修正は本発明の範囲
内に含まれる。特に、デジタル装置は論理飽和回路を備
えないことができ、その時第２のマルチプレクサはその
第２の入力に算術論理回路の出力を受ける。デジタル処
理装置は、また算術論理回路の出力に丸め回路を備える
ことをがある。また、本発明のデジタル処理装置は、条
件付け回路に適用できる可能性のある異なる型の符号付
き２進数表示または符号なし２進数表示にも適用でき
る。
内に含まれる。特に、デジタル装置は論理飽和回路を備
えないことができ、その時第２のマルチプレクサはその
第２の入力に算術論理回路の出力を受ける。デジタル処
理装置は、また算術論理回路の出力に丸め回路を備える
ことをがある。また、本発明のデジタル処理装置は、条
件付け回路に適用できる可能性のある異なる型の符号付
き２進数表示または符号なし２進数表示にも適用でき
る。
【図１】 本発明によるデジタル処理装置を図示したも
のである。
のである。
【図２】 本発明による条件付き命令の生成のデジタル
数値例を示したものである。
数値例を示したものである。
ＡＬＵ 算術論理回路 ＵＣ 制御装置 Ａ 累算器レジスタ Ｒ１、Ｒ２ ソースレジスタ ＳＡＴ 飽和論理回路 Ｒｃ 条件レジスタ ＣＯＮＤ 条件付け回路 ＭＵＸ１、ＭＵＸ２ マルチプレクサ Ｇ 左側入力 Ｄ 右側入力 ＯＵＴ 出力 Ｓ 符号ビット Ｃ１、Ｃ２ キャリービット ＩＮＳ 命令コード Ｅ 条件付き命令
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０６Ｆ 9/305
Claims (5)
- 【請求項１】 第０位から第（ｎ−１）位までの桁位置
に割り当てられたｎビットで、『２の補数』形式の２進
数フォーマットで表示されるオペランドのためのデジタ
ル処理装置であって、算術論理回路と、累算器レジスタ
とを備え、上記算術論理回路は、減算を実行するために
第１の入力及び第２の入力に各々第１のオペランド及び
第２のオペランドを受け、実行中の演算に関する情報ビ
ットを出力し、デジタル処理装置はさらに、最大オペラ
ンド及び最小オペランドを決定するための条件付け回路
を備え、その条件付け回路は、演算結果の符号ビットで
ある桁位置値（ｎ−１）のビットと、桁位置値（ｎ−
２）のビットの上記符号ビットへの桁上げのための第１
のビットと、上記符号ビットを越えて桁上げするための
第２のビットとを受け、このように決定したオペランド
を上記累算器レジスタに転送するための条件付き命令
（Ｅ）を出力することを特徴とする装置。 - 【請求項２】 決定されるオペランドが最小オペランド
または最大オペランドであるかによって上記算術論理回
路によって実行される減算の方向を選択する手段を備え
る請求項１に記載のデジタル処理装置。 - 【請求項３】 上記デジタル処理装置は、制御装置を備
え、上記算術論理回路は、上記累算器レジスタに、２つ
の入力オペランドについての減算の結果を出力し、転送
回路が、第１のマルチプレクサ及び第２のマルチプレク
サを有し、上記条件付き命令（Ｅ）は上記第１のマルチ
プレクサに入力され、当該第１のマルチプレクサは、上
記条件付き命令の２進数値に従ってその出力に第１のオ
ペランドまたは第２のオペランドのどちらかをスイッチ
ングし、上記第２のマルチプレクサは、第１の入力に上
記第１のマルチプレクサの出力を、第２の入力に上記算
術論理回路の出力を受け、上記累算器レジスタに接続さ
れた出力を有し、上記制御装置の命令によって上記第１
のマルチプレクサの出力を上記累算器レジスタに転送
し、第１のオペランド及び第２のオペランドの間の最小
または最大を計算することを特徴とする請求項１または
２に記載のデジタル処理装置。 - 【請求項４】 上記条件付け回路は、入力として上記第
１のキャリービット及び第２のキャリービットを受ける
第１の排他的ＯＲゲートと、入力として第１の排他的Ｏ
Ｒゲートの出力及び上記符号ビットを受け、出力に条件
付き命令を出力する第２の排他的ＯＲゲートとを有する
ことを特徴とする請求項１または２に記載のデジタル処
理装置。 - 【請求項５】 上記算術論理回路の出力に論理飽和回路
を備えるデジタル処理装置であって、上記第２のマルチ
プレクサは第２の入力に上記論理飽和回路の出力を受け
ることを特徴とする請求項３または４に記載のデジタル
処理装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9404656 | 1994-04-19 | ||
| FR9404656A FR2718864B1 (fr) | 1994-04-19 | 1994-04-19 | Dispositif de traitement numérique avec instructions de recherche du minimum et du maximum. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0850545A true JPH0850545A (ja) | 1996-02-20 |
| JP2596909B2 JP2596909B2 (ja) | 1997-04-02 |
Family
ID=9462252
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7117924A Expired - Fee Related JP2596909B2 (ja) | 1994-04-19 | 1995-04-19 | 最小／最大検索命令を有するデジタル処理装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5715186A (ja) |
| EP (1) | EP0678808B1 (ja) |
| JP (1) | JP2596909B2 (ja) |
| DE (1) | DE69519448T2 (ja) |
| FR (1) | FR2718864B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8804305B2 (en) | 2010-12-08 | 2014-08-12 | Samsung Electro-Mechanics Co., Ltd. | Multilayer ceramic condenser and method for manufacturing the same |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5882993A (en) | 1996-08-19 | 1999-03-16 | Advanced Micro Devices, Inc. | Integrated circuit with differing gate oxide thickness and process for making same |
| KR100236533B1 (ko) * | 1997-01-16 | 2000-01-15 | 윤종용 | 배럴 쉬프터와 산술논리 연산기가 연결되어 있는 디지탈 신호 처리기 및 그 오버플로 검출방법 |
| US6029244A (en) | 1997-10-10 | 2000-02-22 | Advanced Micro Devices, Inc. | Microprocessor including an efficient implementation of extreme value instructions |
| WO1999019791A1 (en) * | 1997-10-10 | 1999-04-22 | Advanced Micro Devices, Inc. | Microprocessor comprising instructions to determine extreme values |
| US6298367B1 (en) | 1998-04-06 | 2001-10-02 | Advanced Micro Devices, Inc. | Floating point addition pipeline including extreme value, comparison and accumulate functions |
| US5894426A (en) * | 1997-10-28 | 1999-04-13 | Winbond Electronics Corporation | Maximum/minimum value determination apparatus |
| GB2342730B (en) * | 1998-06-19 | 2003-02-19 | Lsi Logic Corp | Digital processing |
| US7471643B2 (en) * | 2002-07-01 | 2008-12-30 | Panasonic Corporation | Loosely-biased heterogeneous reconfigurable arrays |
| US7461234B2 (en) * | 2002-07-01 | 2008-12-02 | Panasonic Corporation | Loosely-biased heterogeneous reconfigurable arrays |
| US7461118B2 (en) * | 2003-04-09 | 2008-12-02 | Infineon Technologies Ag | Arithmetic logic unit with merged circuitry for comparison, minimum/maximum selection and saturation for signed and unsigned numbers |
| US7434034B2 (en) * | 2004-09-13 | 2008-10-07 | Ati Technologies Inc. | SIMD processor executing min/max instructions |
| WO2011067896A1 (en) * | 2009-12-02 | 2011-06-09 | Mush-A Co., Ltd. | Data processing apparatus, data processing system, packet, recording medium, storage device, and data processing method |
| CN103092812A (zh) * | 2011-11-04 | 2013-05-08 | Nxp股份有限公司 | 分类电路和方法 |
| US10379854B2 (en) * | 2016-12-22 | 2019-08-13 | Intel Corporation | Processor instructions for determining two minimum and two maximum values |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61122747A (ja) * | 1984-11-14 | 1986-06-10 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | デ−タ処理装置 |
| JP2844591B2 (ja) * | 1987-01-16 | 1999-01-06 | 株式会社日立製作所 | ディジタル信号処理装置 |
| IT1210765B (it) * | 1987-05-27 | 1989-09-20 | Cselt Centro Studi Lab Telecom | Unita logico aritmetica in tecnologia c mos |
-
1994
- 1994-04-19 FR FR9404656A patent/FR2718864B1/fr not_active Expired - Fee Related
-
1995
- 1995-04-17 US US08/424,870 patent/US5715186A/en not_active Expired - Lifetime
- 1995-04-18 DE DE69519448T patent/DE69519448T2/de not_active Expired - Fee Related
- 1995-04-18 EP EP95400866A patent/EP0678808B1/fr not_active Expired - Lifetime
- 1995-04-19 JP JP7117924A patent/JP2596909B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8804305B2 (en) | 2010-12-08 | 2014-08-12 | Samsung Electro-Mechanics Co., Ltd. | Multilayer ceramic condenser and method for manufacturing the same |
| US9679697B2 (en) | 2010-12-08 | 2017-06-13 | Samsung Electro-Mechanics Co., Ltd. | Method for manufacturing multilayer ceramic condenser |
Also Published As
| Publication number | Publication date |
|---|---|
| US5715186A (en) | 1998-02-03 |
| DE69519448D1 (de) | 2000-12-28 |
| FR2718864B1 (fr) | 1996-05-15 |
| FR2718864A1 (fr) | 1995-10-20 |
| DE69519448T2 (de) | 2001-03-22 |
| EP0678808A1 (fr) | 1995-10-25 |
| JP2596909B2 (ja) | 1997-04-02 |
| EP0678808B1 (fr) | 2000-11-22 |
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Legal Events
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|---|---|---|---|
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