KR200326695Y1 - 디지털 프로세서 - Google Patents
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Abstract
본 고안은 디지털 프로세서에 관한 것으로 초기값을 갖는 누산기와; 제 1 입력단을 통해 지정된 메모리 영역으로부터 제 1 오퍼랜드를 입력받고 제 2 입력단을 통해 누산기로부터 제 2 오퍼랜드를 입력받아 이를 감산한 후, 감산 결과의 최상위 비트인 사인 비트와, 제 1 및 제 2 오퍼랜드의 n-2비트값을 감산함으로써 발생되는 제 1 캐리 비트와, 제 1 및 제 2 오퍼랜드의 n-1비트값을 감산함으로써 발생되는 제 2 캐리 비트로 구성되는 정보 비트를 발생하는 연산논리 처리장치와; 선택될 오퍼랜드가 최대값인지 최소값인지에 따라 연산논리 처리장치에서 감산이 행해질 때 오퍼랜드의 순서를 결정하는 제어 회로와; 연산논리 처리장치의 출력단과 연결되는 논리포화 회로와; 제 1 및 제 2 캐리 비트를 배타적 오어 연산하는 제 1 배타적 오어 게이트와, 사인 비트와 제 1 배타적 오어 게이트의 출력값을 입배타적 오어 연산하는 제 2 배타적 오어 게이트로 구성되어, 정보 비트에 따라 제 1 및 제 2 오퍼랜드 중 하나를 선택하고 상태 신호를 발생하는 상태 회로와; 상태 신호에 대응하여 제 1 및 제 2 오퍼랜드 중 하나를 선택 출력하는 제 1 멀티플렉서와; 제 1 입력단은 제 1 멀티플렉서의 출력단과 연결되고, 제 2 입력단은 논리포화 회로와 연결되어 연산논리 처리장치의 연산 결과를 전송받으며, 출력단은 누산기와 연결되어 연산논리 처리장치가 제 1 및 제 2 오퍼랜드 중 최대값 또는 최소값을 결정할 때, 제 1 멀티플렉서의 출력을 누산기로 전송하는 제 2 멀티플렉서와; 지정된 메모리 영역의 크기를 초기값으로 갖고 제 1 및 제 2 오퍼랜드 중 하나가 최대값 또는 최소값으로 선택될 때마다 다운 카운팅하는 카운터와; 상태 신호를 반전 출력하는 인버터와; 인버터의 출력값이 1일 때 카운터의 값을 저장하는 인덱스를 포함하여 이루어져서, 최대값 또는 최소값을 찾아내고 그 최대값 또는 최소값이 저장된 메모리 번지를 알아낼 수 있도록 한다.
Description
본 고안은 디지털 프로세서에 관한 것으로, 특히 지정된 메모리 영역 내에서 최대값 또는 최소값을 찾는 명령어를 갖는 디지털 프로세서에 관한 것이다.
도 1은 종래 기술에 따른 디지털 프로세서의 블록도이다. 도 1을 참조하면, 종래의 디지털 프로세서는 제어장치(CU)를 갖는다. 이 제어장치(CU)는 연산의 순서를 제어하고 디지털 프로세서의 다른 구성요소의 연산을 관리한다. 일반적으로 디지털 프로세서가 갖는 다른 구성요소는 연산논리 처리장치(ALU), 누산기(ACC), 소스 레지스터(R1, R2), 논리포화 회로(SAT)이다.
연산논리 처리장치(ALU)는 제어장치(CU)의 제어를 받고, 입력단자 G와 D를 통해 소스 레지스터(R1, R2) 및 누산기(ACC)로부터 두 개의 오퍼랜드를 입력받아 연산을 수행한 후 그 결과를 누산기(ACC)로 출력한다. 또한 연산논리 처리장치(ALU)는 수행된 연산에 대한 정보 비트를 출력한다. 일반적으로 정보 비트는 상태 레지스터(Rc)에 저장된다.
논리포화 회로(SAT)는 연산논리 처리장치(ALU)의 출력단과 누산기(ACC) 사이에 연결되어 연산논리 처리장치(ALU)로부터 출력되는 정보 비트를 제공받는다. 이 정보 비트는 두 개의 최상위 캐리 비트와 연산 결과에 대한 사인 비트이다.
디지털 프로세서는 또한 상태 회로(COND)를 포함한다. 이 상태 회로(COND)는 연산논리 처리장치(ALU)의 입력단자(G, D)로 입력되는 두 개의 오퍼랜드 중 가장 크거나 가장 작은 오퍼랜드가 어느 것인지를 결정한다. 또한 가장 크거나 가장 작은 오퍼랜드를 누산기로 전송하는 회로로 상태 신호를 출력한다.
전송 회로는 제 1 멀티플렉서(MUX1)와 제 2 멀티플렉서(MUX2)를 포함한다. 제 1 멀티플렉서(MUX1)는 입력단으로 연산논리 처리장치(ALU)의 입력 G와 D를 제공받고 출력단은 제 2 멀티플렉서(MUX2)의 제 1 입력단과 연결된다. 제 2 멀티플렉서(MUX2)의 제 2 입력단은 논리포화 회로(SAT)의 출력단과 연결된다. 제 2 멀티플렉서(MUX2)의 출력단은 누산기(ACC)의 입력단과 연결된다.
제 2 멀티플렉서(MUX2)는 제어 회로(CU)의 제어를 받아 제 1 멀티플렉서(MUX1)의 출력값 또는 연산논리 처리장치(ALU)의 출력값을 선택적으로 출력한다. 특히, 제어 장치(CU)로부터 연산논리 처리장치(ALU)로 출력되는 명령어(INS)가 가장 큰 오퍼랜드를 찾는 명령어 MAX이거나 가장 작은 오퍼랜드를 찾기 위한 명령어 MIN일 경우, 제어 장치(CU)는 신호 K를 제 2 멀티플렉서(MUX2)로 출력하여 제 1 멀티플렉서(MUX1)의 출력값이 누산기(ACC)로 전송되도록 한다.
제 1 멀티플렉서(MUX1)는 상태 회로(COND)로부터 출력되는 상태 신호(E)에 의해 제어된다. 이진수 0 또는 1의 값을 갖는 상태 신호(E)에 따라 제 1 멀티플렉서(MUX1)는 G단자에 나타난 오퍼랜드나 D단자에 나타난 오퍼랜드 중 하나를 출력한다.
상태 회로(COND)는 연산논리 처리장치(ALU)가 두 개의 오퍼랜드에 대해 감산을 수행하는 동안 발생시킨 정보 비트를 바탕으로 하여 상태 신호(E)를 발생한다.
정보 비트는 감산 결과의 사인 비트(S)와 두 개의 최상위 캐리 비트(C1, C2)이다. 두 개의 n비트 오퍼랜드에 대해 감산을 수행할 경우, 감산 결과의 최상위 비트 (n-1)이 사인 비트(S)이고, 제 1 캐리 비트(C1)은 두 오퍼랜드의 n-2비트 데이터를 가산함으로써 발생되는 캐리 비트이며, 제 2 캐리 비트(C2)는 두 오퍼랜드의 n-1비트 데이터를 가산함으로써 발생되는 캐리 비트이다. 캐리 비트 C1과 C2는 오버플로우의 경우 연산 결과값에 대한 트루 사인(TRUE SIGN)을 결정하는데 사용된다. 만약, 두 개의 캐리 비트가 동일하다면, 오버플로우(OVERFLOW)가 없고 트루 사인 비트는 연산 결과값의 사인 비트가 되고, 캐리 비트가 다르다면, 오버플로우가 있고 연산 결과값의 사인 비트를 반전시킨 것이 트루 사인 비트가 된다.
상술한 종래의 디지털 프로세서는 미국 특허 번호 5,715,186에 이미 공지되어 있으므로 더 상세한 설명은 생략하기로 한다.
상기와 같은 종래의 디지털 프로세서는 두 개의 오퍼랜드를 비교하여 최대값 또는 최소값을 찾을 뿐 그 최대값 또는 최소값이 저장된 레지스터 번호를 알아내지는 못한다.
따라서 본 고안의 목적은 상술한 문제점을 해결하고자, 지정된 메모리 영역의 크기를 다운 카운팅하는 카운터와 상태 신호가 0일 때 카운터의 값을 로딩하여 저장하는 인덱스를 이용하여 최대값 또는 최소값이 저장된 메모리 번지를 알아 낼 수 있는 디지털 프로세서를 제공함에 있다.
상기 목적을 달성하기 위한 본 고안의 디지털 프로세서는 초기값을 갖는 누산기와;
제 1 입력단을 통해 지정된 메모리 영역으로부터 제 1 오퍼랜드를 입력받고 제 2 입력단을 통해 누산기로부터 제 2 오퍼랜드를 입력받아 이를 감산한 후, 감산 결과의 최상위 비트인 사인 비트와, 제 1 및 제 2 오퍼랜드의 n-2비트값을 감산함으로써 발생되는 제 1 캐리 비트와, 제 1 및 제 2 오퍼랜드의 n-1비트값을 감산함으로써 발생되는 제 2 캐리 비트로 구성되는 정보 비트를 발생하는 연산논리 처리장치와;
선택될 오퍼랜드가 최대값인지 최소값인지에 따라 연산논리 처리장치에서 감산이 행해질 때 오퍼랜드의 순서를 결정하는 제어 회로와;
연산논리 처리장치의 출력단과 연결되는 논리포화 회로와;
제 1 및 제 2 캐리 비트를 배타적 오어 연산하는 제 1 배타적 오어 게이트와, 사인 비트와 제 1 배타적 오어 게이트의 출력값을 입배타적 오어 연산하는 제 2 배타적 오어 게이트로 구성되어, 정보 비트에 따라 제 1 및 제 2 오퍼랜드 중 하나를 선택하고 상태 신호를 발생하는 상태 회로와;
상태 신호에 대응하여 제 1 및 제 2 오퍼랜드 중 하나를 선택 출력하는 제 1 멀티플렉서와;
제 1 입력단은 제 1 멀티플렉서의 출력단과 연결되고, 제 2 입력단은 논리포화 회로와 연결되어 연산논리 처리장치의 연산 결과를 전송받으며, 출력단은 누산기와 연결되어 연산논리 처리장치가 제 1 및 제 2 오퍼랜드 중 최대값 또는 최소값을 결정할 때, 제 1 멀티플렉서의 출력을 누산기로 전송하는 제 2 멀티플렉서와;
지정된 메모리 영역의 크기를 초기값으로 갖고 제 1 및 제 2 오퍼랜드 중 하나가 최대값 또는 최소값으로 선택될 때마다 다운 카운팅하는 카운터와;
상태 신호를 반전 출력하는 인버터와;
인버터의 출력값이 1일 때 카운터의 값을 저장하는 인덱스를 포함하여 이루어진다.
도1은 종래 기술에 따른 디지털 프로세서의 블록도이다.
도2는 본 고안의 바람직한 실시예에 따른 디지털 프로세서의 블록도이다.
도3은 숫자를 예시하여 본 고안에 따른 상태의 준비를 설명하기 위한 것이다.
첨부된 도면을 참조하여 본 고안에 따른 디지털 프로세서의 구성 및 동작을 상세히 설명하면 다음과 같다.
도 2는 본 고안의 바람직한 실시예에 따른 디지털 프로세서의 블록도이다.
먼저 제어 장치(CU)는 수행될 연산에 해당하는 명령어(INS)를 연산논리 처리장치(ALU)로 출력한다.
연산논리 처리장치(ALU)는 제어 장치(CU)의 제어를 받고, 제 1 입력단(X)을 통해 사용자가 지정한 메모리 영역으로부터 순차적으로 제 1 오퍼랜드(A)를 입력받는다. 또한 제 2 입력단(Y)을 통해 누산기(ACC)로부터 제 2 오퍼랜드(B)를 입력받는다. 누산기(ACC)의 초기값은 사용자에 의해 미리 정해진다.
제어 장치(CU)로부터 출력되는 명령어(INS)가 최대값을 찾기 위한 MAX일 경우, 연산논리 처리장치(ALU)는 제 1 오퍼랜드(A)로부터 제 2 오퍼랜드(B)를 감산(A-B)한다. 다시말해, 제 1 오퍼랜드와 제 2 오퍼랜드의 2의 보수를 가산한다. 최소값을 찾기 위한 명령어 MIN이 출력될 경우, 제 2 오퍼랜드(B)로부터 제 1 오퍼랜드(A)를 감산(B-A)한다. 감산 결과는 논리포화 회로(SAT)를 통해 누산기(ACC)로 출력된다.
연산논리 처리장치(ALU)는 또한 수행된 연산에 대한 정보 비트를 발생한다. 이 정보 비트는 두 개의 최상위 캐리 비트(C1, C2)와 연산 결과에 대한 사인 비트(S)이며, 일반적으로 상태 레지스터(Rc)에 저장된다.
최상위 비트 n-1이 사인 비트(S)이고 0비트가 최하위 비트인 n비트 데이터에 대해, 제 1 캐리 비트(C1)는 n-2의 위치값을 갖는 비트를 사인 비트(S)로 캐리하기 위한 비트이고, 제 2 캐리 비트(C2)는 사인 비트(S)를 넘어서 캐리하기 위한 비트이다. 캐리 비트 C1과 C2는 오버플로우의 경우 연산 결과치에 대한 트루 사인을 결정하는데 사용된다. 간단한 방법으로, 만약 두 개의 캐리 비트가 동일하다면, 오버플로우가 없고 트루 사인 비트는 연산 결과값의 사인 비트가 되고, 캐리 비트가 다르다면, 오버플로우가 있고 연산 결과값의 사인 비트를 반전시킨 것이 트루 사인 비트가 된다.
논리포화 회로(SAT)는 연산논리 처리장치(ALU)의 출력단과 누산기(ACC) 사이에 연결되어 연산논리 처리장치(ALU)로부터 출력되는 정보 비트를 제공받는다.
상태 회로(COND)는 연산논리 처리장치(ALU)의 제 1 입력단자(X)에 나타나는 제 1 오퍼랜드(A)와 제 2 입력단자(Y)에 나타나는 제 2 오퍼랜드(B) 중 최대값 또는 최소값을 결정한다. 또한 상태 회로(COND)는 연산논리 처리장치(ALU)가 두 개의 오퍼랜드에 대해 감산을 수행하는 동안 발생시킨 정보 비트를 바탕으로 하여 상태 신호(E)를 발생한다.
도 3은 숫자를 예시하여 본 발명에 따른 상태를 준비하는 것을 설명하기 위한 것이다. 도 3을 참조하면, 제 1 및 제 2 오퍼랜드가 각각 4비트의 2진 데이터 '1100'과 '1010'이고 명령어 MAX가 연산논리 처리장치(ALU)로 입력된다. 그러면 연산논리 처리장치(ALU)는 제 1 오퍼랜드 '1100'와 제 2 오퍼랜드 '1010'의 감산 즉, '1100'과 '1010'의 2의 보수 '0110'의 가산 연산을 수행하여, 가산 결과치 '0010'을 발생한다. 이때 결과치 '0010'의 최상위 비트 데이터 '0'이 사인 비트(S) 데이터가 되고, 제 1 캐리 비트(C1) 데이터는 '1', 제 2 캐리 비트(C2) 데이터는 '1'이 된다.
두 개의 배타적 오어 게이트로 구성되는 상태 회로(COND)는 제 1 및 제 2 캐리 비트(C1, C2)와 사인 비트(S)를 바탕으로 '1'의 값을 갖는 상태 신호(E)를 출력한다.
제 1 멀티플렉서(MUX1)는 상태 회로(COND)로부터 출력되는 상태 신호(E)에 의해 제어된다. 이진수 0 또는 1의 값을 갖는 상태 신호(E)에 따라 제 1 멀티플렉서(MUX1)는 연산논리 처리장치(ALU)의 제 1 오퍼랜드나 제 2 오퍼랜드 중 하나를 선택 출력한다.
제 2 멀티플렉서(MUX2)는 제 1 멀티플렉서(MUX1)의 출력단과 연결된 제 1 입력단과 논리포화 회로(SAT)와 연결된 제 2 입력단을 갖고, 제어 장치(CU)로부터 출력되는 제어 신호(K)에 의해 제어되어, 제 1 멀티플렉서(MUX1)의 출력값 또는 연산논리 처리장치(ALU)의 출력값을 선택적으로 출력한다. 특히, 제어 장치(CU)로부터 출력되는 명령어(INS)가 MAX 또는 MIN일 때, 제어 신호(K)가 제 2 멀티플렉서(MUX2)로 출력되고 이 때 제 2 멀티플렉서(MUX2)는 제 1 멀티플렉서(MUX1)의 출력값을 누산기(ACC)로 전송한다.
카운터(RPTC)는 사용자에 의해 지정된 메모리 영역의 크기를 초기값으로 입력받고, 제 1 및 제 2 오퍼랜드 중 하나가 최대값 또는 최소값으로 선택될 때마다 다운 카운팅한다. 지정된 메모리 영역이 순차적으로 리드되어 연산논리 처리장치(ALU)의 연산 동작이 완료되면 카운터의 값은 '0'이 된다.
인버터(INV)는 상태 회로(COND)의 출력단과 연결되어 상태 신호(E)를 반전 출력한다.
인덱스(IDX)는 인버터(INV)의 출력단과 카운터(RPTC) 사이에 연결되고, 인버터(INV)의 출력이 1일 때 카운터(RPTC)의 값을 저장한다.
연산 동작이 완료된 후 최종적으로 누산기(ACC)에 저장된 값이 찾고자 하는 최대값 또는 최소값이 된다. 그리고 그 최대값 또는 최소값이 저장된 메모리 번지는 인덱스(IDX)에 저장된 카운터(RPTC)의 값을 이용하여 찾을 수 있다. 즉, 최대값 또는 최소값을 갖는 메모리의 번지 = 카운터의 초기값 + 초기 메모리번지 - 인덱스의 최종값
상술한 바와 같이 본 고안의 디지털 프로세서는 지정된 메모리 영역 내에서 최대값 또는 최소값을 찾아낼 수 있을 뿐만 아니라, 지정된 메모리 영역의 크기를 다운 카운팅하는 카운터와 상태 신호가 '0'일 때 카운터의 값을 저장하는 인덱스를 구비함으로써, 최대값 또는 최소값이 저장된 메모리 번지도 알아 낼 수 있다.
Claims (1)
- 지정된 메모리 영역 내에서 n비트의 최대값 또는 최소값을 선택하기 위한 디지털 프로세서에 있어서,초기값을 갖는 누산기와;제 1 입력단을 통해 지정된 메모리 영역으로부터 제 1 오퍼랜드를 입력받고 제 2 입력단을 통해 상기 누산기로부터 제 2 오퍼랜드를 입력받아 이를 감산한 후, 상기 감산 결과의 최상위 비트인 사인 비트와, 상기 제 1 및 제 2 오퍼랜드의 n-2비트값을 감산함으로써 발생되는 제 1 캐리 비트와, 상기 제 1 및 제 2 오퍼랜드의 n-1비트값을 감산함으로써 발생되는 제 2 캐리 비트로 구성되는 정보 비트를 발생하는 연산논리 처리장치와;선택될 오퍼랜드가 최대값인지 최소값인지에 따라 상기 연산논리 처리장치에서 감산이 행해질 때 오퍼랜드의 순서를 결정하는 제어 회로와;상기 연산논리 처리장치의 출력단과 연결되는 논리포화 회로와;상기 제 1 및 제 2 캐리 비트를 배타적 오어 연산하는 제 1 배타적 오어 게이트와, 상기 사인 비트와 상기 제 1 배타적 오어 게이트의 출력값을 배타적 오어 연산하는 제 2 배타적 오어 게이트로 구성되어, 상기 정보 비트에 따라 상기 제 1 및 제 2 오퍼랜드 중 하나를 선택하고 상태 신호를 발생하는 상태 회로와;상기 상태 신호에 대응하여 상기 제 1 및 제 2 오퍼랜드 중 하나를 선택 출력하는 제 1 멀티플렉서와;제 1 입력단은 상기 제 1 멀티플렉서의 출력단과 연결되고, 제 2 입력단은 상기 논리포화 회로와 연결되어 상기 연산논리 처리장치의 연산 결과를 전송받으며, 출력단은 상기 누산기와 연결되어 상기 연산논리 처리장치가 상기 제 1 및 제 2 오퍼랜드 중 최대값 또는 최소값을 결정할 때, 상기 제 1 멀티플렉서의 출력을 상기 누산기로 전송하는 제 2 멀티플렉서와;상기 지정된 메모리 영역의 크기를 초기값으로 갖고 상기 제 1 및 제 2 오퍼랜드 중 하나가 최대값 또는 최소값으로 선택될 때마다 다운 카운팅하는 카운터와;상기 상태 신호를 반전 출력하는 인버터와;상기 인버터의 출력이 1일 때 상기 카운터의 값을 저장하는 인덱스로 구성되는 디지털 프로세서.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019980027168U KR200326695Y1 (ko) | 1998-12-29 | 1998-12-29 | 디지털 프로세서 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019980027168U KR200326695Y1 (ko) | 1998-12-29 | 1998-12-29 | 디지털 프로세서 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000013901U KR20000013901U (ko) | 2000-07-15 |
| KR200326695Y1 true KR200326695Y1 (ko) | 2003-11-15 |
Family
ID=49415097
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR2019980027168U KR200326695Y1 (ko) | 1998-12-29 | 1998-12-29 | 디지털 프로세서 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR200326695Y1 (ko) |
-
1998
- 1998-12-29 KR KR2019980027168U patent/KR200326695Y1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000013901U (ko) | 2000-07-15 |
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