KR930011390B1 - 자동 전환장치의 어드레스 자동 리셋회로 - Google Patents

자동 전환장치의 어드레스 자동 리셋회로 Download PDF

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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
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    • H04M3/00—Automatic or semi-automatic exchanges
    • H04M3/42—Systems providing special services or facilities to subscribers
    • H04M3/50—Centralised arrangements for answering calls; Centralised arrangements for recording messages for absent or busy subscribers ; Centralised arrangements for recording messages

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Abstract

내용 없음.

Description

자동 전환장치의 어드레스 자동 리셋회로
제1도는 본 발명이 적용되는 자동 전환 장치의 블럭도.
제2도는 본 발명의 어드레스 자동 리셋회로를 포함한 자동 전환 장치의 블록도.
제3도는 제2도중 어드레스 기억부(100) 및 리셋신호 발생부(200)의 구체 회로도.
제4a도 및 제4b도는 제3도중 어드레스 기억부(100)의 동작 파형도.
제5a도 내지 5c도는 제3도중 리셋신호 발생부(200)의 동작 파형도.
* 도면의 주요부분에 대한 부호의 설명
FF1, FF8 : 플립플롭 G1, G8 : 오아게이트
G9 : 낸드게이트 INV : 인버터
100 : 어드레스 기억부 200 : 리셋신호 발생부
본 발명은 전자식 교환 시스템에 있어서 자동 전환 장치에 관한 것으로, 특히 메모리 저장된 음성 안내 종료시 메모리에 대한 어드레스를 자동으로 리셋시키는 회로에 관한 것이다.
일반적으로 키폰 혹은 사설교환기 등에서는 인입(incoming) 국선과 내선간의 통화 연결처리를 수행함에 있어 오퍼레이터의 중계없이 자동으로 통화가 가능하다. 이러한 역할은 자동 전환 장치에 의해 실현 가능한데, 자동 전환 장치는 제1도에 도시된 바와 같은 구성을 가진다. 제1도와 자동 전환 장치는 본원 출원인에 의해 대한민국에 1990년 특허출원된 제7534호에 제2도로서 도시되어 있으며 상세히 설명되어 있다. 그러므로 제1도에 대한 상세한 설명은 생략한다.
상기 특허출원 제90-7534호의 자동 전환 장치에서 수행하는 여러가지 기능중 하나인 안내방송 기능을 실현하기 위해서는 메모리에 저장된 안내 정보를 입출력함에 있어 적절한 어드레스 발생이 전제되어야 한다. 왜냐하면 메모리에 저장된 안내정보가 메모리의 일부만을 채우고 있고 나머지 부분은 필요없는 데이터가 저장되어 있을 경우 안내 정보 출력시 메모리내의 필요없는 데이터가 출력되지 않도록 해줄 필요가 있기 때문이다.
그런데 종래에는 메모리에 음성 안내 정보를 저장할 때 소프트웨어적인 제어에 의해 음성 안내 정보의 저장 시작 시각부분 교환 시스템의 주제어 프로세서에서 카운트를 시작하여 안내 정보의 저장이 끝나는 시점에서 카운트를 끝내도록 하였다.
그러므로 카운트된 정보를 기억하고 있다가 자동 전환 장치에서 음성 정보를 출력할때 주제어 프로세서에서 카운트동작을 실시하다가 카운트값이 기억하고 있던 카운트 정보와 동일하게 되면 어드레스를 리셋시켜 어드레스를 0번지로 복귀시켰다.
그러나 상기와 같은 방법은 음성 정보의 저장 시간을 교환 시스템의 주제어 프로세서에서 정보화하여 가지고 있어야만 하였으며 음성 정보 출력시 마다 주제어 프로세서에서 음성 정보의 저장 시간을 비교한 후 리셋 비트를 매번 기록해야 하는 번거로움이 있었다.
따라서 본 발명은 메모리에 저장된 안내 정보의 출력시 정보가 끝나는 시점을 하드웨어적으로 검출하여 어드레스 리셋을 수행할 수 있는 어드레스 자동 리셋회로를 제공함에 있다.
이하 본 발명을 첨부한 도면을 참조하여 설명한다.
제2도는 본 발명의 어드레스 자동 리셋회로를 포함한 자동 전환 장치의 블럭도로서, 전술한 제1도의 자동 전환 장치에 어드레스 기억부(100)와 리셋신호 발생부(200)를 추가하여 구성한다. 어드레스 기억부(100)는 메모리 인에이블 로직부(25) 및 어드레스 로직부(40)에 접속되고, 메모리 인에이블 로직부(25)의 제어신호들중 메모리 라이트신호를 인에이블신호()로서 입력하며 어드레스 로직부(40)로 부터 메모리부(20)에 인가되는 어드레스를 인에이블신호()에 의해 래치하여 기억한다. 리셋신호 발생부(200)는 어드레스 기억부(100) 및 어드레스 로직부(40)에 접속되고, 어드레스 로직부(40)에서 출력되는 어드레스와 어드레스 기억부(100)에 기억된 어드레스를 비교하여 서로 동일하게 될때 리셋신호(RST)를 발생된 리셋신호(RST)를 어드레스 로직부(40)에 인가하여 어드레스를 초기화시킨다.
제3도는 제2도중 어드레스 기억부(100) 및 리셋신호 발생부(200)의 구체회로도이다.
제3도에서 어드레스 기억부(100)는 어드레스 로직부(40)로부터 메모리부(20)에 인가되는 어드레스중 8비트의 어드레스(A9-A16)를 인에이블신호()에 의해 각각 1비트씩 래치하는 제1-제8플립플롭(FF1-FF8)으로 구성한다.
리셋신호 발생부(200)는 어드레스 로직부(40)로부터 메모리부(20)에 인가되는 어드레스의 각 비트와 제1-제8플립플롭(FF1-FF8)에서 래치 출력되는 어드레스의 각 비트를 각각 대응하여 논리합하는 제1-제8오아게이트(G1-G8)와,제1-제8오아게이트(G1-G8)의 출력을 모두 부논리합하는 낸드게이트(G9)와, 낸드게이트(G9)의 출력을 반전시켜 리셋신호(RST)를 발생하는 인버터(INV)로 구성한다.
제4a도 및 제4b도는 제3도중 어드레스 기억부(100)의 동작 파형도로서, 제4a도는 어드레스 로직부(40)로부터 발생되는 어드레스중 8비트 어드레스(A9-A16)의 파형과, 메모리 인에이블 로직부(25)로부터 제1-제8플립플롭(FF1-FF8)의 클럭단에 인가되는 인에이블신호()의 파형을 나타낸 것이고, 제4b도는 제1-제8플립플롭(FF1-FF8)의 출력신호(B1-B8)파형과, 메모리 인에이블 로직부(25)로부터 제1-제8플립플롭(FF1-FF8)의 클럭단에 인가되는 인에이블신호()의 파형을 나타낸 것이다.
제5a도 내지 제5c도는 제3도중 리셋신호 발생부(200)의 동작 파형도로서, 제5a도는 어드레스 로직부(40)로부터 인가되는 8비트 어드레스(A9-A16)의 파형을 나타낸 것이고, 제5b도는 제1-제8플립플롭(FF1-FF8)의 출력신호(B1-B8)의 파형을 나타낸 것이며, 제5c도는 제1-제8오아게이트(G1-G8)의 출력신호(C1-C8)의 파형과, 리세트신호(RST)의 파형의 나타낸 것이다.
이하 본 발명의 동작예를 상세히 설명한다.
우선 전술한 특허출원 제90-7534호를 참조하면, 제2도의 메모리 인에이블 로직부(25)에서는 메모리부(20)에 음성 정보를 저장 및 출력하기 위한 제어신호들을 발생하는데, 발생되는 제어신호들중 메모리 라이트신호가 인에이블신호()로서 어드레스 기억부(100)의 제1-제8플립플롭(FF1-FF8)의 클럭단에 입력된다. 상기 메모리 라이트신호에 대하여는 전술한 특허출원 제90-7534호의 첨부도면 제3도 및 제4도와 상세한 설명란의 제32-17면 제2행 내지 제5행에 상세히 도시 및 기재되어 있다. 상기 특허출원 제90-7534호를 참조하면, 메모리 라이트신호는 8비트의 음성 정보마다에 대하여 한번씩 발생되는데 제4a도 및 제4b도에서는 편의상 음성 정보의 저장이 끝나는 시점에 마지막으로 발생되는 메모리 라이트신호만을 인에이블신호()로서 도시한 것이다.
상기와 같은 상태에서 음성 정보를 메모리부(20)에 저장시 어드레스로직부(40)로부터 발생되는 어드레스 중 8비트의 어드레스(A9-A16)가 제1-제8플립플롭(FF1-FF8)의 입력단(D)에 각각 인가된다. 여기서 어드레스 로직부(40)로부터 발생되는 어드레스 전술한 특허출원 제90-7534호에 도시 및 기재된 바와 같이 어드레스 로직부(40)내의 카운터들에 의해 순차로 증가하면서 발생된다. 상기와 같이 발생된 8비트의 어드레스(A9-A16)는 제4a도 및 제4b도에 도시된 바와 같이 인에이블신호()가 논리 ＂로우＂상태에서 논리 ＂하이＂상태가 되는 T2시점에서 제1-제8플립플롭(FF1-FF8)에 래치된다. 이에따라 제1-제8플립플롭(FF1-FF8)은 음성 정보의 저장이 끝나는 지점의 어드레스(A9-A16)가 래치되어 기억되며, 각 반전출력단()을 통해 제4b도와 같은 출력신호(B1-B8)를 발생하게 된다.
제1-제8플립플롭(FF1-FF8)의 반전출력단()을 통해 출력되는 신호(B1-B8)는 각각 제 1-제8오아게이트(G1-G8)의 한단자로 제5a도와 같이 인가되어 어드레스 로직부(40)로부터 타단자로 제5b도와 같이 인가되는 8비트 어드레스(A9-A16)의 각 비트와 대응되어 논리합된다. 여기서 제1-제8오아게이트(G1-G8)는 두 입력중 하나만 논리 ＂하이＂상태이면 논리 ＂하이＂상태의 출력신호를 발생하는 것이므로 제1-제8오아게이트(G1-G8)의 출력신호(C1-C8)는 제5c도와 같이 된다.
어드레스 로직부(40)로부터 입력되는 어드레스(A9-A16)가 증가하다가 제5a도 내지 제5c도의 T구간과 같이 제1-제8플립플롭(FF1-FF8)에 기억된 어드레스와 동일해지면 제1-제8오아게이트(G1-G8)의 출력신호(C1-C8)는 모두 논리 ＂하이＂상태로 된다. 이에따라 제1-제8오아게이트(G1-G8)의 출력신호(C1-C8)를 부논리곱하는 낸드게이트(G9)의 출력신호는 논리 ＂로우＂상태가 되고 인버터(INV)에 의해 반전됨으로써 T구간동안 논리 ＂하이＂상태의 리셋신호(RST)로서 발생된다.
따라서 상기와 같이 발생된 리셋신호(RST)가 어드레스 로직부(40)에 인가되어 어드레스 로직부(40)내의 카운터들을 클리어시켜 어드레스를 리셋시킴으로써 어드레스를 ＂0＂번지부터 다시 증가시킬 수 있게 된다. 그러므로 음성 정보 저장시 원하는 음성 정보의 저장이 끝나는 시점에서 그 당시의 어드레스가 인에이블신호()에 의해 어드레스 기억부(100)에 저장되고, 음성 정보 출력시 어드레스가 0부터 증가하다가 어드레스 기억부(100)에 기억된 어드레스가 동일한 어드레스에 도달하면 리셋신호(RST)가 발생되어 어드레스를 리셋시킬 수 있게 되는 것이다.
상술한 바와 같이 본 발명은 자동 전환 장치에서 메모리에 저장된 안내 정보를 출력시 정보가 끝나는 시점을 하드웨어적으로 검출하여 자동으로 어드레스를 리셋시킴으로써 교환 시스템의 주제어 프로세서의 부하를 감소시켜 시스템의 성능을 증대시키며 정보 안내의 정확성을 기할 수 있는 잇점이 있다.

Claims (3)

  1. 음성 정보를 저장하기 위한 저장영역을 가지는 메모리부(20)와, 상기 메모리(20)에 음성 정보를 저장 및 출력하기 위한 제어신호들을 발생하는 메모리 인에이블 로직부(25)와, 상기 메모리부(20)에 음성 정보를 저장 및 독출시 상기 메모리부(20)의 저장영역에 대한 어드레스를 순차로 증가시켜 발생하여 상기 메모리부(20)에 제공하는 어드레스 로직부(40)를 구비한 자동 전환 장치에 있어서, 상기 메모리 인에이블 로직부(25)의 제어신호들중 메모리 라이트신호를 인에이블신호로서 입력하면 상기 어드레스 로직부(40)로부터 상기 메모리부(20)에 인가되는 어드레스를 상기 인에이블신호에 의해 래치하여 기억하는 어드레스 기억부(100)와, 상기 어드레스 로직부(40)에서 출력되는 어드레스와 상기 어드레스 기억부(100)에 기억된 어드레스를 비교하여 서로 동일하게 될때 리셋신호를 발생하며 발생된 리셋신호를 상기 어드레스 로직부(40)에 인가하여 상기 어드레스를 초기화시키는 리셋신호를 발생하는 리셋신호 발생부(200)로 구성하는 것을 특징으로 하는 어드레스 자동 리셋회로.
  2. 제1항에 있어서, 상기 어드레스 기억부(100)가 상기 어드레스 로직부(40)로부터 상기 메모리부(20)에 인가되는 어드레스중 8비트의 어드레스(A9-A16)를 상기 인에이블신호에 의해 각각 1비트씩 래치하는 제1-제8플립플롭(FF1-FF8)으로 구성하는 것을 특징으로 하는 어드레스 자동 리셋회로.
  3. 제2항에 있어서, 상기 리셋신호 발생부(200)가 상기 어드레스 로직부(40)로부터 상기 메모리부(20)에 인가되는 어드레스의 각 비트와 상기 제1-제8플립플롭(FF1-FF8)에서 래치 출력되는 어드레스의 각 비트를 각각 대응하여 논리합하는 제1-제8오아게이트(G1-G8)와, 상기 제1-제8오아게이트(G1-G8)의 출력을 모두 부논리곱하는 낸드게이트(G9)와, 상기 낸드게이트(G9)의 출력을 반전시켜 상기 리셋신호를 발생하는 인버터(INV)로 구성하는 것을 특징으로 하는 어드레스 자동 리셋회로.
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