JPH112684A - リアルタイムクロック回路 - Google Patents

Abstract

(57)【要約】 【課題】 消費電力を低減できるリアルタイムクロック
回路を提供する。 【解決手段】 リアルタイムクロック回路１００は、ア
ドレスカウンタ１０１、データ格納用ＲＡＭ１０２及び
判定回路１０３からなる演算処理方式によるＲＴＣ回路
部に、新たにキャリーＵＰ検出出力があったときのみ内
部ＲＡＭ書き込み信号ＷＲを出力するＡＮＤゲート回路
１０６を付加した構成とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、リアルタイムクロ
ック回路に係り、詳細には、ディジタル装置にリアルタ
イムでクロックデータを供給するリアルタイムクロック
回路に関する。

【０００２】

【従来の技術】映像装置、テレビ会議システム等の電子
機器では、リアルタイムでクロックデータを必要とする
場合がある。リアルタイムにクロックデータを供給する
回路としてリアルタイムクロック（以下、ＲＴＣとい
う）回路がある。

【０００３】従来のリアルタイムクロック回路には、カ
ウンタを用いたカウンタ方式によるＲＴＣ回路や演算方
式によるＲＴＣ回路がある。

【０００４】図１４はカウンタ方式によるＲＴＣ回路を
示す回路構成図である。図１４において、このＲＴＣ回
路は、１Ｈｚのクロック信号が入力され０〜５９までカ
ウントする秒カウンタ１１、秒カウンタ１１の桁上がり
出力が入力され０〜５９までカウントする分カウンタ１
２、分カウンタ１２の桁上がり出力が入力され０〜２３
までカウントする時カウンタ１３から構成され、各カウ
ンタの出力がそれぞれ秒、分、時のＲＴＣデータを表す
ものである。

【０００５】図１５は演算方式によるＲＴＣ回路を示す
回路構成図である。図１５において、このＲＴＣ回路
は、ＲＡＭからデータを読み出すアドレスを指定するア
ドレスカウンタ２１、秒、分、時、曜、日、月、年のデ
ータを格納するデータ格納用ＲＡＭ２２、ＲＡＭ２２か
らのＲＴＣデータを判定する判定回路２３、アドレスカ
ウンタからの内部アドレスと外部アドレスを切り替えて
ＲＡＭ２２のアドレスに出力するセレクタ２４、内部Ｒ
ＡＭプリチャージ信号ＰＣ及び内部ＲＡＭ書き込み信号
ＷＲと外部ＲＡＭプリチャージ信号ＰＣ及び外部ＲＡＭ
書き込み信号ＷＲとを切り替えてＲＡＭ２２に出力する
セレクタ２５から構成される。

【０００６】判定回路２３がＲＡＭ２２に＋１データを
出力し、ＲＡＭ２２からのＲＴＣデータを判定して所望
のデータを得ることができる。

【０００７】セレクタ２５及びアドレスカウンタ２１に
は、ＲＴＣ演算中であることを示すフラグＵＩＰが入力
される。

【０００８】上記内部ＰＣ、ＷＲ、アドレスは、ＩＣ内
部でのＲＴＣ演算時に使用し、上記内部ＰＣ、ＷＲ、ア
ドレスは、ＩＣ外部よりデータを設定する場合または読
み出す場合に使用する。

【０００９】図１６は上記演算方式によるＲＴＣ回路の
動作を示すタイミングチャートであり、内部ＰＣ、Ｗ
Ｒ、アドレスによりＲＴＣ演算を行う場合を示す。外部
ＰＣ、ＷＲ、アドレスは、ＡＬＬ０としている。図１６
に示すように、ＲＴＣ演算中であることを示すフラグＵ
ＩＰがある場合には、秒、分、時の時間単位毎にＲＡＭ
入力が＋１され（それぞれ前時間単位でキャリーＵＰが
ある場合＋１され、そうでなければ＋０される。）、書
き込みタイミングＷＲでＲＡＭ２２に書き込まれる。

【００１０】

【発明が解決しようとする課題】しかしながら、このよ
うな従来のリアルタイムクロック回路にあっては、各時
間単位毎に、ＲＡＭプリチャージが必要であり、消費電
力の低減が図れなかった。例えば、図１６に示す動作を
させた場合、毎秒１４回のプリチャージサイクルが必要
であり、消費電力はカウンタ方式に比べて大きくなる。

【００１１】本発明は、消費電力を低減できるリアルタ
イムクロック回路を提供することを目的とする。

【００１２】

【課題を解決するための手段】本発明に係るリアルタイ
ムクロック回路は、リアルタイムクロックデータを記憶
する記憶手段と、記憶手段から読み出したデータの桁上
げを判定して少なくとも２種類の時間単位のタイムデー
タを得るリアルタイムクロック回路において、前時間単
位の演算時に桁上げが発生しなかったとき、記憶手段へ
のデータの書き込みを停止させる手段を備えている。

【００１３】本発明に係るリアルタイムクロック回路
は、リアルタイムクロックデータを記憶する記憶手段
と、記憶手段から読み出したデータの桁上げを判定して
少なくとも２種類の時間単位のタイムデータを得るリア
ルタイムクロック回路において、前時間単位の演算時に
桁上げが発生しなかったとき、記憶手段へのプリチャー
ジ信号の供給を停止させる手段を備えている。

【００１４】本発明に係るリアルタイムクロック回路
は、アドレスカウンタからのアドレス指定によりリアル
タイムクロックデータを記憶する記憶手段と、記憶手段
から読み出したデータの桁上げを判定して少なくとも２
種類の時間単位のタイムデータを得るリアルタイムクロ
ック回路において、前時間単位の演算時に桁上げが発生
しなかったとき、アドレスカウンタの動作を停止させる
手段を備えている。

【００１５】本発明に係るリアルタイムクロック回路
は、前時間単位の演算時に桁上げが発生しなかったと
き、記憶手段を、タイムデータの演算処理から解放する
手段を備えたものであってもよい。

【００１６】本発明に係るリアルタイムクロック回路
は、テスト信号を入力するテスト端子と、テスト信号が
入力されている時には、全時間単位において桁上げを発
生させる手段とを備えたものであってもよい。

【００１７】本発明に係るリアルタイムクロック回路
は、記憶手段が、デュアルポートＲＡＭであってもよ
い。

【００１８】

【発明の実施の形態】本発明に係るリアルタイムクロッ
ク回路は、電子機器にクロックデータを供給するリアル
タイムクロック回路に適用することができる。

【００１９】第１の実施形態 図１は本発明の第１の実施形態に係るリアルタイムクロ
ック回路の構成を示す回路図である。

【００２０】図１において、リアルタイムクロック回路
１００は、ＲＡＭからデータを読み出すアドレスを指定
するアドレスカウンタ１０１、秒、分、時、曜、日、
月、年のＲＴＣデータを格納するデータ格納用ＲＡＭ１
０２（記憶手段）、ＲＡＭ１０２からのＲＴＣデータを
判定する判定回路１０３、アドレスカウンタからの内部
アドレスと外部アドレスを切り替えてＲＡＭ１０２のア
ドレスに出力するセレクタ１０４、内部ＲＡＭプリチャ
ージ信号ＰＣ及び内部ＲＡＭ書き込み信号ＷＲと外部Ｒ
ＡＭプリチャージ信号ＰＣ及び外部ＲＡＭ書き込み信号
ＷＲとを切り替えてＲＡＭ１０２に出力するセレクタ１
０５、判定回路１０３からのキャリーＵＰ検出出力と内
部ＲＡＭ書き込み信号ＷＲとのＡＮＤ論理をとるＡＮＤ
ゲート回路１０６、内部ＲＡＭプリチャージ信号ＰＣと
ＲＴＣ演算フラグＵＩＰとのＡＮＤ論理をとるＡＮＤゲ
ート回路１０７から構成される。

【００２１】アドレスカウンタ１０１は、データ格納用
ＲＡＭ１０２からデータを読み出すアドレスを指定す
る。

【００２２】データ格納用ＲＡＭ１０２は、アドレス

〔００〕〜〔１２〕毎にそれぞれ秒、分、時、曜、日、
月、年のＲＴＣデータを格納し、アドレス指定されたデ
ータを出力する。また、判定回路１０３からの＋１（イ
ンクリメント）データによりＲＴＣデータを更新して格
納するとともに、ＲＴＣデータを判定回路１０３に出力
する。

【００２３】判定回路１０３は、データ格納用ＲＡＭ１
０２からのＲＴＣデータを基に桁上がり判定を行って最
終ＲＴＣデータを得るものである。

【００２４】ＡＮＤゲート回路１０６は、判定回路１０
３からのキャリーＵＰ検出出力と内部ＲＡＭ書き込み信
号ＷＲとのＡＮＤ論理をとり、キャリーＵＰ検出出力が
あったときのみ内部ＲＡＭ書き込み信号ＷＲをセレクタ
１０５に出力するものである。

【００２５】このように本実施形態に係るリアルタイム
クロック回路１００は、アドレスカウンタ１０１、デー
タ格納用ＲＡＭ１０２及び判定回路１０３からなる演算
処理方式によるＲＴＣ回路部に、新たにキャリーＵＰ検
出出力があったときのみ内部ＲＡＭ書き込み信号ＷＲを
出力するＡＮＤゲート回路１０６を付加した構成となっ
ている。

【００２６】以下、上述のように構成されたリアルタイ
ムクロック回路１００の動作を説明する。

【００２７】図２はリアルタイムクロック回路１００の
動作を説明するためのタイミングチャートであり、秒か
らのキャリーＵＰのみが発生した場合の例である。ま
た、内部演算に関するものであるからＵＩＰ＝“Ｌ”の
動作は省略している。

【００２８】図２に示すように、従来例の演算処理方式
によるＲＴＣ回路と同様に、ＲＡＭを用いた演算処理に
よってＲＴＣデータを得る。すなわち、判定回路１０３
がデータ格納用ＲＡＭ１０２に＋１データを出力し、デ
ータ格納用ＲＡＭ１０２からのＲＴＣデータの桁上がり
判定を行って最終ＲＴＣデータを得る。

【００２９】本実施形態では、前時間単位（例えば、分
の場合は秒、月の場合は日を示す）の演算時にキャリー
ＵＰ（桁上がり）が発生しなかった場合、判定回路１０
３からキャリーＵＰ検出が出力されず、従って、内部Ｒ
ＡＭ書き込み信号ＷＲはＡＮＤゲート回路１０６及びセ
レクタ１０５を介してＲＡＭ１０２に供給されない。こ
のため、ＲＡＭ１０２にはデータ書き込みが行われず、
ＲＡＭ１０２の動作は停止される。

【００３０】例えば、図２に示すように秒からのキャリ
ーＵＰが発生した後、分からのキャリーＵＰが発生しな
かった場合には、ＲＡＭ書き込み信号ＷＲのＲＡＭ１０
２への供給が停止され、以降の書き込み動作は停止す
る。一般に、ＲＡＭの書き込み動作時に比較的多くの消
費電力を必要とするが、その書き込みの頻度が大幅に減
少する。

【００３１】このように、前時間単位の演算時にキャリ
ーＵＰが発生しなかった場合、ＲＡＭ１０２にデータを
＋０として書き込むのではなく、データそのものを書き
込まない、すなわち書き込み動作を停止するようにす
る。これにより、ＲＡＭ書き込み信号ＷＲによるＲＡＭ
１０２への書き込み動作回数が減少するので、消費電力
の増大を抑えることができる。

【００３２】以上説明したように、第１の実施形態に係
るリアルタイムクロック回路１００は、アドレスカウン
タ１０１、データ格納用ＲＡＭ１０２及び判定回路１０
３からなる演算処理方式によるＲＴＣ回路部に、新たに
キャリーＵＰ検出出力があったときのみ内部ＲＡＭ書き
込み信号ＷＲを出力するＡＮＤゲート回路１０６を付加
した構成としたので、ＲＡＭ書き込み信号ＷＲが“Ｈ”
レベル、すなわちＲＡＭにデータ書き込みを行うタイミ
ングが、前時間単位のキャリーを受けて発生することと
なり、ＲＡＭの書き込み回数を減らして消費電力を大幅
に低減させることができる。

【００３３】第２の実施形態 図３は本発明の第２の実施形態に係るリアルタイムクロ
ック回路の構成を示す回路図である。なお、本実施形態
に係るリアルタイムクロック回路の説明にあたり図１に
示すリアルタイムクロック回路と同一構成部分には同一
符号を付して重複部分の説明を省略する。

【００３４】図３において、リアルタイムクロック回路
２００は、ＲＡＭからデータを読み出すアドレスを指定
するアドレスカウンタ１０１、秒、分、時、曜、日、
月、年のＲＴＣデータを格納するデータ格納用ＲＡＭ１
０２、ＲＡＭ１０２からのＲＴＣデータを判定する判定
回路１０３、アドレスカウンタからの内部アドレスと外
部アドレスを切り替えてＲＡＭ１０２のアドレスに出力
するセレクタ１０４、内部ＲＡＭプリチャージ信号ＰＣ
及び内部ＲＡＭ書き込み信号ＷＲと外部ＲＡＭプリチャ
ージ信号ＰＣ及び外部ＲＡＭ書き込み信号ＷＲとを切り
替えてＲＡＭ１０２に出力するセレクタ１０５、判定回
路１０３からのキャリーＵＰ検出出力と内部ＲＡＭ書き
込み信号ＷＲとのＡＮＤ論理をとるＡＮＤゲート回路１
０６、判定回路１０３からのキャリーＵＰ検出出力と内
部ＲＡＭプリチャージ信号ＰＣとのＡＮＤ論理をとるＡ
ＮＤゲート回路２０１、内部ＲＡＭプリチャージ信号Ｐ
ＣとＲＴＣ演算フラグＵＩＰとのＡＮＤ論理をとるＡＮ
Ｄゲート回路１０７から構成される。

【００３５】ＡＮＤゲート回路２０１は、判定回路１０
３からのキャリーＵＰ検出出力と内部ＲＡＭプリチャー
ジ信号ＰＣとのＡＮＤ論理をとり、キャリーＵＰ検出出
力があったときのみ内部プリチャージ信号ＰＣをセレク
タ１０５に出力するものである。

【００３６】このように本実施形態に係るリアルタイム
クロック回路２００は、アドレスカウンタ１０１、デー
タ格納用ＲＡＭ１０２及び判定回路１０３からなる演算
処理方式によるＲＴＣ回路部に、キャリーＵＰ検出出力
があったときのみ内部ＲＡＭ書き込み信号ＷＲを出力す
るＡＮＤゲート回路１０６及び内部プリチャージ信号Ｐ
Ｃを出力するＡＮＤゲート回路２０１を付加した構成と
なっている。

【００３７】以下、上述のように構成されたリアルタイ
ムクロック回路２００の動作を説明する。

【００３８】図４はリアルタイムクロック回路２００の
動作を説明するためのタイミングチャートであり、秒か
らのキャリーＵＰのみが発生した場合の例である。ま
た、内部演算に関するものであるからＵＩＰ＝“Ｌ”の
動作は省略している。

【００３９】図４に示すように、前時間単位の演算時に
キャリーＵＰが発生しなかった場合、判定回路１０３か
らキャリーＵＰ検出が出力されず、従って、内部ＲＡＭ
書き込み信号ＷＲとプリチャージ信号ＰＣとはＡＮＤゲ
ート回路１０６，２０１及びセレクタ１０５を介してＲ
ＡＭ１０２に供給されない。このため、ＲＡＭ１０２に
はデータ書き込み動作及びプリチャージ動作が行われ
ず、ＲＡＭ１０２の動作は停止される。

【００４０】例えば、図４に示すように秒からのキャリ
ーＵＰが発生した後、分からのキャリーＵＰが発生しな
かった場合には、ＲＡＭ書き込み信号ＷＲ及びプリチャ
ージ信号ＰＣのＲＡＭ１０２への供給が停止され、以降
の書き込み動作及びプリチャージ動作は停止する。

【００４１】以上説明したように、第２の実施形態に係
るリアルタイムクロック回路２００は、アドレスカウン
タ１０１、データ格納用ＲＡＭ１０２及び判定回路１０
３からなる演算処理方式によるＲＴＣ回路部に、キャリ
ーＵＰ検出出力があったときのみ内部ＲＡＭ書き込み信
号ＷＲを出力するＡＮＤゲート回路１０６及び内部プリ
チャージ信号ＰＣを出力するＡＮＤゲート回路２０１を
付加した構成としたので、第１の実施形態の消費電力低
減効果に加え、さらにプリチャージ信号ＰＣ停止による
プリチャージ動作回数の減少により一層の消費電力の低
減を図ることができる。

【００４２】第３の実施形態 図５は本発明の第３の実施形態に係るリアルタイムクロ
ック回路の構成を示す回路図である。なお、本実施形態
に係るリアルタイムクロック回路の説明にあたり図３に
示すリアルタイムクロック回路と同一構成部分には同一
符号を付して重複部分の説明を省略する。

【００４３】図５において、リアルタイムクロック回路
３００は、ＲＡＭからデータを読み出すアドレスを指定
するアドレスカウンタ１０１、秒、分、時、曜、日、
月、年のＲＴＣデータを格納するデータ格納用ＲＡＭ１
０２、ＲＡＭ１０２からのＲＴＣデータを判定する判定
回路１０３、アドレスカウンタからの内部アドレスと外
部アドレスを切り替えてＲＡＭ１０２のアドレスに出力
するセレクタ１０４、内部ＲＡＭプリチャージ信号ＰＣ
及び内部ＲＡＭ書き込み信号ＷＲと外部ＲＡＭプリチャ
ージ信号ＰＣ及び外部ＲＡＭ書き込み信号ＷＲとを切り
替えてＲＡＭ１０２に出力するセレクタ１０５、判定回
路１０３からのキャリーＵＰ検出出力と内部ＲＡＭ書き
込み信号ＷＲとのＡＮＤ論理をとるＡＮＤゲート回路１
０６、判定回路１０３からのキャリーＵＰ検出出力と内
部ＲＡＭプリチャージ信号ＰＣとのＡＮＤ論理をとるＡ
ＮＤゲート回路２０１、内部ＲＡＭプリチャージ信号Ｐ
ＣとＲＴＣ演算フラグＵＩＰとのＡＮＤ論理をとるＡＮ
Ｄゲート回路１０７から構成される。

【００４４】ＡＮＤゲート回路２０１は、判定回路１０
３からのキャリーＵＰ検出出力と内部ＲＡＭプリチャー
ジ信号ＰＣとのＡＮＤ論理をとり、キャリーＵＰ検出出
力があったときのみ内部プリチャージ信号ＰＣをセレク
タ１０５及びＡＮＤゲート回路１０７に出力するもので
ある。

【００４５】ここで、アドレスカウンタ１０１に入力さ
れる、システムクロックとしての内部ＲＡＭプリチャー
ジ信号ＰＣは、ＡＮＤゲート回路２０１を経由したプリ
チャージ信号ＰＣが入力される。

【００４６】このように本実施形態に係るリアルタイム
クロック回路３００は、アドレスカウンタ１０１、デー
タ格納用ＲＡＭ１０２及び判定回路１０３からなる演算
処理方式によるＲＴＣ回路部に、キャリーＵＰ検出出力
があったときのみ内部ＲＡＭ書き込み信号ＷＲを出力す
るＡＮＤゲート回路１０６と、キャリーＵＰ検出出力が
あったときのみ内部プリチャージ信号ＰＣをＲＡＭ１０
２及びアドレスカウンタ１０１に出力するＡＮＤゲート
回路２０１を付加した構成となっている。

【００４７】以下、上述のように構成されたリアルタイ
ムクロック回路３００の動作を説明する。

【００４８】図６はリアルタイムクロック回路３００の
動作を説明するためのタイミングチャートであり、秒か
らのキャリーＵＰのみが発生した場合の例である。ま
た、内部演算に関するものであるからＵＩＰ＝“Ｌ”の
動作は省略している。

【００４９】図６に示すように、前時間単位の演算時に
キャリーＵＰが発生しなかった場合、判定回路１０３か
らキャリーＵＰ検出が出力されず、従って、内部ＲＡＭ
書き込み信号ＷＲとプリチャージ信号ＰＣとはＡＮＤゲ
ート回路１０６，２０１及びセレクタ１０５を介してＲ
ＡＭ１０２に供給されない。このため、ＲＡＭ１０２に
はデータ書き込み動作及びプリチャージ動作が行われ
ず、ＲＡＭ１０２の動作は停止される。これに加えて、
前時間単位の演算時にキャリーＵＰが発生しなかった場
合には、アドレスカウンタ１０１へのプリチャージ信号
ＰＣの入力も停止される。

【００５０】例えば、図６に示すように秒からのキャリ
ーＵＰが発生した後、分からのキャリーＵＰが発生しな
かった場合には、ＲＡＭ書き込み信号ＷＲ及びプリチャ
ージ信号ＰＣのＲＡＭ１０２への供給が停止され、以降
の書き込み動作及びプリチャージ動作は停止するととも
に、アドレスカウンタ１０１へのプリチャージ信号ＰＣ
の入力停止によりアドレス信号の変化もなくなる。

【００５１】以上説明したように、第３の実施形態に係
るリアルタイムクロック回路３００は、キャリーＵＰ検
出出力があったときのみ内部ＲＡＭ書き込み信号ＷＲを
出力するＡＮＤゲート回路１０６と、キャリーＵＰ検出
出力があったときのみ内部プリチャージ信号ＰＣをＲＡ
Ｍ１０２及びアドレスカウンタ１０１に出力するＡＮＤ
ゲート回路２０１を付加した構成としたので、第１、第
２の実施形態の消費電力低減効果に加え、さらにアドレ
スカウンタ１０１におけるアドレスアクセスの減少によ
りさらなる消費電力の低減を図ることができる。

【００５２】第４の実施形態 図７は本発明の第４の実施形態に係るリアルタイムクロ
ック回路の構成を示す回路図である。なお、本実施形態
に係るリアルタイムクロック回路の説明にあたり図５に
示すリアルタイムクロック回路と同一構成部分には同一
符号を付して重複部分の説明を省略する。

【００５３】図７において、リアルタイムクロック回路
４００は、ＲＡＭからデータを読み出すアドレスを指定
するアドレスカウンタ１０１、秒、分、時、曜、日、
月、年のＲＴＣデータを格納するデータ格納用ＲＡＭ１
０２、ＲＡＭ１０２からのＲＴＣデータを判定する判定
回路１０３、アドレスカウンタからの内部アドレスと外
部アドレスを切り替えてＲＡＭ１０２のアドレスに出力
するセレクタ１０４、内部ＲＡＭプリチャージ信号ＰＣ
及び内部ＲＡＭ書き込み信号ＷＲと外部ＲＡＭプリチャ
ージ信号ＰＣ及び外部ＲＡＭ書き込み信号ＷＲとを切り
替えてＲＡＭ１０２に出力するセレクタ１０５、判定回
路１０３からのキャリーＵＰ検出出力と内部ＲＡＭ書き
込み信号ＷＲとのＡＮＤ論理をとるＡＮＤゲート回路１
０６、判定回路１０３からのキャリーＵＰ検出出力と内
部ＲＡＭプリチャージ信号ＰＣとのＡＮＤ論理をとるＡ
ＮＤゲート回路２０１、外部からのＲＴＣ＿ＳＴＡＲＴ
信号をラッチして演算フラグＵＩＰを出力するラッチ４
０１、内部ＲＡＭプリチャージ信号ＰＣとＲＴＣ演算フ
ラグＵＩＰとのＡＮＤ論理をとるＡＮＤゲート回路１０
７から構成される。

【００５４】ラッチ４０１は、ＮＯＲゲート及びインバ
ータから構成され、外部からのＲＴＣ＿ＳＴＡＲＴ信号
を、判定回路１０３からのキャリーＵＰ検出出力が入力
されるまでラッチして演算フラグＵＩＰとしてセレクタ
１０５及びＡＮＤゲート回路１０７に出力するものであ
る。

【００５５】このように本実施形態に係るリアルタイム
クロック回路３００は、外部からのＲＴＣ＿ＳＴＡＲＴ
信号をキャリーＵＰ検出出力が入力されるまでラッチし
てＲＴＣ演算のためのフラグＵＩＰを作成するラッチ４
０１を付加した構成となっている。

【００５６】以下、上述のように構成されたリアルタイ
ムクロック回路４００の動作を説明する。

【００５７】図８はリアルタイムクロック回路４００の
動作を説明するためのタイミングチャートであり、秒か
らのキャリーＵＰのみが発生した場合の例である。

【００５８】時間単位の演算時にキャリーＵＰが発生し
なかった場合におけるＲＴＣ動作は前記第３の実施形態
と同一である。

【００５９】本実施形態では、時間単位の演算時にキャ
リーＵＰが発生しなかった場合、ラッチ４０１は判定回
路１０３からのキャリーＵＰ検出出力を受けてリセット
され、図８に示すように、ＵＩＰ信号を“Ｌ”にする。
したがって、ＲＡＭ１０２はＲＴＣ動作から解放され、
外部からＲＡＭ１０２にアクセスできる時間を増やすこ
とができる。

【００６０】以上説明したように、第４の実施形態に係
るリアルタイムクロック回路４００は、外部からのＲＴ
Ｃ＿ＳＴＡＲＴ信号をキャリーＵＰ検出出力が入力され
るまでラッチしてＲＴＣ演算のためのフラグＵＩＰを作
成するラッチ４０１を付加した構成としたので、前記各
実施形態の消費電力低減効果に加え、さらに外部からの
ＲＡＭへのアクセス可能時間を増やすことができる。

【００６１】第５の実施形態 図９は本発明の第５の実施形態に係るリアルタイムクロ
ック回路の構成を示す回路図である。なお、本実施形態
に係るリアルタイムクロック回路の説明にあたり図１及
び図７に示すリアルタイムクロック回路と同一構成部分
には同一符号を付して重複部分の説明を省略する。

【００６２】図９において、リアルタイムクロック回路
５００は、ＲＡＭからデータを読み出すアドレスを指定
するアドレスカウンタ１０１、秒、分、時、曜、日、
月、年のＲＴＣデータを格納するデュアルポートＲＡＭ
５０１、デュアルポートＲＡＭ５０１からのＲＴＣデー
タを判定する判定回路１０３、判定回路１０３からのキ
ャリーＵＰ検出出力と内部ＲＡＭ書き込み信号ＷＲとの
ＡＮＤ論理をとるＡＮＤゲート回路１０６、判定回路１
０３からのキャリーＵＰ検出出力と内部ＲＡＭプリチャ
ージ信号ＰＣとのＡＮＤ論理をとるＡＮＤゲート回路２
０１、外部からのＲＴＣ＿ＳＴＡＲＴ信号をラッチして
演算フラグＵＩＰを出力するラッチ４０１、内部ＲＡＭ
プリチャージ信号ＰＣとＲＴＣ演算フラグＵＩＰとのＡ
ＮＤ論理をとるＡＮＤゲート回路１０７から構成され
る。

【００６３】デュアルポートＲＡＭ５０１は、２系統の
入出力端子を持ち双方のポートから独立してアクセス可
能なメモリであり、一方のポートには内部ＲＡＭプリチ
ャージ信号ＰＣ、ＲＡＭ書き込み信号ＷＲ及び内部アド
レスを接続し、他方のポートには外部ＲＡＭプリチャー
ジ信号ＰＣ、ＲＡＭ書き込み信号ＷＲ及び内部アドレス
を接続する。

【００６４】ＡＮＤゲート回路１０６の出力及びＡＮＤ
ゲート回路２０１の出力は、デュアルポートＲＡＭ５０
１の一方のポートにそのまま接続される。

【００６５】以下、上述のように構成されたリアルタイ
ムクロック回路５００の動作を説明する。

【００６６】図８はリアルタイムクロック回路４００の
動作を説明するためのタイミングチャートであり、ＵＩ
Ｐ＝“Ｈ”中に月の設定をする場合の例である。

【００６７】ＲＴＣ動作の基本的な動作は前記第７の実
施形態と同様である。

【００６８】図８に示す例では、デュアルポートＲＡＭ
５０１の一方のポートを用いて内部アクセスを、他方の
ポートを用いて外部アクセスを行っている。この場合に
は、内部アクセスによるＲＴＣ動作とは独立して外部ア
クセスによる月の設定を行うことができるが、図８に示
すタイミングでは内部において分の演算中であるため、
分以外のデータについては正常に書き込むことができ
る。

【００６９】以上説明したように、第５の実施形態に係
るリアルタイムクロック回路５００は、デュアルポート
ＲＡＭ５０１を用いて構成したので、前記各実施形態の
効果に加え、さらに回路規模を縮小することができ、ま
た任意のタイミングで外部からのＲＡＭへのアクセスが
可能になる。

【００７０】第６の実施形態 図１１は本発明の第６の実施形態に係るリアルタイムク
ロック回路の構成を示す回路図である。なお、本実施形
態に係るリアルタイムクロック回路の説明にあたり図１
及び図９に示すリアルタイムクロック回路と同一構成部
分には同一符号を付して重複部分の説明を省略する。

【００７１】図９において、リアルタイムクロック回路
５００は、ＲＡＭからデータを読み出すアドレスを指定
するアドレスカウンタ１０１、秒、分、時、曜、日、
月、年のＲＴＣデータを格納するデュアルポートＲＡＭ
６０１、ＲＴＣ演算に関係しないデータを格納するシン
グルポートＲＡＭ６０２、デュアルポートＲＡＭ６０１
からのＲＴＣデータを判定する判定回路１０３、判定回
路１０３からのキャリーＵＰ検出出力と内部ＲＡＭ書き
込み信号ＷＲとのＡＮＤ論理をとるＡＮＤゲート回路１
０６、判定回路１０３からのキャリーＵＰ検出出力と内
部ＲＡＭプリチャージ信号ＰＣとのＡＮＤ論理をとるＡ
ＮＤゲート回路２０１、外部からのＲＴＣ＿ＳＴＡＲＴ
信号をラッチして演算フラグＵＩＰを出力するラッチ４
０１、内部ＲＡＭプリチャージ信号ＰＣとＲＴＣ演算フ
ラグＵＩＰとのＡＮＤ論理をとるＡＮＤゲート回路１０
７から構成される。

【００７２】デュアルポートＲＡＭ６０１は、２系統の
入出力端子を持ち双方のポートから独立してアクセス可
能なメモリであり、一方のポートには内部ＲＡＭプリチ
ャージ信号ＰＣ、ＲＡＭ書き込み信号ＷＲ及び内部アド
レスを接続し、他方のポートには外部ＲＡＭプリチャー
ジ信号ＰＣ、ＲＡＭ書き込み信号ＷＲ及び内部アドレス
を接続する。

【００７３】シングルポートＲＡＭ６０２は、ＲＴＣ演
算に関係しないデータを格納する通常のＲＡＭであり、
例えばＩＣ内で使用されるＲＡＭである。

【００７４】本実施形態では、外部ＰＣ、外部ＷＲ、外
部アドレス、外部への出力、外部からの入力の各端子に
ついては、デュアルポートＲＡＭ６０１の一方のポート
及びシングルポートＲＡＭ６０２のポートを共通とする
ように接続する。

【００７５】このように、第６の実施形態に係るリアル
タイムクロック回路６００は、ＲＴＣデータを格納する
デュアルポートＲＡＭ６０１とＲＴＣ演算に関係しない
データを格納するシングルポートＲＡＭ６０２の入出力
ポートを共通に構成したので、本来２ブロックに分けな
ければならないＲＡＭを１ブロックで実現することが可
能になる。この場合、２種類のＲＡＭの入出力部はポー
トを共有しており、さらにＲＴＣ演算用のＲＡＭ６０１
以外は、シングルポートＲＡＭで構成しているため、前
記第５の実施形態の効果に加え、小規模のデュアルポー
トＲＡＭを使用することができ、全体的な回路規模をよ
りさらに小さくすることができる。

【００７６】第７の実施形態 図１２は本発明の第７の実施形態に係るリアルタイムク
ロック回路の構成を示す回路図である。なお、本実施形
態に係るリアルタイムクロック回路の説明にあたり図１
及び図９に示すリアルタイムクロック回路と同一構成部
分には同一符号を付して重複部分の説明を省略する。

【００７７】前記第５の実施形態では、カウントＵＰの
テスト（評価）を行う場合、０年１月１日〜９９年１２
月３１日５９分５９秒まで約３１憶サイクルを要する。
そこで本実施形態ではＴＥＳＴ端子を設けることにより
テストのための演算サイクルを大幅に減らすようにする
ものである。

【００７８】図１２において、リアルタイムクロック回
路７００は、ＲＡＭからデータを読み出すアドレスを指
定するアドレスカウンタ１０１、秒、分、時、曜、日、
月、年のＲＴＣデータを格納するデュアルポートＲＡＭ
５０１、デュアルポートＲＡＭ５０１からのＲＴＣデー
タを判定する判定回路１０３、ＴＥＳＴ端子入力とＴＥ
ＳＴ信号とのＡＮＤ論理をとるＡＮＤゲート回路７０
１、ＡＮＤゲート回路７０１出力と判定回路１０３から
のキャリーＵＰ検出出力とのＯＲ論理をとるＯＲゲート
回路７０２、ＴＥＳＴ信号またはＯＲゲート回路７０２
を介して判定回路１０３から出力されたキャリーＵＰ検
出出力と内部ＲＡＭ書き込み信号ＷＲとのＡＮＤ論理を
とるＡＮＤゲート回路１０６、ＴＥＳＴ信号または前記
キャリーＵＰ検出出力と内部ＲＡＭプリチャージ信号Ｐ
ＣとのＡＮＤ論理をとるＡＮＤゲート回路２０１、外部
からのＲＴＣ＿ＳＴＡＲＴ信号をラッチして演算フラグ
ＵＩＰを出力するラッチ４０１、内部ＲＡＭプリチャー
ジ信号ＰＣとＲＴＣ演算フラグＵＩＰとのＡＮＤ論理を
とるＡＮＤゲート回路１０７から構成される。

【００７９】ラッチ４０１は、外部からのＲＴＣ＿ＳＴ
ＡＲＴ信号を、判定回路１０３からのキャリーＵＰ検出
出力が入力されるまでラッチして演算フラグＵＩＰとし
てセレクタ１０５及びＡＮＤゲート回路１０７に出力す
るものであるが、テスト時にはＴＥＳＴ端子は“Ｈ”と
なるためＴＥＳＴ信号が“Ｌ”になるまでＵＩＰを出力
する。

【００８０】以下、上述のように構成されたリアルタイ
ムクロック回路７００の動作を説明する。

【００８１】図１３はリアルタイムクロック回路４００
の動作を説明するためのタイミングチャートである。

【００８２】図１３に示すように、テスト時にＴＥＳＴ
端子に入力されるＴＥＳＴ信号の時間幅は固定とする。

【００８３】ＴＥＳＴ端子“Ｈ”時は、前時間単位のキ
ャリーＵＰに関係なく、全時間単位が＋１されるため、
０年１月１日〜９９年１２月３１日５９分５９秒まで最
大９９サイクルの演算サイクルでカウントＵＰのテスト
が可能となる。

【００８４】したがって、前記第５の実施形態の効果に
加え、テスト時間を大幅に削減することができる。

【００８５】なお、本実施形態では、前記第５の実施形
態の回路に適用しているが、同様の方法により他の実施
形態に適用してもよいことは言うまでもない。

【００８６】このように、上記各実施形態に係るリアル
タイムクロック回路は、簡単な回路構成でありながら、
消費電力の低減を実現することができ、種々の電子機器
内部に搭載することができるという優れた特長を有す
る。

【００８７】なお、上記各実施形態では、記憶手段にＲ
ＡＭを用いているが勿論これには限定されず、同様の動
作を行う他のメモリでもよい。また、各種信号の立ち上
がりで動作するようにしているが、立ち下がりで動作す
るように構成してもよいことは言うまでもない。

【００８８】また、上記リアルタイムクロック回路は、
各種電子機器にクロックデータを供給するリアルタイム
クロック回路に適用することができるが、クロックデー
タを出力するものであればどのようなリアルタイムクロ
ック回路にも適用できることは言うまでもない。また、
本実施形態に係るリアルタイムクロック回路が集積回路
内部に組み込まれて設置されていてもよいし、あるいは
独立した装置に適用してもよい。

【００８９】また、上記リアルタイムクロック回路を構
成するフリップフロップやゲート回路の種類や個数、接
続状態等は上記各実施形態に限定されない。

【００９０】

【発明の効果】本発明に係るリアルタイムクロック回路
では、前時間単位の演算時に桁上げが発生しなかったと
き、記憶手段へのデータの書き込みを停止させる手段を
備えて構成したので、書き込み回数を減らして消費電力
を大幅に低減させることができる。

【００９１】本発明に係るリアルタイムクロック回路で
は、前時間単位の演算時に桁上げが発生しなかったと
き、記憶手段へのプリチャージ信号の供給を停止させる
手段を備えて構成したので、プリチャージ動作回数の減
少により消費電力の低減をさせることができる。

【００９２】本発明に係るリアルタイムクロック回路で
は、前時間単位の演算時に桁上げが発生しなかったと
き、アドレスカウンタの動作を停止させる手段を備えて
構成したので、アドレスアクセスの減少により消費電力
の低減を図ることができる。

【図面の簡単な説明】

【図１】本発明を適用した第１の実施形態に係るリアル
タイムクロック回路の構成を示す回路図である。

【図２】上記リアルタイムクロック回路の動作を説明す
るためのタイミングチャートである。

【図３】本発明を適用した第２の実施形態に係るリアル
タイムクロック回路の構成を示す回路図である。

【図４】上記リアルタイムクロック回路の動作を説明す
るためのタイミングチャートである。

【図５】本発明を適用した第３の実施形態に係るリアル
タイムクロック回路の構成を示す回路図である。

【図６】上記リアルタイムクロック回路の動作を説明す
るためのタイミングチャートである。

【図７】本発明を適用した第４の実施形態に係るリアル
タイムクロック回路の構成を示す回路図である。

【図８】上記リアルタイムクロック回路の動作を説明す
るためのタイミングチャートである。

【図９】本発明を適用した第５の実施形態に係るリアル
タイムクロック回路の構成を示す回路図である。

【図１０】上記リアルタイムクロック回路の動作を説明
するためのタイミングチャートである。

【図１１】本発明を適用した第６の実施形態に係るリア
ルタイムクロック回路の構成を示す回路図である。

【図１２】本発明を適用した第７の実施形態に係るリア
ルタイムクロック回路の構成を示す回路図である。

【図１３】上記リアルタイムクロック回路の動作を説明
するためのタイミングチャートである。

【図１４】従来のカウンタ方式によるリアルタイムクロ
ック回路の構成を示す回路図である。

【図１５】従来の演算方式によるリアルタイムクロック
回路の構成を示す回路図である。

【図１６】従来のリアルタイムクロック回路の動作を説
明するためのタイミングチャートである。

【符号の説明】

１００，２００，３００，４００，５００，６００，７
００ リアルタイムクロック回路、１０１ アドレスカ
ウンタ、１０２ データ格納用ＲＡＭ、１０３判定回
路、１０４，１０５ セレクタ、１０６，１０７，２０
１，７０１ ＡＮＤゲート回路、４０１ ラッチ、５０
１，６０１ デュアルポートＲＡＭ、６０２ シングル
ポートＲＡＭ、７０２ ＯＲゲート回路

Claims (6)

【特許請求の範囲】
1. 【請求項１】 リアルタイムクロックデータを記憶する
   記憶手段と、 前記記憶手段から読み出したデータの桁上げを判定して
   少なくとも２種類の時間単位のタイムデータを得るリア
   ルタイムクロック回路において、 前時間単位の演算時に前記桁上げが発生しなかったと
   き、前記記憶手段へのデータの書き込みを停止させる手
   段を備えたことを特徴とするリアルタイムクロック回
   路。
2. 【請求項２】 リアルタイムクロックデータを記憶する
   記憶手段と、 前記記憶手段から読み出したデータの桁上げを判定して
   少なくとも２種類の時間単位のタイムデータを得るリア
   ルタイムクロック回路において、 前時間単位の演算時に前記桁上げが発生しなかったと
   き、前記記憶手段へのプリチャージ信号の供給を停止さ
   せる手段を備えたことを特徴とするリアルタイムクロッ
   ク回路。
3. 【請求項３】 アドレスカウンタからのアドレス指定に
   よりリアルタイムクロックデータを記憶する記憶手段
   と、 前記記憶手段から読み出したデータの桁上げを判定して
   少なくとも２種類の時間単位のタイムデータを得るリア
   ルタイムクロック回路において、 前時間単位の演算時に前記桁上げが発生しなかったと
   き、前記アドレスカウンタの動作を停止させる手段を備
   えたことを特徴とするリアルタイムクロック回路。
4. 【請求項４】 請求項１、２又は３の何れかに記載のリ
   アルタイムクロック回路において、 前時間単位の演算時に前記桁上げが発生しなかったと
   き、前記記憶手段を、前記タイムデータの演算処理から
   解放する手段を備えたことを特徴とするリアルタイムク
   ロック回路。
5. 【請求項５】 請求項１、２、３又は４の何れかに記載
   のリアルタイムクロック回路において、 テスト信号を入力するテスト端子と、 前記テスト信号が入力されている時には、全時間単位に
   おいて前記桁上げを発生させる手段とを備えたことを特
   徴とするリアルタイムクロック回路。
6. 【請求項６】 前記記憶手段は、 デュアルポートＲＡＭであることを特徴とする請求項
   １、２、３又は４の何れかに記載のリアルタイムクロッ
   ク回路。