JPH0991967A - 半導体集積回路及び半導体記憶装置 - Google Patents
半導体集積回路及び半導体記憶装置Info
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- JPH0991967A JPH0991967A JP7243350A JP24335095A JPH0991967A JP H0991967 A JPH0991967 A JP H0991967A JP 7243350 A JP7243350 A JP 7243350A JP 24335095 A JP24335095 A JP 24335095A JP H0991967 A JPH0991967 A JP H0991967A
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- data
- latch
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Abstract
(57)【要約】
【課題】 多重セル選択による過剰電流や、セルデータ
の破壊を防止できる半導体記憶装置を提供することであ
る。 【解決手段】 複数のメモリセルが配列されたメモリセ
ルアレイと、アドレス相補信号をデコードして前記メモ
リアレイ中の所定のメモリセルを選択するアドレスデコ
ーダと、前記アドレスデコーダの前段に接続されアドレ
ス入力を保持して前記アドレス相補信号を生成するデコ
ーダ付加回路とを備えた半導体記憶装置において、前記
デコーダ付加回路は、前記アトレス入力を相補的にラッ
チして前記アドレス相補信号として出力する第１及び第
２のラッチと、前記第１及び第２のラッチのラッチデー
タが同相であるか否かを検出するデータ検出回路と、前
記データ検出回路により同相であることが検出されたと
きに、前記第１及び第２のラッチのラッチデータが逆相
となるように書換えるデータ書換え回路とを備えたもの
である。
の破壊を防止できる半導体記憶装置を提供することであ
る。 【解決手段】 複数のメモリセルが配列されたメモリセ
ルアレイと、アドレス相補信号をデコードして前記メモ
リアレイ中の所定のメモリセルを選択するアドレスデコ
ーダと、前記アドレスデコーダの前段に接続されアドレ
ス入力を保持して前記アドレス相補信号を生成するデコ
ーダ付加回路とを備えた半導体記憶装置において、前記
デコーダ付加回路は、前記アトレス入力を相補的にラッ
チして前記アドレス相補信号として出力する第１及び第
２のラッチと、前記第１及び第２のラッチのラッチデー
タが同相であるか否かを検出するデータ検出回路と、前
記データ検出回路により同相であることが検出されたと
きに、前記第１及び第２のラッチのラッチデータが逆相
となるように書換えるデータ書換え回路とを備えたもの
である。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリのアドレス
デコーダの前段に、アドレス入力をラッチする回路を付
加した半導体集積回路及び半導体記憶装置に関する。
デコーダの前段に、アドレス入力をラッチする回路を付
加した半導体集積回路及び半導体記憶装置に関する。
【０００２】
【従来の技術】従来、クロックに同期して動作するメモ
リでは、メモリセルアレイの中から所定のメモリセルを
選択するためのアドレスデコーダの前段に、アドレス入
力をラッチする回路（以下、デコーダ付加回路という）
を付加したものが知られている。
リでは、メモリセルアレイの中から所定のメモリセルを
選択するためのアドレスデコーダの前段に、アドレス入
力をラッチする回路（以下、デコーダ付加回路という）
を付加したものが知られている。
【０００３】この種のデコーダ付加回路としては、例え
ば図３及び図４に示すものがあった。
ば図３及び図４に示すものがあった。
【０００４】図３は、従来のデコーダ付加回路の１ビッ
ト構成を示す回路図である。
ト構成を示す回路図である。
【０００５】このデコーダ付加回路は、例えばアドレス
入力Ａ０（最下位ビット）を反転増幅するインバータ１
０１と、該インバータ１０１の出力データをクロックφ
に同期してラッチするラッチ１０２と、その出力側に接
続されたインバータ１０３とを備え、ラッチ１０２の出
力ＡＣ及びその反転出力ＡＣバーがアドレス相補信号と
して図示しないアドレスデコーダへ出力される。
入力Ａ０（最下位ビット）を反転増幅するインバータ１
０１と、該インバータ１０１の出力データをクロックφ
に同期してラッチするラッチ１０２と、その出力側に接
続されたインバータ１０３とを備え、ラッチ１０２の出
力ＡＣ及びその反転出力ＡＣバーがアドレス相補信号と
して図示しないアドレスデコーダへ出力される。
【０００６】この回路例のように、アドレス入力のラッ
チを入力バッファの直後に置くとラッチの個数が少なく
なり、消費電力も削減することができる。
チを入力バッファの直後に置くとラッチの個数が少なく
なり、消費電力も削減することができる。
【０００７】しかし、動作周波数の向上を重点におく場
合には、図４に示すようにラッチを、より内部側（アド
レスデコーダ側）へ移すことが行われている。
合には、図４に示すようにラッチを、より内部側（アド
レスデコーダ側）へ移すことが行われている。
【０００８】図４は、従来の他のデコーダ付加回路の１
ビット構成を示す回路図である。
ビット構成を示す回路図である。
【０００９】このデコーダ回路は、アドレス入力Ａ０を
反転増幅するインバータ１１１を備え、その出力側が分
岐され、その一方にはラッチ１１２が、他方にはインバ
ータ１１３を介してラッチ１１４がそれぞれ接続されて
いる。
反転増幅するインバータ１１１を備え、その出力側が分
岐され、その一方にはラッチ１１２が、他方にはインバ
ータ１１３を介してラッチ１１４がそれぞれ接続されて
いる。
【００１０】ラッチ１１２，１１４はクロックφに同期
して動作し、それぞれの出力ＡＣ，ＡＣバーがアドレス
相補信号としてアドレスデコーダ側へ出力される。
して動作し、それぞれの出力ＡＣ，ＡＣバーがアドレス
相補信号としてアドレスデコーダ側へ出力される。
【００１１】このように本回路例では、インバータ１１
１，１１３によりアドレス入力を相補的に分岐し、その
後段にラッチ１１２，１１４を挿入することで、動作周
波数の向上を図っている。
１，１１３によりアドレス入力を相補的に分岐し、その
後段にラッチ１１２，１１４を挿入することで、動作周
波数の向上を図っている。
【００１２】
【発明が解決しようとする課題】しかしながら、上述の
図４の回路では、次のような問題点があった。
図４の回路では、次のような問題点があった。
【００１３】電源投入時では、クロックが未だ作動して
いないので、ラッチ１１２，１１４が開いているか閉じ
ているかは不定である。閉じている場合には、ラッチさ
れているデータも不定であり、従ってラッチ１１２，１
１４が同相のデータをラッチしていることも起こり得
る。この場合は、メモリセルが多重に選択される多重セ
ル選択が発生し、過剰な電流が流れてしまう。
いないので、ラッチ１１２，１１４が開いているか閉じ
ているかは不定である。閉じている場合には、ラッチさ
れているデータも不定であり、従ってラッチ１１２，１
１４が同相のデータをラッチしていることも起こり得
る。この場合は、メモリセルが多重に選択される多重セ
ル選択が発生し、過剰な電流が流れてしまう。
【００１４】また、電源投入後でもアドレス入力が中間
レベルの場合には、ラッチ１１２，１１４が同相のデー
タをラッチしてしまう可能性がある。この場合は、過剰
な電流が流れるだけでなく、メモリセルのデータが破壊
される恐れがあった。
レベルの場合には、ラッチ１１２，１１４が同相のデー
タをラッチしてしまう可能性がある。この場合は、過剰
な電流が流れるだけでなく、メモリセルのデータが破壊
される恐れがあった。
【００１５】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、多重セル選択
による過剰電流を防止できる半導体集積回路及び半導体
記憶装置を提供することである。またその他の目的は、
多重セル選択によるセルデータの破壊を防止できる半導
体集積回路及び半導体記憶装置を提供することである。
するためになされたもので、その目的は、多重セル選択
による過剰電流を防止できる半導体集積回路及び半導体
記憶装置を提供することである。またその他の目的は、
多重セル選択によるセルデータの破壊を防止できる半導
体集積回路及び半導体記憶装置を提供することである。
【００１６】
【課題を解決するための手段】上記目的を達成するため
に、第１の発明である半導体集積回路の特徴は、メモリ
セルアレイ中の所定のメモリセルを選択すべくアドレス
入力をデコードするアドレスデコーダの入力側に接続さ
れ、該アドレスデコーダへ供給する前記アトレス入力を
相補的にラッチする第１及び第２のラッチと、前記第１
及び第２のラッチのラッチデータが同相であるか否かを
検出するデータ検出回路と、前記データ検出回路により
同相であることが検出されたときに、前記第１と第２の
ラッチのラッチデータを逆相となるように書換えるデー
タ書換え回路とを備えたことにある。
に、第１の発明である半導体集積回路の特徴は、メモリ
セルアレイ中の所定のメモリセルを選択すべくアドレス
入力をデコードするアドレスデコーダの入力側に接続さ
れ、該アドレスデコーダへ供給する前記アトレス入力を
相補的にラッチする第１及び第２のラッチと、前記第１
及び第２のラッチのラッチデータが同相であるか否かを
検出するデータ検出回路と、前記データ検出回路により
同相であることが検出されたときに、前記第１と第２の
ラッチのラッチデータを逆相となるように書換えるデー
タ書換え回路とを備えたことにある。
【００１７】上述の如き構成の第１の発明の半導体集積
回路によれば、第１及び第２のラッチは、アドレスデコ
ーダへ供給するアトレス入力を相補的にラッチし、デー
タ検出回路は、前記第１及び第２のラッチのラッチデー
タが同相であるか否かを検出する。このラッチデータが
同相の場合には、多重セル選択を引き起こすアドレスが
ラッチされていると判断し、この多重セル選択を引き起
こさないようにデータ書換え回路は、前記第１と第２の
ラッチのラッチデータを逆相となるように書換える。
回路によれば、第１及び第２のラッチは、アドレスデコ
ーダへ供給するアトレス入力を相補的にラッチし、デー
タ検出回路は、前記第１及び第２のラッチのラッチデー
タが同相であるか否かを検出する。このラッチデータが
同相の場合には、多重セル選択を引き起こすアドレスが
ラッチされていると判断し、この多重セル選択を引き起
こさないようにデータ書換え回路は、前記第１と第２の
ラッチのラッチデータを逆相となるように書換える。
【００１８】第２の発明である半導体記憶装置の特徴
は、複数のメモリセルが配列されたメモリセルアレイ
と、アドレス相補信号をデコードして前記メモリセルア
レイ中の所定のメモリセルを選択するアドレスデコーダ
と、前記アドレスデコーダの前段に接続されアドレス入
力を保持して前記アドレス相補信号を生成するデコーダ
付加回路とを備えた半導体記憶装置において、前記デコ
ーダ付加回路は、前記アトレス入力を相補的にラッチし
て前記アドレス相補信号として出力する第１及び第２の
ラッチと、前記第１及び第２のラッチのラッチデータが
同相であるか否かを検出するデータ検出回路と、前記デ
ータ検出回路により同相であることが検出されたとき
に、前記第１と第２のラッチのラッチデータを逆相とな
るように書換えるデータ書換え回路とを備えたことにあ
る。
は、複数のメモリセルが配列されたメモリセルアレイ
と、アドレス相補信号をデコードして前記メモリセルア
レイ中の所定のメモリセルを選択するアドレスデコーダ
と、前記アドレスデコーダの前段に接続されアドレス入
力を保持して前記アドレス相補信号を生成するデコーダ
付加回路とを備えた半導体記憶装置において、前記デコ
ーダ付加回路は、前記アトレス入力を相補的にラッチし
て前記アドレス相補信号として出力する第１及び第２の
ラッチと、前記第１及び第２のラッチのラッチデータが
同相であるか否かを検出するデータ検出回路と、前記デ
ータ検出回路により同相であることが検出されたとき
に、前記第１と第２のラッチのラッチデータを逆相とな
るように書換えるデータ書換え回路とを備えたことにあ
る。
【００１９】第２の発明である半導体記憶装置によれ
ば、デコーダ付加回路の第１及び第２のラッチは、アト
レス入力を相補的にラッチしてアドレス相補信号として
アドレスデコーダへ出力し、データ検出回路は、前記第
１及び第２のラッチのラッチデータが同相であるか否か
を検出する。このラッチデータが同相の場合には、多重
セル選択を引き起こすアドレスがラッチされていると判
断し、この多重セル選択を引き起こさないようにデータ
書換え回路は、前記第１と第２のラッチのラッチデータ
を逆相となるように書換える。
ば、デコーダ付加回路の第１及び第２のラッチは、アト
レス入力を相補的にラッチしてアドレス相補信号として
アドレスデコーダへ出力し、データ検出回路は、前記第
１及び第２のラッチのラッチデータが同相であるか否か
を検出する。このラッチデータが同相の場合には、多重
セル選択を引き起こすアドレスがラッチされていると判
断し、この多重セル選択を引き起こさないようにデータ
書換え回路は、前記第１と第２のラッチのラッチデータ
を逆相となるように書換える。
【００２０】
【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。図１は、本発明を実施した半導体記
憶装置の概略の全体構成を示すブロック図である。
基づいて説明する。図１は、本発明を実施した半導体記
憶装置の概略の全体構成を示すブロック図である。
【００２１】この半導体記憶装置は、複数のメモリセル
を有するメモリセルアレイ１を備えている。メモリセル
アレイ１には、マトリクス状に配置されたワード線２と
ビット線（図示省略）との各交差箇所にそれぞれメモリ
セル（図示省略）が配置されている。
を有するメモリセルアレイ１を備えている。メモリセル
アレイ１には、マトリクス状に配置されたワード線２と
ビット線（図示省略）との各交差箇所にそれぞれメモリ
セル（図示省略）が配置されている。
【００２２】ワード線２は、アドレスデコーダ３の出力
側に接続され、そのアドレスデコーダ３の前段には、各
アドレス入力Ａ０〜Ａｎ毎にデコーダ付加回路（図１中
では単に付加回路と記す）４−０，４−１，…，４−ｎ
がそれぞれ接続されている。ここで、デコーダ付加回路
４−０〜４−ｎは、アドレスＡ０〜Ａｎをそれぞれ保持
して、アドレスデコーダ３へ供給するアドレス相補信号
ＡＣ，ＡＣバーを生成する機能を有し、アドレスデコー
ダ３は、アドレス相補信号ＡＣ，ＡＣバーをデコード
し、そのデコード結果に対応したワード線２を活性化す
る機能を有する。
側に接続され、そのアドレスデコーダ３の前段には、各
アドレス入力Ａ０〜Ａｎ毎にデコーダ付加回路（図１中
では単に付加回路と記す）４−０，４−１，…，４−ｎ
がそれぞれ接続されている。ここで、デコーダ付加回路
４−０〜４−ｎは、アドレスＡ０〜Ａｎをそれぞれ保持
して、アドレスデコーダ３へ供給するアドレス相補信号
ＡＣ，ＡＣバーを生成する機能を有し、アドレスデコー
ダ３は、アドレス相補信号ＡＣ，ＡＣバーをデコード
し、そのデコード結果に対応したワード線２を活性化す
る機能を有する。
【００２３】また、本半導体記憶装置の出力側には、セ
ンスアンプや出力バッファで構成される出力回路５が接
続されている。セルアレイ１から読み出されたメモリセ
ルのデータは、ビット線に伝達され、センスアンプで検
出された後、出力バッファで増幅されて、出力データＯ
ＵＴとして外部へ出力される。
ンスアンプや出力バッファで構成される出力回路５が接
続されている。セルアレイ１から読み出されたメモリセ
ルのデータは、ビット線に伝達され、センスアンプで検
出された後、出力バッファで増幅されて、出力データＯ
ＵＴとして外部へ出力される。
【００２４】前記各デコーダ付加回路４−０〜４−ｎは
同一構成であり、例えばデコーダ付加回路４−０は、最
下位ビットのアドレス入力Ａ０を反転増幅するインバー
タ４ａ−０を備え、その出力側が分岐され、一方にはラ
ッチ４ｂ−０が、他方にはインバータ４ｃ−０を介して
ラッチ４ｄ−０がそれぞれ接続されている。
同一構成であり、例えばデコーダ付加回路４−０は、最
下位ビットのアドレス入力Ａ０を反転増幅するインバー
タ４ａ−０を備え、その出力側が分岐され、一方にはラ
ッチ４ｂ−０が、他方にはインバータ４ｃ−０を介して
ラッチ４ｄ−０がそれぞれ接続されている。
【００２５】また、ラッチ４ｂ−０とラッチ４ｄ−０の
出力間には、ラッチ４ｂ−０，４ｄ−０のラッチデータ
が同相であるか否かを検出する検出回路４ｅ−０が接続
され、加えてラッチ４ｂ−０，４ｄ−０間には、書換え
回路４ｆ−０が接続されている。書換え回路４ｆ−０
は、検出回路４ｅ−０により同相であることが検出され
たときに、ラッチ４ｂ−０とラッチ４ｄ−０のラッチデ
ータを逆相となるように書換える機能を有している。
出力間には、ラッチ４ｂ−０，４ｄ−０のラッチデータ
が同相であるか否かを検出する検出回路４ｅ−０が接続
され、加えてラッチ４ｂ−０，４ｄ−０間には、書換え
回路４ｆ−０が接続されている。書換え回路４ｆ−０
は、検出回路４ｅ−０により同相であることが検出され
たときに、ラッチ４ｂ−０とラッチ４ｄ−０のラッチデ
ータを逆相となるように書換える機能を有している。
【００２６】図２は、本実施形態におけるデコーダ付加
回路の具体的な１ビット構成を示す回路図である。
回路の具体的な１ビット構成を示す回路図である。
【００２７】図中１１は、例えばアドレス入力Ａ０を反
転増幅するインバータ１１であり、図１のインバータ４
ａ−０に相当する。このインバータ１１の出力側は分岐
され、その一方の経路が２入力クロックドＮＡＮＤゲー
ト１２の一方入力端に接続されている。クロックドＮＡ
ＮＤゲート１２の出力端には、インバータ１３とクロッ
クドインバータ１４とがリング接続されると共に、イン
バータ１５の入力端が接続されている。
転増幅するインバータ１１であり、図１のインバータ４
ａ−０に相当する。このインバータ１１の出力側は分岐
され、その一方の経路が２入力クロックドＮＡＮＤゲー
ト１２の一方入力端に接続されている。クロックドＮＡ
ＮＤゲート１２の出力端には、インバータ１３とクロッ
クドインバータ１４とがリング接続されると共に、イン
バータ１５の入力端が接続されている。
【００２８】一方、前記インバータ１１の出力分岐の他
方の経路には、２入力クロックドＮＯＲゲート１６の一
方入力端に接続されている。クロックドＮＯＲゲート１
６の出力端にはインバータ１７とクロックドインバータ
１８とがリング接続されると共にインバータ１９の入力
端が接続されている。
方の経路には、２入力クロックドＮＯＲゲート１６の一
方入力端に接続されている。クロックドＮＯＲゲート１
６の出力端にはインバータ１７とクロックドインバータ
１８とがリング接続されると共にインバータ１９の入力
端が接続されている。
【００２９】また、前記インバータ１５と１９の各出力
端が２入力ＮＡＮＤゲート２０の両入力端にそれぞれ接
続されている。そのＮＡＮＤゲート２０の出力端は、イ
ンバータ２１，２２を介して前記クロックドＮＡＮＤゲ
ート１２の他方入力端に接続されると共に、さらにイン
バータ２３を介して前記クロックドＮＯＲゲート１６の
他方入力端に接続されている。なお、前記ＮＡＮＤゲー
ト２０は図１の検出回路４ｅ−０に相当する。
端が２入力ＮＡＮＤゲート２０の両入力端にそれぞれ接
続されている。そのＮＡＮＤゲート２０の出力端は、イ
ンバータ２１，２２を介して前記クロックドＮＡＮＤゲ
ート１２の他方入力端に接続されると共に、さらにイン
バータ２３を介して前記クロックドＮＯＲゲート１６の
他方入力端に接続されている。なお、前記ＮＡＮＤゲー
ト２０は図１の検出回路４ｅ−０に相当する。
【００３０】前記インバータ２２の出力側にはクロック
バッファ２４が接続されている。クロックバッファ２４
は、前記インバータ２２の出力によりクロックφとその
反転のクロックφバーを生成し、そのうち、クロックφ
は、前記クロックドＮＡＮＤゲート１２とクロックドＮ
ＯＲゲート１６へ供給され、クロックφバーは、クロッ
クドインバータ１４，１８に供給されるようになってい
る。そして、インバータ１５，１９の出力がアドレス相
補信号ＡＣ，ＡＣバーとしてアドレスデコーダ３へ出力
される構成となっている。
バッファ２４が接続されている。クロックバッファ２４
は、前記インバータ２２の出力によりクロックφとその
反転のクロックφバーを生成し、そのうち、クロックφ
は、前記クロックドＮＡＮＤゲート１２とクロックドＮ
ＯＲゲート１６へ供給され、クロックφバーは、クロッ
クドインバータ１４，１８に供給されるようになってい
る。そして、インバータ１５，１９の出力がアドレス相
補信号ＡＣ，ＡＣバーとしてアドレスデコーダ３へ出力
される構成となっている。
【００３１】なお、クロックドＮＡＮＤゲート１２、イ
ンバータ１３、クロックドインバータ１４及びインバー
タ１５で構成されるブロック３１は、図１に示すラッチ
４ｂ−０に相当する機能を有し、また、クロックドＮＯ
Ｒゲート１６、インバータ１７、クロックドインバータ
１８、及びインバータ１９で構成されるブロック３２
は、図１に示すラッチ４ｄ−０に相当する機能を有す
る。また、インバータ２１，２２，２３及びクロックド
バッファ２４は、図１の書換え回路４ｆ−０に相当す
る。
ンバータ１３、クロックドインバータ１４及びインバー
タ１５で構成されるブロック３１は、図１に示すラッチ
４ｂ−０に相当する機能を有し、また、クロックドＮＯ
Ｒゲート１６、インバータ１７、クロックドインバータ
１８、及びインバータ１９で構成されるブロック３２
は、図１に示すラッチ４ｄ−０に相当する機能を有す
る。また、インバータ２１，２２，２３及びクロックド
バッファ２４は、図１の書換え回路４ｆ−０に相当す
る。
【００３２】次に動作を説明する。
【００３３】インバータ１５とインバータ１９の出力
（アドレス相補信号）ＡＣ，ＡＣバーが逆相のデータを
出力しているときは（正常動作時）、ＮＡＮＤゲート２
０の出力が“Ｈ”レベルになり、その結果、クロックド
ＮＡＮＤゲート１２はクロックドインバータとして動作
して、ブロック３１はラッチとして機能する。
（アドレス相補信号）ＡＣ，ＡＣバーが逆相のデータを
出力しているときは（正常動作時）、ＮＡＮＤゲート２
０の出力が“Ｈ”レベルになり、その結果、クロックド
ＮＡＮＤゲート１２はクロックドインバータとして動作
して、ブロック３１はラッチとして機能する。
【００３４】具体的に説明すると、クロックドＮＡＮＤ
ゲート１２がスルー状態となるクロックφの“Ｈ”レベ
ル時では、インバータ１１の出力の反転データがクロッ
クドＮＡＮＤゲート１２の出力となり、このとき、イン
バータ１４はハイインピーダンス状態であるので、クロ
ックドＮＡＮＤゲート１２の出力がそのままインバータ
１５で反転されて信号ＡＣとして出力される。つまり、
ブロック３１で示されるラッチ４ｂ−０は開状態であ
る。
ゲート１２がスルー状態となるクロックφの“Ｈ”レベ
ル時では、インバータ１１の出力の反転データがクロッ
クドＮＡＮＤゲート１２の出力となり、このとき、イン
バータ１４はハイインピーダンス状態であるので、クロ
ックドＮＡＮＤゲート１２の出力がそのままインバータ
１５で反転されて信号ＡＣとして出力される。つまり、
ブロック３１で示されるラッチ４ｂ−０は開状態であ
る。
【００３５】また、クロックφが“Ｌ”レベルのとき、
クロックドＮＡＮＤゲート１２はハイインピーダンス状
態となり、このとき、クロックドインバータ１４はイン
バータ動作を行うので、ブロック３１は前記のクロック
φの“Ｈ”レベル時の入力データを保持する。つまり、
ブロック３１で示すラッチ４ｂ−０は閉状態である。
クロックドＮＡＮＤゲート１２はハイインピーダンス状
態となり、このとき、クロックドインバータ１４はイン
バータ動作を行うので、ブロック３１は前記のクロック
φの“Ｈ”レベル時の入力データを保持する。つまり、
ブロック３１で示すラッチ４ｂ−０は閉状態である。
【００３６】ブロック３２についても同様に、クロック
ドＮＯＲゲート１６がクロックドインバータとして動作
して、ブロック３１はラッチとして機能する。
ドＮＯＲゲート１６がクロックドインバータとして動作
して、ブロック３１はラッチとして機能する。
【００３７】一方、インバータ１５とインバータ１９が
共に“Ｈ”レベルを出力しているとき（多重セル選択発
生時）では、ＮＡＮＤゲート２０は“Ｌ”レベルを出力
する。このとき、クロックバッファ２４が出力するクロ
ックφは、クロックドＮＡＮＤゲート１２とクロックド
ＮＯＲゲート１６が共にスルーになるように“Ｈ”レベ
ルにコントロールされ、クロックドＮＡＮＤゲート１２
の出力は“Ｈ”レベルに、クロックドＮＯＲゲート１６
の出力は“Ｌ”レベルになり、ラッチ４ｂ−０，４ｄ−
０のデータは書換えられ、多重セル選択は回避される。
共に“Ｈ”レベルを出力しているとき（多重セル選択発
生時）では、ＮＡＮＤゲート２０は“Ｌ”レベルを出力
する。このとき、クロックバッファ２４が出力するクロ
ックφは、クロックドＮＡＮＤゲート１２とクロックド
ＮＯＲゲート１６が共にスルーになるように“Ｈ”レベ
ルにコントロールされ、クロックドＮＡＮＤゲート１２
の出力は“Ｈ”レベルに、クロックドＮＯＲゲート１６
の出力は“Ｌ”レベルになり、ラッチ４ｂ−０，４ｄ−
０のデータは書換えられ、多重セル選択は回避される。
【００３８】
【発明の効果】以上詳細に説明したように、第１及び第
２の発明によれば、第１及び第２のラッチと、データ検
出回路と、データ書換え回路とを備えたので、多重セル
選択が回避され、過剰が電流が流れたり、セルデータが
破壊されたりすることを防ぐことが可能となる。
２の発明によれば、第１及び第２のラッチと、データ検
出回路と、データ書換え回路とを備えたので、多重セル
選択が回避され、過剰が電流が流れたり、セルデータが
破壊されたりすることを防ぐことが可能となる。
【図１】本発明を実施した半導体記憶装置の概略の全体
構成を示すブロック図である。
構成を示すブロック図である。
【図２】本実施形態におけるデコーダ付加回路の具体的
な１ビット構成を示す回路図である。
な１ビット構成を示す回路図である。
【図３】従来のデコーダ付加回路の１ビット構成を示す
回路図である。
回路図である。
【図４】従来の他のデコーダ付加回路の１ビット構成を
示す回路図である。
示す回路図である。
１ メモリセルアレイ ２ ワード線 ３ アドレスデコーダ ４−０，４−１，…，４−ｎ 付加回路 ５ 出力回路 ４ｂ−０，４ｄ−０ ラッチ ４ｅ−０ 検出回路 ４ｆ−０ 書換え回路 ＡＣ，ＡＣバー アドレス相補信号
Claims (2)
- 【請求項１】 メモリセルアレイ中の所定のメモリセル
を選択すべくアドレス入力をデコードするアドレスデコ
ーダの入力側に接続され、該アドレスデコーダへ供給す
る前記アトレス入力を相補的にラッチする第１及び第２
のラッチと、 前記第１及び第２のラッチのラッチデータが同相である
か否かを検出するデータ検出回路と、 前記データ検出回路により同相であることが検出された
ときに、前記第１と第２のラッチのラッチデータを逆相
となるように書換えるデータ書換え回路とを備えたこと
を特徴とする半導体集積回路。 - 【請求項２】 複数のメモリセルが配列されたメモリセ
ルアレイと、アドレス相補信号をデコードして前記メモ
リセルアレイ中の所定のメモリセルを選択するアドレス
デコーダと、前記アドレスデコーダの前段に接続されア
ドレス入力を保持して前記アドレス相補信号を生成する
デコーダ付加回路とを備えた半導体記憶装置において、 前記デコーダ付加回路は、 前記アトレス入力を相補的にラッチして前記アドレス相
補信号として出力する第１及び第２のラッチと、 前記第１及び第２のラッチのラッチデータが同相である
か否かを検出するデータ検出回路と、 前記データ検出回路により同相であることが検出された
ときに、前記第１と第２のラッチのラッチデータを逆相
となるように書換えるデータ書換え回路とを備えたこと
を特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7243350A JPH0991967A (ja) | 1995-09-21 | 1995-09-21 | 半導体集積回路及び半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7243350A JPH0991967A (ja) | 1995-09-21 | 1995-09-21 | 半導体集積回路及び半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0991967A true JPH0991967A (ja) | 1997-04-04 |
Family
ID=17102530
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7243350A Pending JPH0991967A (ja) | 1995-09-21 | 1995-09-21 | 半導体集積回路及び半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0991967A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002163889A (ja) * | 2000-11-24 | 2002-06-07 | Oki Electric Ind Co Ltd | 同期型メモリのアドレスバッファ回路 |
| CN110267816A (zh) * | 2017-04-14 | 2019-09-20 | 惠普发展公司，有限责任合伙企业 | 流体管芯 |
-
1995
- 1995-09-21 JP JP7243350A patent/JPH0991967A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002163889A (ja) * | 2000-11-24 | 2002-06-07 | Oki Electric Ind Co Ltd | 同期型メモリのアドレスバッファ回路 |
| JP4560204B2 (ja) * | 2000-11-24 | 2010-10-13 | Ｏｋｉセミコンダクタ株式会社 | 同期型メモリのアドレスバッファ回路 |
| CN110267816A (zh) * | 2017-04-14 | 2019-09-20 | 惠普发展公司，有限责任合伙企业 | 流体管芯 |
| CN110267816B (zh) * | 2017-04-14 | 2020-11-17 | 惠普发展公司，有限责任合伙企业 | 流体管芯 |
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