JPH04368695A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH04368695A JPH04368695A JP3171672A JP17167291A JPH04368695A JP H04368695 A JPH04368695 A JP H04368695A JP 3171672 A JP3171672 A JP 3171672A JP 17167291 A JP17167291 A JP 17167291A JP H04368695 A JPH04368695 A JP H04368695A
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- Japan
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- 239000004065 semiconductor Substances 0.000 title claims description 14
- 230000004913 activation Effects 0.000 claims abstract description 23
- 238000010586 diagram Methods 0.000 description 23
- 230000007423 decrease Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は半導体集積回路に関し
、特に記憶装置に記録されているデータを調べるデータ
比較装置に関する。
、特に記憶装置に記録されているデータを調べるデータ
比較装置に関する。
【０００２】
【従来の技術】従来のデータ比較装置としてまず、１つ
の入力データに対して１つのセンスアンプを設けたもの
を図１６に示す。図１６はメモリとコンパレータの概略
を示す回路図である。この図において、１はメモリであ
り、１ａはデータを保持しているメモリセル、１ｂはビ
ット線、１ｃはビット線（反対）、１ｄはワード線であ
る。メモリセル１ａのデータは各ビット線１ｂ，１ｃか
ら双方向に読出し可能であり、ビット線１ｂと１ｃでは
同一内容のデータが反転した信号として取り出される。 ２は前記メモリ１の内容をセンスするセンスアンプであ
り、２ａ，２ｂはセンスアンプ２の入力端子でそれぞれ
正端子，負端子である。３はセンスアンプ２をアクティ
ブにするセンス信号、４はセンスアンプ２の出力端子、
６はセンスアンプ２の出力信号、７は反転回路（インバ
ータ）である。
の入力データに対して１つのセンスアンプを設けたもの
を図１６に示す。図１６はメモリとコンパレータの概略
を示す回路図である。この図において、１はメモリであ
り、１ａはデータを保持しているメモリセル、１ｂはビ
ット線、１ｃはビット線（反対）、１ｄはワード線であ
る。メモリセル１ａのデータは各ビット線１ｂ，１ｃか
ら双方向に読出し可能であり、ビット線１ｂと１ｃでは
同一内容のデータが反転した信号として取り出される。 ２は前記メモリ１の内容をセンスするセンスアンプであ
り、２ａ，２ｂはセンスアンプ２の入力端子でそれぞれ
正端子，負端子である。３はセンスアンプ２をアクティ
ブにするセンス信号、４はセンスアンプ２の出力端子、
６はセンスアンプ２の出力信号、７は反転回路（インバ
ータ）である。
【０００３】次に動作について説明する。メモリセル１
ａ内の記録データは微小電位のため直接的に、どういう
データなのか、（ＬかＨか）検知ができない。このため
センスアンプで増幅してから比較器で検出する。メモリ
セル１ａに“Ｈ”が記憶されている場合を例に取り説明
する。まず、ワード線１ｄがアクティブにされるとメモ
リセル１ａの内容が読みだされ、ビット線１ｂには“Ｈ
”が、ビット線１ｃには“Ｌ”が伝えられる。センス信
号３がアクティブになると、ビット線１ｂの“Ｈ”と、
ビット線１ｃの“Ｌ”のレベルをセンスアンプ２が判定
してセンスアンプ出力端子４に出力され出力信号６は“
Ｈ”を示す。
ａ内の記録データは微小電位のため直接的に、どういう
データなのか、（ＬかＨか）検知ができない。このため
センスアンプで増幅してから比較器で検出する。メモリ
セル１ａに“Ｈ”が記憶されている場合を例に取り説明
する。まず、ワード線１ｄがアクティブにされるとメモ
リセル１ａの内容が読みだされ、ビット線１ｂには“Ｈ
”が、ビット線１ｃには“Ｌ”が伝えられる。センス信
号３がアクティブになると、ビット線１ｂの“Ｈ”と、
ビット線１ｃの“Ｌ”のレベルをセンスアンプ２が判定
してセンスアンプ出力端子４に出力され出力信号６は“
Ｈ”を示す。
【０００４】次段のロジック回路で正出力が必要の場合
は出力信号６を直接取り出し、負出力が必要の場合反転
回路７の出力を取り出していた。
は出力信号６を直接取り出し、負出力が必要の場合反転
回路７の出力を取り出していた。
【０００５】次に図１７は２つのセンスアンプを設けた
ものを示し、図１６と異なる部分について説明する。左
側のセンスアンプ２は正出力信号の取り出し用で、又右
側のセンスアンプ２は負出力信号の取り出し用である。 即ち左右の出力信号６，６を直接取り出して、正出力及
び負出力をそれぞれ得ていた。
ものを示し、図１６と異なる部分について説明する。左
側のセンスアンプ２は正出力信号の取り出し用で、又右
側のセンスアンプ２は負出力信号の取り出し用である。 即ち左右の出力信号６，６を直接取り出して、正出力及
び負出力をそれぞれ得ていた。
【０００６】
【発明が解決しようとする課題】図１６のセンスアンプ
２が１個の場合は、次段のロジックで反対の出力信号（
反転信号）が必要なときは、反転回路７でセンスアンプ
２の出力信号を反転させて、反転信号を得ていた。従っ
てこの反転回路７の分だけ時間が長くなり、全体として
メモリのアクセスが遅くなるという欠点があった。又図
１７のセンスアンプが２個の場合は、正出力信号用の左
側センスアンプ２と、負出力信号用の右側センスアンプ
２とが同時に動作しているので、左右のセンスアンプで
消費される電流値が２倍になるという欠点があった。
２が１個の場合は、次段のロジックで反対の出力信号（
反転信号）が必要なときは、反転回路７でセンスアンプ
２の出力信号を反転させて、反転信号を得ていた。従っ
てこの反転回路７の分だけ時間が長くなり、全体として
メモリのアクセスが遅くなるという欠点があった。又図
１７のセンスアンプが２個の場合は、正出力信号用の左
側センスアンプ２と、負出力信号用の右側センスアンプ
２とが同時に動作しているので、左右のセンスアンプで
消費される電流値が２倍になるという欠点があった。
【０００７】第１の発明は、上記のような問題点を解消
するためになされたもので、１つの入力信号に対し、単
一のセンスアンプを用いて、高速に正負のどちらか一方
の信号を得ることを目的とする。第２，第３の発明は、
上記のような問題点を解消するためになされたもので、
特にメモリから出力されたデータと、外部もしくは内部
より与えられた比較データとの一致検出を高速に行える
比較装置を得ることを目的とする。
するためになされたもので、１つの入力信号に対し、単
一のセンスアンプを用いて、高速に正負のどちらか一方
の信号を得ることを目的とする。第２，第３の発明は、
上記のような問題点を解消するためになされたもので、
特にメモリから出力されたデータと、外部もしくは内部
より与えられた比較データとの一致検出を高速に行える
比較装置を得ることを目的とする。
【０００８】
【課題を解決するための手段】第１の発明は、記憶デー
タが正論理データ及び負論理データとして出力されるメ
モリセルと、前記正論理データを入力し正論理結果を出
力する正のセンスアンプと、前記負論理データを入力し
負論結果を出力する負のセンスアンプと、センス信号が
入力されたこれら正及び負のセンスアンプを制御する活
性化回路とを備えた。
タが正論理データ及び負論理データとして出力されるメ
モリセルと、前記正論理データを入力し正論理結果を出
力する正のセンスアンプと、前記負論理データを入力し
負論結果を出力する負のセンスアンプと、センス信号が
入力されたこれら正及び負のセンスアンプを制御する活
性化回路とを備えた。
【０００９】第２の発明は、上記第１の発明において、
正論理結果と前記負論理結果とを比較して一致，不一致
の結果を出力する一致信号出力回路と、センス信号が入
力されて前記活性化回路を制御して前記正のセンスアン
プ又は負のセンスアンプのうちいずれか一方を動作させ
る選択回路とを備えた。
正論理結果と前記負論理結果とを比較して一致，不一致
の結果を出力する一致信号出力回路と、センス信号が入
力されて前記活性化回路を制御して前記正のセンスアン
プ又は負のセンスアンプのうちいずれか一方を動作させ
る選択回路とを備えた。
【００１０】第３の発明は、上記第１の発明において、
センス信号が入力されて前記正のセンスアンプからの正
論理結果と前記負のセンスアンプの負論理結果とのうち
いずれか一方を選択させる出力選択回路を備えた。
センス信号が入力されて前記正のセンスアンプからの正
論理結果と前記負のセンスアンプの負論理結果とのうち
いずれか一方を選択させる出力選択回路を備えた。
【００１１】
【作用】第１の発明においては、外部もしくは内部から
の選択信号により、一方のセンスアンプのみを活性化し
、活性化されたセンスアンプの信号のみを有効信号とし
て出力する。
の選択信号により、一方のセンスアンプのみを活性化し
、活性化されたセンスアンプの信号のみを有効信号とし
て出力する。
【００１２】第２の発明においては、比較データを利用
して一方のセンスアンプ群を選択的に有効とすることに
より、又、第３の発明においては、比較データを利用し
て一方のセンスアンプ群の出力を選択的に有効とするこ
とにより、メモリセルからのデータを読み出すと同時に
、読み出されたデータと、外部より与えられた比較デー
タもしくは内部で生成された比較データとの一致，不一
致を検出する比較動作が行なわれる。
して一方のセンスアンプ群を選択的に有効とすることに
より、又、第３の発明においては、比較データを利用し
て一方のセンスアンプ群の出力を選択的に有効とするこ
とにより、メモリセルからのデータを読み出すと同時に
、読み出されたデータと、外部より与えられた比較デー
タもしくは内部で生成された比較データとの一致，不一
致を検出する比較動作が行なわれる。
【００１３】
【実施例】以下、第１の実施例の図について説明する。
なお、図１７と同じものは同一の符号を用いて説明を省
略する。図１は、本発明とするところのセンスアンプ構
成を示すブロック図である。図において、２−１は、正
端子２ａ−１に正論理データを、負端子２ｂ−１に負論
理データを入力とし正論理データを出力する正センスア
ンプ、２−２は正端子２ａ−２に負論理データを、負端
子２ｂ−２に正論理データを入力とし負論理データを出
力する負センスアンプ、４−１，４−２は正センスアン
プ２−１及び負センスアンプ２−２の各出力端子、５−
１は正センスアンプ２−１を有効とする外部もしくは内
部で生成されたセンス信号、５−２は負センスアンプ２
−２を有効とする外部もしくは内部で生成されたセンス
信号、６−１，６−２は正センスアンプ２−１及び負セ
ンスアンプ２−２それぞれ正負の出力信号である。ａ〜
ｅはそれぞれＦＥＴトランジスタを示す。
略する。図１は、本発明とするところのセンスアンプ構
成を示すブロック図である。図において、２−１は、正
端子２ａ−１に正論理データを、負端子２ｂ−１に負論
理データを入力とし正論理データを出力する正センスア
ンプ、２−２は正端子２ａ−２に負論理データを、負端
子２ｂ−２に正論理データを入力とし負論理データを出
力する負センスアンプ、４−１，４−２は正センスアン
プ２−１及び負センスアンプ２−２の各出力端子、５−
１は正センスアンプ２−１を有効とする外部もしくは内
部で生成されたセンス信号、５−２は負センスアンプ２
−２を有効とする外部もしくは内部で生成されたセンス
信号、６−１，６−２は正センスアンプ２−１及び負セ
ンスアンプ２−２それぞれ正負の出力信号である。ａ〜
ｅはそれぞれＦＥＴトランジスタを示す。
【００１４】ここで図２，図３は、図１におけるメモリ
セル１ａの構成例であり、図２は高抵抗型メモリセル、
図３はフルＣＭＯＳ型メモリセルである。図４，図５は
、図１におけるセンスアンプ２（２−１，２−２）の他
の構成例であり、図４はカレントミラー型センスアンプ
を示し、図５は同一動作をするクロスカップル型センス
アンプである。
セル１ａの構成例であり、図２は高抵抗型メモリセル、
図３はフルＣＭＯＳ型メモリセルである。図４，図５は
、図１におけるセンスアンプ２（２−１，２−２）の他
の構成例であり、図４はカレントミラー型センスアンプ
を示し、図５は同一動作をするクロスカップル型センス
アンプである。
【００１５】次に動作について説明する。従来技術と同
様にメモリセル１ａに“Ｈ”が記憶されている場合を例
に取り説明する。まず、ワード線１ｄがアクティブにさ
れるとメモリセル１ａの内容が読みだされ、ビット線１
ｂには“Ｈ”が、ビット線（反転）１ｃには“Ｌ”が伝
えられる。この信号を受けて、正センスアンプ２−１に
は正端子２ａ−１に“Ｈ”が、負端子２ｂ−１に“Ｌ”
が入力される。負センスアンプ２−２には正端子２ａ−
２に“Ｌ”が、負端子２ｂ−２に“Ｈ”が入力される。
様にメモリセル１ａに“Ｈ”が記憶されている場合を例
に取り説明する。まず、ワード線１ｄがアクティブにさ
れるとメモリセル１ａの内容が読みだされ、ビット線１
ｂには“Ｈ”が、ビット線（反転）１ｃには“Ｌ”が伝
えられる。この信号を受けて、正センスアンプ２−１に
は正端子２ａ−１に“Ｈ”が、負端子２ｂ−１に“Ｌ”
が入力される。負センスアンプ２−２には正端子２ａ−
２に“Ｌ”が、負端子２ｂ−２に“Ｈ”が入力される。
【００１６】ここで一方のセンス信号５−１がアサート
されて“Ｈ”で、他方のセンス信号５−２がアサートさ
れず“Ｌ”であると、正センスアンプ２−１のみが動作
し、正の出力信号を得ることができる。正センスアンプ
２−１のトランジスタｅのゲートには負端子２ｂ−１に
“Ｌ”が与えられているので、トランジスタｅは断とな
り、そのコレクタ側はトランジスタｄを介して電圧Ｅに
より“Ｈ”に保たれている。従って出力信号６−１は正
（Ｈ）である。ここではセンス信号５−１によりトラン
ジスタｃはオンとなっている。負センスアンプ２−２は
、センス信号５−２が“Ｌ”であるのでトランジスタｃ
がオフとなり、正負端子２ａ−２，２ｂ−２へ正負（“
Ｈ”，“Ｌ”）が与えられても反応せず、活性化しない
ので電流の消費が発生しない。
されて“Ｈ”で、他方のセンス信号５−２がアサートさ
れず“Ｌ”であると、正センスアンプ２−１のみが動作
し、正の出力信号を得ることができる。正センスアンプ
２−１のトランジスタｅのゲートには負端子２ｂ−１に
“Ｌ”が与えられているので、トランジスタｅは断とな
り、そのコレクタ側はトランジスタｄを介して電圧Ｅに
より“Ｈ”に保たれている。従って出力信号６−１は正
（Ｈ）である。ここではセンス信号５−１によりトラン
ジスタｃはオンとなっている。負センスアンプ２−２は
、センス信号５−２が“Ｌ”であるのでトランジスタｃ
がオフとなり、正負端子２ａ−２，２ｂ−２へ正負（“
Ｈ”，“Ｌ”）が与えられても反応せず、活性化しない
ので電流の消費が発生しない。
【００１７】次に次段のロジックで負の出力信号を必要
とする場合には、他方のセンス信号５−２をアサートす
る“Ｈ”とし、一方のセンス信号５−１をアサートしな
い“Ｌ”とする。するとトランジスタｃがオンとなり、
右側の負センスアンプ２−２が活性化し、トランジスタ
ｂの負端子２ｂ−２には“Ｈ”が与えられているので、
トランジスタｂが接（オン）となり、そのコレクタ側は
電圧が降下し、出力信号６−２は負（Ｌ）である。この
とき正センスアンプ２−１は活性化せず電流消費は一方
のセンスアンプ２−２のみとなり最小となる。
とする場合には、他方のセンス信号５−２をアサートす
る“Ｈ”とし、一方のセンス信号５−１をアサートしな
い“Ｌ”とする。するとトランジスタｃがオンとなり、
右側の負センスアンプ２−２が活性化し、トランジスタ
ｂの負端子２ｂ−２には“Ｈ”が与えられているので、
トランジスタｂが接（オン）となり、そのコレクタ側は
電圧が降下し、出力信号６−２は負（Ｌ）である。この
とき正センスアンプ２−１は活性化せず電流消費は一方
のセンスアンプ２−２のみとなり最小となる。
【００１８】次に、第２の実施例の図について説明する
。なお、図１から図５及び図１７と同じものは同一の符
号を用いて説明を省略する。図６は前記第１の発明のセ
ンスアンプ構成を用いた比較装置のブロック図であり、
図７は図６カレントミラー型センスアンプを用いた詳細
一構成例である。図において、５はセンス信号であるが
本実施例では外部から与えられた比較データ（以下比較
データ５と記す）と兼用させ、５−１は正比較データ、
５−２は負比較データとする。９は比較データ５を入力
としその反転信号を出力する反転回路、１０−１，１０
−２は、正センスアンプ２−１及び負センスアンプ２−
２内に設けられ、それぞれ正比較データ５−１、負比較
データ５−２を入力とし正センスアンプ２−１または負
センスアンプ２−２を有効とするか否かを決定する活性
化回路であり、ここでは２つのＮ型トランジスタで構成
されている。１１は、正センスアンプ２−１及び負セン
スアンプ２−２の出力信号６−１，６−２を入力とし、
比較データ５とメモリセル１ａに記憶されているデータ
が一致しているか否かを検出する一致信号出力回路であ
り、ここではＮＡＮＤ回路＋反転回路構成となっている
。
。なお、図１から図５及び図１７と同じものは同一の符
号を用いて説明を省略する。図６は前記第１の発明のセ
ンスアンプ構成を用いた比較装置のブロック図であり、
図７は図６カレントミラー型センスアンプを用いた詳細
一構成例である。図において、５はセンス信号であるが
本実施例では外部から与えられた比較データ（以下比較
データ５と記す）と兼用させ、５−１は正比較データ、
５−２は負比較データとする。９は比較データ５を入力
としその反転信号を出力する反転回路、１０−１，１０
−２は、正センスアンプ２−１及び負センスアンプ２−
２内に設けられ、それぞれ正比較データ５−１、負比較
データ５−２を入力とし正センスアンプ２−１または負
センスアンプ２−２を有効とするか否かを決定する活性
化回路であり、ここでは２つのＮ型トランジスタで構成
されている。１１は、正センスアンプ２−１及び負セン
スアンプ２−２の出力信号６−１，６−２を入力とし、
比較データ５とメモリセル１ａに記憶されているデータ
が一致しているか否かを検出する一致信号出力回路であ
り、ここではＮＡＮＤ回路＋反転回路構成となっている
。
【００１９】次に動作について説明する。先の実施例と
同様にメモリセル１ａに“Ｈ”が記憶されている場合を
例に取り説明する。まず、ワード線１ｄがアクティブに
されるとメモリセル１ａの内容が読みだされ、ビット線
１ｂには“Ｈ”が、ビット線１ｃには“Ｌ”が伝えられ
る。この信号を受けて、正センスアンプ２−１には正端
子２ａ−１に“Ｈ”が、負端子２ｂ−１に“Ｌ”が入力
される。負センスアンプ２−２には正端子２ａ−２に“
Ｌ”が、負端子２ｂ−２に“Ｈ”が入力される。
同様にメモリセル１ａに“Ｈ”が記憶されている場合を
例に取り説明する。まず、ワード線１ｄがアクティブに
されるとメモリセル１ａの内容が読みだされ、ビット線
１ｂには“Ｈ”が、ビット線１ｃには“Ｌ”が伝えられ
る。この信号を受けて、正センスアンプ２−１には正端
子２ａ−１に“Ｈ”が、負端子２ｂ−１に“Ｌ”が入力
される。負センスアンプ２−２には正端子２ａ−２に“
Ｌ”が、負端子２ｂ−２に“Ｈ”が入力される。
【００２０】ここで、比較データ５は、正センスアンプ
２−１内にある活性化回路１０−１に正比較データ５−
１として入力されるとともに、反転回路９により比較デ
ータ５が反転した負比較データ５−２が負センスアンプ
２−２内にある活性化回路１０−２に入力される。
２−１内にある活性化回路１０−１に正比較データ５−
１として入力されるとともに、反転回路９により比較デ
ータ５が反転した負比較データ５−２が負センスアンプ
２−２内にある活性化回路１０−２に入力される。
【００２１】負端子２ｂ−１に“Ｌ”が入力されている
ので、トランジスタｅはオフとなり、電圧降下が起らず
出力端子４−１は、トランジスタｄを介して与えられた
電圧Ｅの分圧で“Ｈ”となる。一方、負比較データ５−
２は“Ｌ”であり、活性化回路１０−２のＮ型トランジ
スタはオフしているため、負センスアンプ２−２は非動
作状態となる。負端子２ｂ−２には、“Ｈ”が与えられ
ているが、活性化回路１０−２がオフであるのでトラン
ジスタｂはオンとならず出力端子４−２は電圧降下を起
こさない。一方出力端子４−２にはトランジスタａを介
して電圧Ｅの分圧が与えられているため、結果として出
力信号６−２は“Ｈ”である。一致信号出力回路１１は
正センスアンプ２−１及び負センスアンプ２−２の出力
信号６−１（“Ｈ”），６−２（“Ｈ”）を受けて、メ
モリセル１ａの内容と比較データ５が一致したことを示
す“Ｈ”を一致信号８として出力される。
ので、トランジスタｅはオフとなり、電圧降下が起らず
出力端子４−１は、トランジスタｄを介して与えられた
電圧Ｅの分圧で“Ｈ”となる。一方、負比較データ５−
２は“Ｌ”であり、活性化回路１０−２のＮ型トランジ
スタはオフしているため、負センスアンプ２−２は非動
作状態となる。負端子２ｂ−２には、“Ｈ”が与えられ
ているが、活性化回路１０−２がオフであるのでトラン
ジスタｂはオンとならず出力端子４−２は電圧降下を起
こさない。一方出力端子４−２にはトランジスタａを介
して電圧Ｅの分圧が与えられているため、結果として出
力信号６−２は“Ｈ”である。一致信号出力回路１１は
正センスアンプ２−１及び負センスアンプ２−２の出力
信号６−１（“Ｈ”），６−２（“Ｈ”）を受けて、メ
モリセル１ａの内容と比較データ５が一致したことを示
す“Ｈ”を一致信号８として出力される。
【００２２】これに対し、比較データ５が“Ｌ”の場合
、正比較データ５−１は“Ｌ”であり、活性化回路１０
−１のＮ型トランジスタはオフしているため、正センス
アンプ２−１は非動作状態となる。負端子２ｂ−１には
“Ｈ”が与えられて、トランジスタｅはオフで電圧降下
は起きない。又、出力端子４−１にはトランジスタｄを
介して電圧Ｅの分圧が与えられているため、結果として
出力信号６−１は“Ｈ”である。一方、負比較データ５
−２は“Ｈ”であり、活性化回路１０−２のＮ型トラン
ジスタはオンするので、負センスアンプ２−２が動作す
る。このとき負端子２ｂ−２には“Ｈ”が与えられトラ
ンジスタｂはオンし、電圧降下を起こし、出力端子４−
２のレベルは“Ｌ”となる。一致信号出力回路１１は正
センスアンプ２−１及び負センスアンプ２−２の出力信
号６−１（“Ｈ”），６−２（“Ｌ”）を受けて、メモ
リセル１ａの内容と比較データ５が不一致であることを
示す“Ｌ”を一致信号８として出力する。
、正比較データ５−１は“Ｌ”であり、活性化回路１０
−１のＮ型トランジスタはオフしているため、正センス
アンプ２−１は非動作状態となる。負端子２ｂ−１には
“Ｈ”が与えられて、トランジスタｅはオフで電圧降下
は起きない。又、出力端子４−１にはトランジスタｄを
介して電圧Ｅの分圧が与えられているため、結果として
出力信号６−１は“Ｈ”である。一方、負比較データ５
−２は“Ｈ”であり、活性化回路１０−２のＮ型トラン
ジスタはオンするので、負センスアンプ２−２が動作す
る。このとき負端子２ｂ−２には“Ｈ”が与えられトラ
ンジスタｂはオンし、電圧降下を起こし、出力端子４−
２のレベルは“Ｌ”となる。一致信号出力回路１１は正
センスアンプ２−１及び負センスアンプ２−２の出力信
号６−１（“Ｈ”），６−２（“Ｌ”）を受けて、メモ
リセル１ａの内容と比較データ５が不一致であることを
示す“Ｌ”を一致信号８として出力する。
【００２３】なお図８では、一致信号出力回路１１の、
正比較データ５−１と負比較データ５−２の配線がトラ
ンジスタｈ，ｉのゲートを貫通して示しているが、正比
較データ５−１が一方の活性化回路１０−１に、負比較
データ５−２が他方の活性化回路１０−２に与えられる
のを単に示しているものである。
正比較データ５−１と負比較データ５−２の配線がトラ
ンジスタｈ，ｉのゲートを貫通して示しているが、正比
較データ５−１が一方の活性化回路１０−１に、負比較
データ５−２が他方の活性化回路１０−２に与えられる
のを単に示しているものである。
【００２４】次に動作について説明する。先の実施例と
同様にメモリセル１ａに“Ｈ”が記憶されている場合を
例に取り説明する。まず、ワード線１ｄがアクティブに
されるとメモリセル１ａの内容が読みだされ、ビット線
１ｂには“Ｈ”が、ビット線１ｃには“Ｌ”が伝えられ
る。この信号を受けて、正センスアンプ２−１には正端
子２ａ−１に“Ｈ”が、負端子２ｂ−１に“Ｌ”が入力
される。負センスアンプ２−２には正端子２ａ−２に“
Ｌ”が、負端子２ｂ−２に“Ｈ”が入力される。
同様にメモリセル１ａに“Ｈ”が記憶されている場合を
例に取り説明する。まず、ワード線１ｄがアクティブに
されるとメモリセル１ａの内容が読みだされ、ビット線
１ｂには“Ｈ”が、ビット線１ｃには“Ｌ”が伝えられ
る。この信号を受けて、正センスアンプ２−１には正端
子２ａ−１に“Ｈ”が、負端子２ｂ−１に“Ｌ”が入力
される。負センスアンプ２−２には正端子２ａ−２に“
Ｌ”が、負端子２ｂ−２に“Ｈ”が入力される。
【００２５】ここで、比較データ５は、正センスアンプ
２−１内にある活性化回路１０−１に正比較データ５−
１として入力されるとともに、反転回路９により比較デ
ータ５が反転した負比較データ５−２が負センスアンプ
２−２内にある活性化回路１０−２に入力される。
２−１内にある活性化回路１０−１に正比較データ５−
１として入力されるとともに、反転回路９により比較デ
ータ５が反転した負比較データ５−２が負センスアンプ
２−２内にある活性化回路１０−２に入力される。
【００２６】負端子２ｂ−１に“Ｌ”が入力されている
のでトランジスタｅはオフとなり、電圧降下が起らず、
出力端子４−１は、トランジスタｄを介して与えられた
電圧Ｅの分圧で“Ｈ”となる。一方、負比較データ５−
２は“Ｌ”であり、活性化回路１０−２のＮ型トランジ
スタはオフしているため、負センスアンプ２−２は非動
作状態となる。負端子２ｂ−２には、“Ｈ”が与えられ
ているが、活性化回路１０−２がオフであるのでトラン
ジスタｂはオンとならず出力端子４−２は電圧降下を起
こさない。一方出力端子４−２にはトランジスタａを介
して電圧Ｅの分圧が与えられているため、結果として出
力信号６−２は“Ｈ”である。一致信号出力回路１１は
正センスアンプ２−１及び負センスアンプ２−２の出力
信号６−１（“Ｈ”），６−２（“Ｈ”）を受けて、メ
モリセル１ａの内容と比較データ５が一致したことを示
す“Ｈ”を一致信号８として出力される。
のでトランジスタｅはオフとなり、電圧降下が起らず、
出力端子４−１は、トランジスタｄを介して与えられた
電圧Ｅの分圧で“Ｈ”となる。一方、負比較データ５−
２は“Ｌ”であり、活性化回路１０−２のＮ型トランジ
スタはオフしているため、負センスアンプ２−２は非動
作状態となる。負端子２ｂ−２には、“Ｈ”が与えられ
ているが、活性化回路１０−２がオフであるのでトラン
ジスタｂはオンとならず出力端子４−２は電圧降下を起
こさない。一方出力端子４−２にはトランジスタａを介
して電圧Ｅの分圧が与えられているため、結果として出
力信号６−２は“Ｈ”である。一致信号出力回路１１は
正センスアンプ２−１及び負センスアンプ２−２の出力
信号６−１（“Ｈ”），６−２（“Ｈ”）を受けて、メ
モリセル１ａの内容と比較データ５が一致したことを示
す“Ｈ”を一致信号８として出力される。
【００２７】これに対し、比較データ５が“Ｌ”の場合
、正比較データ５−１は“Ｌ”であり、活性化回路１０
−１のＮ型トランジスタはオフしているため、正センス
アンプ２−１は非動作状態となる。負端子２ｂ−１には
“Ｌ”が与えられて、トランジスタｅはオフで電圧降下
は起こさない。又、出力端子４−１にはトランジスタｄ
を介して電圧Ｅの分圧が与えられているため、結果とし
て出力信号６−１は“Ｈ”である。
、正比較データ５−１は“Ｌ”であり、活性化回路１０
−１のＮ型トランジスタはオフしているため、正センス
アンプ２−１は非動作状態となる。負端子２ｂ−１には
“Ｌ”が与えられて、トランジスタｅはオフで電圧降下
は起こさない。又、出力端子４−１にはトランジスタｄ
を介して電圧Ｅの分圧が与えられているため、結果とし
て出力信号６−１は“Ｈ”である。
【００２８】一方、負比較データ５−２は“Ｈ”であり
、活性化回路１０−２のＮ型トランジスタはオンするの
で、負センスアンプ２−２が動作する。このとき負端子
２ｂ−２には“Ｈ”が与えられトランジスタｂはオンし
、電圧降下を起こし、出力端子４−２のレベルは“Ｌ”
となる。一致信号出力回路１１は正センスアンプ２−１
及び負センスアンプ２−２の出力信号６−１（“Ｈ”）
，６−２（“Ｌ”）を受けて、メモリセル１ａの内容と
比較データ５が不一致であることを示す“Ｌ”を一致信
号８として出力する。
、活性化回路１０−２のＮ型トランジスタはオンするの
で、負センスアンプ２−２が動作する。このとき負端子
２ｂ−２には“Ｈ”が与えられトランジスタｂはオンし
、電圧降下を起こし、出力端子４−２のレベルは“Ｌ”
となる。一致信号出力回路１１は正センスアンプ２−１
及び負センスアンプ２−２の出力信号６−１（“Ｈ”）
，６−２（“Ｌ”）を受けて、メモリセル１ａの内容と
比較データ５が不一致であることを示す“Ｌ”を一致信
号８として出力する。
【００２９】一致信号出力回路１１の動作を図１３に従
って説明する。まず、正比較データ５−１が“Ｈ”，負
比較データが“Ｌ”，出力信号６−１が“Ｈ”，出力信
号６−２が“Ｈ”のときは、トランジスタｈがオンし、
トランジスタｉがオフする。従って一致信号８はトラン
ジスタｈを介して出力信号６−１を出力するので“Ｈ”
となる。
って説明する。まず、正比較データ５−１が“Ｈ”，負
比較データが“Ｌ”，出力信号６−１が“Ｈ”，出力信
号６−２が“Ｈ”のときは、トランジスタｈがオンし、
トランジスタｉがオフする。従って一致信号８はトラン
ジスタｈを介して出力信号６−１を出力するので“Ｈ”
となる。
【００３０】次に正比較データが“Ｌ”，負比較データ
が“Ｈ”，出力信号６−１が“Ｈ”，出力信号６−２が
“Ｌ”のときはトランジスタｈがオフし、トランジスタ
ｉがオンとなる。従って一致信号８はトランジスタｉを
介して出力信号６−２を出力するので“Ｌ”となる。
が“Ｈ”，出力信号６−１が“Ｈ”，出力信号６−２が
“Ｌ”のときはトランジスタｈがオフし、トランジスタ
ｉがオンとなる。従って一致信号８はトランジスタｉを
介して出力信号６−２を出力するので“Ｌ”となる。
【００３１】一致信号を“Ｈ”として出力させるか、“
Ｌ”として出力させるかは、この回路以降の次段のロジ
ック回路が正論理を要求しているか、負論理を要求して
いるかによって決定する。いずれにしろ、一方のセンス
アンプのみを動作させて電力消費量を最小化する発明の
目的は達成される。
Ｌ”として出力させるかは、この回路以降の次段のロジ
ック回路が正論理を要求しているか、負論理を要求して
いるかによって決定する。いずれにしろ、一方のセンス
アンプのみを動作させて電力消費量を最小化する発明の
目的は達成される。
【００３２】次に、第３の実施例の図について説明する
。なお、図１から図８及び図１７と同じものは同一の符
号を用いて説明を省略する。図９は第３の実施例の比較
装置のブロック図であり、第２実施例のセンス信号と比
較信号とを分離したものである。図１０はその構成を詳
細に示したものである。図において、１２は選択回路で
一端が正センスアンプ２−１の出力端子に４−１に接続
され、そのゲートには正比較データ５−１が入力されて
いるＮ型トランジスタ１２−１と、一端が負センスアン
プ２−２の出力端子に４−２に接続されそのゲートには
負比較データ５−２が入力されているＮ型トランジスタ
１２−２とからなり、それぞれのＮ型トランジスタ１２
−１，１２−２の他端同士が接続されその接続点のノー
ドが出力となる。８は選択回路１２の出力で、メモリセ
ルに記憶されているデータと、比較データ５との比較結
果を示す一致信号である。３はセンス信号で、ＦＥＴト
ランジスタのゲートに印加されている。
。なお、図１から図８及び図１７と同じものは同一の符
号を用いて説明を省略する。図９は第３の実施例の比較
装置のブロック図であり、第２実施例のセンス信号と比
較信号とを分離したものである。図１０はその構成を詳
細に示したものである。図において、１２は選択回路で
一端が正センスアンプ２−１の出力端子に４−１に接続
され、そのゲートには正比較データ５−１が入力されて
いるＮ型トランジスタ１２−１と、一端が負センスアン
プ２−２の出力端子に４−２に接続されそのゲートには
負比較データ５−２が入力されているＮ型トランジスタ
１２−２とからなり、それぞれのＮ型トランジスタ１２
−１，１２−２の他端同士が接続されその接続点のノー
ドが出力となる。８は選択回路１２の出力で、メモリセ
ルに記憶されているデータと、比較データ５との比較結
果を示す一致信号である。３はセンス信号で、ＦＥＴト
ランジスタのゲートに印加されている。
【００３３】次に動作について説明する。第２の実施例
と同様にメモリセル１ａに“Ｈ”が記憶されている場合
先の実施例で示したように、ビット線１ｂには“Ｈ”が
、ビット線（反転）１ｃには“Ｌ”が伝えられる。この
信号を受けて、正センスアンプ２−１には正端子２ａ−
１に“Ｈ”が、負端子２ｂ−１に“Ｌ”が入力される。 負センスアンプ２−２には正端子２ａ−２に“Ｌ”が、
負端子２ｂ−２に“Ｈ”が入力される。センス信号３が
アクティブになることにより本実施例の両センスアンプ
２−１，２−２は比較動作状態となり、正センスアンプ
２−１の出力端子４−１は“Ｈ”、負センスアンプ２−
２の出力端子４−２は“Ｌ”となる。
と同様にメモリセル１ａに“Ｈ”が記憶されている場合
先の実施例で示したように、ビット線１ｂには“Ｈ”が
、ビット線（反転）１ｃには“Ｌ”が伝えられる。この
信号を受けて、正センスアンプ２−１には正端子２ａ−
１に“Ｈ”が、負端子２ｂ−１に“Ｌ”が入力される。 負センスアンプ２−２には正端子２ａ−２に“Ｌ”が、
負端子２ｂ−２に“Ｈ”が入力される。センス信号３が
アクティブになることにより本実施例の両センスアンプ
２−１，２−２は比較動作状態となり、正センスアンプ
２−１の出力端子４−１は“Ｈ”、負センスアンプ２−
２の出力端子４−２は“Ｌ”となる。
【００３４】この時、比較データ５が“Ｈ”の場合、正
比較データ５−１は“Ｈ”、負比較データ５−２は“Ｌ
”であり、選択回路１２のＮ型トランジスタ１２−１は
オンしＮ型トランジスタ１２−２はオフするので、正セ
ンスアンプ２−１の出力端子４−１の“Ｈ”が、メモリ
の内容“Ｈ”と比較データ“Ｈ”が一致したことを示す
一致信号８として出力される。
比較データ５−１は“Ｈ”、負比較データ５−２は“Ｌ
”であり、選択回路１２のＮ型トランジスタ１２−１は
オンしＮ型トランジスタ１２−２はオフするので、正セ
ンスアンプ２−１の出力端子４−１の“Ｈ”が、メモリ
の内容“Ｈ”と比較データ“Ｈ”が一致したことを示す
一致信号８として出力される。
【００３５】これに対し、比較データ５が“Ｌ”の場合
、正比較データ５−１は“Ｌ”、負比較データ５−２は
“Ｈ”であり、選択回路１２のＮ型トランジスタ１２−
１はオフしＮ型トランジスタ１２−２はオンするので、
負センスアンプ２−２の出力端子４−２の“Ｌ”が、メ
モリの内容“Ｈ”と比較データ“Ｌ”が不一致であるこ
とを示す一致信号８として出力される。ここでもメモリ
セル１ａの記録データの正負が即ちに検出できる。
、正比較データ５−１は“Ｌ”、負比較データ５−２は
“Ｈ”であり、選択回路１２のＮ型トランジスタ１２−
１はオフしＮ型トランジスタ１２−２はオンするので、
負センスアンプ２−２の出力端子４−２の“Ｌ”が、メ
モリの内容“Ｈ”と比較データ“Ｌ”が不一致であるこ
とを示す一致信号８として出力される。ここでもメモリ
セル１ａの記録データの正負が即ちに検出できる。
【００３６】なお、上記実施例では、センスアンプの構
成を、図４に示したカレントミラー型センスアンプを例
にとり説明したが、図５に示したクロスカップル型セン
スアンプでもよく、それ以外のセンスアンプであっても
よい。
成を、図４に示したカレントミラー型センスアンプを例
にとり説明したが、図５に示したクロスカップル型セン
スアンプでもよく、それ以外のセンスアンプであっても
よい。
【００３７】なお、第２実施例の一致信号出力回路１１
は図１１の２入力のＮＡＮＤ回路と反転回路で構成した
場合について説明したが、図１２に示したＮ型ＦＥＴト
ランジスタの構成でもよく、活性化されたセンスアンプ
の出力信号を有効として出力する回路構成であればよい
。第３の実施例の選択回路１２は図１３の２つのＮ型ト
ランジスタで構成した場合について説明したが、図１４
に示したＮ型とＰ型のＦＥＴを対向させたものを直列に
接続した構成でもよく、２入力の信号に対し一方の信号
を選択する回路構成であればよい。
は図１１の２入力のＮＡＮＤ回路と反転回路で構成した
場合について説明したが、図１２に示したＮ型ＦＥＴト
ランジスタの構成でもよく、活性化されたセンスアンプ
の出力信号を有効として出力する回路構成であればよい
。第３の実施例の選択回路１２は図１３の２つのＮ型ト
ランジスタで構成した場合について説明したが、図１４
に示したＮ型とＰ型のＦＥＴを対向させたものを直列に
接続した構成でもよく、２入力の信号に対し一方の信号
を選択する回路構成であればよい。
【００３８】本発明の半導体集積回路をＴＡＧメモリに
応用した例について説明する。ＴＡＧメモリとは、入力
アドレス中のＴＡＧ部分を記憶しておき、データ検索時
（比較動作時）に、入力されたアドレスのＴＡＧ部とキ
ャッシュメモリに記憶しているＴＡＧデータとを比較し
、一致しているかどうかの判定を行う比較機能付メモリ
である。これはキャッシュメモリ中のデータのキャッシ
ュヒット，ヒットミスの判定に使用される。
応用した例について説明する。ＴＡＧメモリとは、入力
アドレス中のＴＡＧ部分を記憶しておき、データ検索時
（比較動作時）に、入力されたアドレスのＴＡＧ部とキ
ャッシュメモリに記憶しているＴＡＧデータとを比較し
、一致しているかどうかの判定を行う比較機能付メモリ
である。これはキャッシュメモリ中のデータのキャッシ
ュヒット，ヒットミスの判定に使用される。
【００３９】図１５は、本発明の半導体装置を構成する
比較装置を用いたＴＡＧメモリの一実施例である。図に
おいて、１３は所定のレジスタに保持されたＡ０からＡ
２９の３０ビットからなる入力アドレス、１４は入力ア
ドレス１３の一部でありＡ０からＡ１９の上位２０ビッ
トからなるＴＡＧアドレス、１５は入力アドレス１３の
一部でありＡ２０からＡ２７の８ビットからなるエント
リアドレス、１６は入力アドレス１３の一部でありＡ２
８からＡ２９の２ビットからなるワードセレクトアドレ
ス、１７はエントリアドレス１５をデコードするエント
リデコーダ、１９はゲートに各比較装置の比較結果信号
８が入力され、一端がＧＮＤに接続されたディスチャー
ジトランジスタ、１８はディスチャージトランジスタ１
８の他端が接続されたマッチライン、２０はマッチライ
ン１８のレベルをセンスするヒット判定用のセンスアン
プ、２１はビット信号である。さて２２は本発明の比較
装置であり、ＴＡＧアドレスＡ０からＡ１９の各ビット
に対応して２０個設けられ、比較動作時にＴＡＧアドレ
ス１４の２０ビットがそれぞれ比較データとして２０個
の各比較装置２２に与えられる。又２５はこれら２０個
の比較装置からなるＴＡＧメモリである。
比較装置を用いたＴＡＧメモリの一実施例である。図に
おいて、１３は所定のレジスタに保持されたＡ０からＡ
２９の３０ビットからなる入力アドレス、１４は入力ア
ドレス１３の一部でありＡ０からＡ１９の上位２０ビッ
トからなるＴＡＧアドレス、１５は入力アドレス１３の
一部でありＡ２０からＡ２７の８ビットからなるエント
リアドレス、１６は入力アドレス１３の一部でありＡ２
８からＡ２９の２ビットからなるワードセレクトアドレ
ス、１７はエントリアドレス１５をデコードするエント
リデコーダ、１９はゲートに各比較装置の比較結果信号
８が入力され、一端がＧＮＤに接続されたディスチャー
ジトランジスタ、１８はディスチャージトランジスタ１
８の他端が接続されたマッチライン、２０はマッチライ
ン１８のレベルをセンスするヒット判定用のセンスアン
プ、２１はビット信号である。さて２２は本発明の比較
装置であり、ＴＡＧアドレスＡ０からＡ１９の各ビット
に対応して２０個設けられ、比較動作時にＴＡＧアドレ
ス１４の２０ビットがそれぞれ比較データとして２０個
の各比較装置２２に与えられる。又２５はこれら２０個
の比較装置からなるＴＡＧメモリである。
【００４０】ここで、ＴＡＧメモリ２５の構成は、ビッ
ト線１ｂ方向に２５６個、ワード線１ｄ方向に２１個の
２５６×２１ビット構成となっている。１本のワード線
につながる２１個のメモリセル列をエントリと呼ぶ。図
１５に示しているようにＴＡＧアドレスを記憶しておく
メモリは２５６エントリ×２０ビットである。２１ビッ
ト目のメモリ（０．２０）〜（２５５；２０）はそのエ
ントリが有効か無効化を示すバリッドビットに使用され
る。記憶しているデータと検索データの比較は２０ｂｉ
ｔ（０〜１９）で行なうため比較機能を持たせたセンス
アンプ対は２０対となる。２１ビット目のバリッドビッ
トは記憶しているデータをそのまま読み出します。即ち
正負一対のセンスアンプ２は各ビット列ごとに計２０対
設けられており、ＴＡＧアドレスのビットＡ０からＡ１
９に対応している。残りの１本のビット列は、対応する
エントリが有効であることを示すバリッドビット列であ
り、接続されているセンスアンプ２は図４，図５に示し
た一般的なカレントミラーセンスアンプやクロスカップ
ル型センスアンプの構成でバリッドビットのデータがそ
のまま読み出される。
ト線１ｂ方向に２５６個、ワード線１ｄ方向に２１個の
２５６×２１ビット構成となっている。１本のワード線
につながる２１個のメモリセル列をエントリと呼ぶ。図
１５に示しているようにＴＡＧアドレスを記憶しておく
メモリは２５６エントリ×２０ビットである。２１ビッ
ト目のメモリ（０．２０）〜（２５５；２０）はそのエ
ントリが有効か無効化を示すバリッドビットに使用され
る。記憶しているデータと検索データの比較は２０ｂｉ
ｔ（０〜１９）で行なうため比較機能を持たせたセンス
アンプ対は２０対となる。２１ビット目のバリッドビッ
トは記憶しているデータをそのまま読み出します。即ち
正負一対のセンスアンプ２は各ビット列ごとに計２０対
設けられており、ＴＡＧアドレスのビットＡ０からＡ１
９に対応している。残りの１本のビット列は、対応する
エントリが有効であることを示すバリッドビット列であ
り、接続されているセンスアンプ２は図４，図５に示し
た一般的なカレントミラーセンスアンプやクロスカップ
ル型センスアンプの構成でバリッドビットのデータがそ
のまま読み出される。
【００４１】次に、比較動作を例に取り説明する。まず
３０ビットのアドレス１３が入力されると、８ビットの
エントリアドレス１５はエントリデコーダ１７でデコー
ドされ２５６（２８）エントリの内、対応する一のエン
トリを選択する。選択されたエントリのワード線１ｄは
アクティブとなり、２０個のメモリセル１ａからなるエ
ントリのＴＡＧデータが各々のセンスアンプに伝えられ
る。今、選択されたエントリのバリッドビットは有効を
示す“１”とし、ＴＡＧデータは２０ビットすべて“１
”が記憶されているとする。入力されたアドレス１３の
ＴＡＧアドレス１４のうち少なくとも１ビットが“０“
のＴＡＧアドレスがあれば、そのビットは不一致となる
ので“Ｌ”を出力し、その不一致信号は反転回路を介し
て“Ｈ”となりディスチャージトランジスタ１９のゲー
トに入力される。“Ｈ”が入力されたディスチャージト
ランジスタ１９はオンするので、マッチライン１８のレ
ベルは下がる。このレベルをヒット判定センスアンプ２
０で検出して、ミスを示す“Ｈ”をヒット信号２１とし
て出力する。このように、記憶しているＴＡＧデータと
入力されたＴＡＧアドレス１４とを比較したとき１ビッ
トでも不一致のビットが存在すればマッチライン１８の
レベルが下がるためヒット信号２１はミスを示す。
３０ビットのアドレス１３が入力されると、８ビットの
エントリアドレス１５はエントリデコーダ１７でデコー
ドされ２５６（２８）エントリの内、対応する一のエン
トリを選択する。選択されたエントリのワード線１ｄは
アクティブとなり、２０個のメモリセル１ａからなるエ
ントリのＴＡＧデータが各々のセンスアンプに伝えられ
る。今、選択されたエントリのバリッドビットは有効を
示す“１”とし、ＴＡＧデータは２０ビットすべて“１
”が記憶されているとする。入力されたアドレス１３の
ＴＡＧアドレス１４のうち少なくとも１ビットが“０“
のＴＡＧアドレスがあれば、そのビットは不一致となる
ので“Ｌ”を出力し、その不一致信号は反転回路を介し
て“Ｈ”となりディスチャージトランジスタ１９のゲー
トに入力される。“Ｈ”が入力されたディスチャージト
ランジスタ１９はオンするので、マッチライン１８のレ
ベルは下がる。このレベルをヒット判定センスアンプ２
０で検出して、ミスを示す“Ｈ”をヒット信号２１とし
て出力する。このように、記憶しているＴＡＧデータと
入力されたＴＡＧアドレス１４とを比較したとき１ビッ
トでも不一致のビットが存在すればマッチライン１８の
レベルが下がるためヒット信号２１はミスを示す。
【００４２】これに対して、入力されたアドレス１３の
ＴＡＧアドレス１４すべてが“１”であれば、全てのビ
ットで一致するので、一致信号は反転回路を介して“Ｌ
”がディスチャージトランジスタ１９に入力される。ま
た、バリッドビットからの出力信号も“Ｈ”であるので
、反転回路を介して“Ｌ”がディスチャージトランジス
タ１９に入力される。これにより、ディスチャージトラ
ンジスタ１９はすべてオフするので、マッチライン１８
のレベルは下がらずにヒット判定センスアンプ２０に依
存した一定レベルを保つ。このレベルによりヒット判定
センスアンプ２０はヒットを示す“Ｌ”をヒット信号２
１として出力する。
ＴＡＧアドレス１４すべてが“１”であれば、全てのビ
ットで一致するので、一致信号は反転回路を介して“Ｌ
”がディスチャージトランジスタ１９に入力される。ま
た、バリッドビットからの出力信号も“Ｈ”であるので
、反転回路を介して“Ｌ”がディスチャージトランジス
タ１９に入力される。これにより、ディスチャージトラ
ンジスタ１９はすべてオフするので、マッチライン１８
のレベルは下がらずにヒット判定センスアンプ２０に依
存した一定レベルを保つ。このレベルによりヒット判定
センスアンプ２０はヒットを示す“Ｌ”をヒット信号２
１として出力する。
【００４３】なお、本実施例に用いた比較装置２２の一
致信号は、比較結果が一致であれば“Ｈ”、不一致であ
れば“Ｌ”としたが、比較結果が一致であれば“Ｌ”、
不一致であれば“Ｈ”となる比較装置２２の構成でもよ
く、その場合反転回路は不要となる。また、マッチライ
ン１８のプルアップをヒット判定センスアンプ２０で行
う構成で説明したが、比較動作直前にマッチライン１８
をプルアップする構成でもよい。
致信号は、比較結果が一致であれば“Ｈ”、不一致であ
れば“Ｌ”としたが、比較結果が一致であれば“Ｌ”、
不一致であれば“Ｈ”となる比較装置２２の構成でもよ
く、その場合反転回路は不要となる。また、マッチライ
ン１８のプルアップをヒット判定センスアンプ２０で行
う構成で説明したが、比較動作直前にマッチライン１８
をプルアップする構成でもよい。
【００４４】
【発明の効果】以上のように、第１の発明によれば、記
憶データが正論理データ及び負論理データとして出力さ
れるメモリセルと、前記正論理データを入力し正論理結
果を出力する正のセンスアンプと、前記負論理データを
入力し負論結果を出力する負のセンスアンプと、センス
信号が入力されてこれら正及び負のセンスアンプを制御
する活性化回路とを備えたので、高速かつ低消費電流で
あるセンスアンプ装置が得られる効果がある。
憶データが正論理データ及び負論理データとして出力さ
れるメモリセルと、前記正論理データを入力し正論理結
果を出力する正のセンスアンプと、前記負論理データを
入力し負論結果を出力する負のセンスアンプと、センス
信号が入力されてこれら正及び負のセンスアンプを制御
する活性化回路とを備えたので、高速かつ低消費電流で
あるセンスアンプ装置が得られる効果がある。
【００４５】第２の発明によれば、正論理結果と前記負
論理結果とを比較して一致，不一致の結果を出力する一
致信号出力回路と、センス信号が入力されて前記活性化
回路を制御して前記正のセンスアンプ又は負のセンスア
ンプのうちいずれか一方を動作させる選択回路とを備え
、また、第３の発明によればセンス信号が入力されて前
記正のセンスアンプからの正論理結果と前記負のセンス
アンプの負論理結果とのうちいずれか一方を選択させる
出力選択回路を備えたので、メモリに記憶されているデ
ータと比較データとの比較動作が高速に行える効果があ
る。
論理結果とを比較して一致，不一致の結果を出力する一
致信号出力回路と、センス信号が入力されて前記活性化
回路を制御して前記正のセンスアンプ又は負のセンスア
ンプのうちいずれか一方を動作させる選択回路とを備え
、また、第３の発明によればセンス信号が入力されて前
記正のセンスアンプからの正論理結果と前記負のセンス
アンプの負論理結果とのうちいずれか一方を選択させる
出力選択回路を備えたので、メモリに記憶されているデ
ータと比較データとの比較動作が高速に行える効果があ
る。
【図１】第１の発明の半導体集積回路を構成するセンス
アンプ構成を示すブロック図である。
アンプ構成を示すブロック図である。
【図２】高抵抗型ＳＲＡＭの一構成例を示す図である。
【図３】フルＣＭＯＳ型ＳＲＡＭの一構成例を示す図で
ある。
ある。
【図４】カレントミラー型センスアンプの一構成例を示
す図である。
す図である。
【図５】クロスカップル型センスアンプの一構成例を示
す図である。
す図である。
【図６】第１の発明のセンスアンプ構成を用いた第２の
発明の半導体集積回路としての比較装置のブロック図で
ある。
発明の半導体集積回路としての比較装置のブロック図で
ある。
【図７】図６のセンスアンプ構成を詳示した第２の発明
の半導体集積回路としての比較装置の一構成例を示す図
である。
の半導体集積回路としての比較装置の一構成例を示す図
である。
【図８】第２の発明の半導体集積回路としての比較装置
の他の構成例を示す図である。
の他の構成例を示す図である。
【図９】第３の発明の半導体集積回路としての比較装置
のブロック図である。
のブロック図である。
【図１０】図９のセンスアンプを詳示した半導体集積回
路としての比較装置の一構成例を示す図である。
路としての比較装置の一構成例を示す図である。
【図１１】一致信号出力回路１１の構成例を示す図であ
る。
る。
【図１２】一致信号出力回路１１の他の構成例を示す図
である。
である。
【図１３】選択回路１２の構成例を示す図である。
【図１４】選択回路１２の他の構成例を示す図である。
【図１５】本発明の半導体集積回路としての比較装置を
用いたＴＡＧメモリの一実施例を示す図である。
用いたＴＡＧメモリの一実施例を示す図である。
【図１６】従来の単一センスアンプ構成を用いた比較装
置の一構成例を示す図である。
置の一構成例を示す図である。
【図１７】従来の複数センスアンプ構成を用いた比較装
置の一構成例を示す図である。
置の一構成例を示す図である。
１ メモリ
１ａ メモリセル
１ｂ ビット線
１ｃ ビット線（反転）
１ｄ ワード線
２ センスアンプ
２−１ 正センスアンプ
２−２ 負センスアンプ
２ａ 正端子
２ｂ 負端子
３ センス信号
４ 出力端子
５ センス信号（比較データ）
６ 出力信号
８ 一致信号
１０ 活性化回路
１１ 一致信号出力回路
１２ 選択回路
Claims (3)
- 【請求項１】 記憶データが正論理データ及び負論理
データとして出力されるメモリセルと、前記正論理デー
タを入力し正論理結果を出力する正のセンスアンプと、
前記負論理データを入力し負論理結果を出力する負のセ
ンスアンプと、センス信号が入力されてこれら正及び負
のセンスアンプを制御する活性化回路とを備えたことを
特徴とする半導体集積回路。 - 【請求項２】 前記正論理結果と前記負論理結果とを
比較して一致，不一致の結果を出力する一致信号出力回
路と、センス信号が入力されて前記活性化回路を制御し
て前記正のセンスアンプ又は負のセンスアンプのうちい
ずれか一方を動作させる選択回路とを備えたことを特徴
とする請求項１の半導体集積回路。 - 【請求項３】 センス信号が入力されて前記正のセン
スアンプからの正論理結果と前記負のセンスアンプの負
論理結果とのうちいずれか一方を選択させる出力選択回
路を備えたことを特徴とする請求項１の半導体回路。
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|---|---|---|---|
| JP3171672A JP2738782B2 (ja) | 1991-06-17 | 1991-06-17 | 半導体集積回路 |
| US07/900,216 US5333127A (en) | 1991-06-17 | 1992-06-17 | Memory circuit with dual sense amplifier and amplifier control circuitry |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3171672A JP2738782B2 (ja) | 1991-06-17 | 1991-06-17 | 半導体集積回路 |
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| Publication Number | Publication Date |
|---|---|
| JPH04368695A true JPH04368695A (ja) | 1992-12-21 |
| JP2738782B2 JP2738782B2 (ja) | 1998-04-08 |
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ID=15927559
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3171672A Expired - Fee Related JP2738782B2 (ja) | 1991-06-17 | 1991-06-17 | 半導体集積回路 |
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| Country | Link |
|---|---|
| US (1) | US5333127A (ja) |
| JP (1) | JP2738782B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7359268B2 (en) | 2005-03-31 | 2008-04-15 | Hynix Semiconductor Inc. | Semiconductor memory device for low voltage |
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|---|---|---|---|---|
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| EP1750276B1 (en) * | 2005-07-29 | 2017-03-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
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Citations (2)
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| JPH02152095A (ja) * | 1988-12-02 | 1990-06-12 | Mitsubishi Electric Corp | 半導体装置 |
| JPH03100996A (ja) * | 1989-09-12 | 1991-04-25 | Toshiba Micro Electron Kk | 増幅回路 |
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| US4723224A (en) * | 1986-01-02 | 1988-02-02 | Motorola, Inc. | Content addressable memory having field masking |
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1991
- 1991-06-17 JP JP3171672A patent/JP2738782B2/ja not_active Expired - Fee Related
-
1992
- 1992-06-17 US US07/900,216 patent/US5333127A/en not_active Expired - Lifetime
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| US7359268B2 (en) | 2005-03-31 | 2008-04-15 | Hynix Semiconductor Inc. | Semiconductor memory device for low voltage |
Also Published As
| Publication number | Publication date |
|---|---|
| US5333127A (en) | 1994-07-26 |
| JP2738782B2 (ja) | 1998-04-08 |
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