JP3632113B2 - 連想メモリ装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、記憶した比較データと入力される入力データとを比較して、一致した比較データのアドレスを検出するCAM(Content Addressable Memory)と呼ばれる連想メモリ装置の技術に属する。
【0002】
【従来の技術】
一般に、連想メモリ装置は、頻繁に使用される同一のデータに対応した同一の処理を速やかに行うため、頻繁に使用される複数のデータを予め比較データとして記憶しておき、入力される入力データと一致した比較データに対応する出力線から信号を出力して、速やかにその入力データに対応した処理を行えるようにしたものである。
【0003】
例えば、比較データを予め記憶しておき、入力される入力データを比較データと比較して、比較結果である一致・不一致の2値信号に従って第1の半導体スイッチ素子をオン・オフ制御している。そして、第1の半導体スイッチ素子のオン・オフ状態を検出するために、第1の半導体スイッチ素子を第2の半導体スイッチ素子を介して電源に接続し、第2の半導体スイッチ素子を読取信号に応動してオンし、オン・オフ状態に応じて変化する第1の半導体スイッチ素子の端子電圧に基づいて比較結果を検出するようにしている。
【0004】
このような連想メモリ装置としては、外国文献(D.F.Fier,et al:A 36/72b CMOS Micro−Mainframe Chip Set DIGEST OF TECHNICAL PAPERS of ISSCC 86 p27のFIGURE 3−Content addressable memory function drawing)に記載されたものが知られている。
【0005】
【発明が解決しようとする課題】
上述した従来の技術で一致検出の高速化を図ろうとすれば、第2の半導体スイッチ素子の電流供給能力を上げて、第1の半導体スイッチ素子の端子電圧の変化を速めることが考えられる。しかしながら、この場合、電流供給量が増えるので、消費電流が大きくなってしまうという問題がある。
本発明が解決しようとする課題は、入力データとCAMセル内に記憶した比較データの比較結果を低消費電流で高速に検出することにある。
【0006】
【課題を解決するための手段】
上記課題は、比較結果に従ってオン・オフされる第1の半導体スイッチ素子に、マッチ線を介して電源から電流を供給する第2の半導体スイッチ素子に、第3の半導体スイッチ素子を並列に接続して、第2の半導体スイッチ素子をオンする検出時の読取信号の読み出し初期に、一時的に第3の半導体スイッチ素子をオンすることにより解決することができる。
【0007】
つまり、第1の半導体スイッチ素子に電源から供給する電流が第3の半導体スイッチ素子による分増えることから、第1の半導体スイッチ素子の端子電圧は速やかに変化するので、入力データと比較データの比較結果を高速に検出できる。また、第3の半導体スイッチ素子をオンさせるのは一時的であるから、消費電流の増加を低くおさえることができる。
【0008】
また、第3の半導体スイッチ素子により一時的に電流供給量を増加させることに代えて、インバータの入力と出力を第1の半導体スイッチ素子と第2の半導体スイッチ素子との接続線であるマッチ線に共通に接続して、読取信号の初期の一定期間だけインバータの電源をオンするようにしてもよい。これによれば、第3の半導体スイッチ素子と同様に、入力データと比較データの比較結果を高速に検出でき、消費電流の増加を低くおさえることができる。なおかつ、マッチ線の電圧の設定がインバータのP-MOSFETとN-MOSFETとのサイズ比で設定できる。このことにより、判定手段を同じサイズのインバータで設定すると、製造時のバラツキの影響を受けることなく、判定手段の入力電圧として安定したマッチ線の電圧設定ができる。
【0009】
【発明の実施の形態】
以下、本発明の第1の実施の形態について、図1、2を用いて説明する。図1は、本発明に係る連想メモリの実施の形態の全体構成図を示す。図2は、図1に示したCAMセル6と一致検出回路5との具体的な回路図の一例である。図1に示すように、連想メモリ装置は、メモリセル群1と、入力データラッチ回路2と、アドレスデコーダ3と、タイミング信号生成回路4と、一致検出回路5とを備えている。
【0010】
メモリセル群1は、行列配置された複数のCAMセル6有して形成されている。そして、列方向の数は入力データ又は比較データのデータ長(ビット数)に対応し、行方向の数は予め記憶させる比較データの数に対応している。各CAMセル6の構成は同一であり、図2のように形成されている。
【0011】
つまり、図2に示すように、インバータ8の出力端(A)をインバータ7の入力端に、インバータ7の出力端(B)をインバータ8の入力端に接続して、記憶手段に相当する1ビットのデータを記憶するラッチ回路を有している。そして、B端はN−MOSFET9のソースに接続され、A端はN−MOSFET10のソースに接続され、N−MOSFET9、10のゲートは、それぞれワード線WLに接続され、N−MOSFET9、10のドレインは各々ビット線!WD、WD(以下!は反転信号を意味する)に接続されている。ビット線!WD、WDの各々には、入力データの1ビット分のデータ!WD、WDが入力されるようになっている。また、N−MOSFET11とP−MOSFET13とを並列に接続して第1のトランスミッションゲートが形成され、N−MOSFET12とP−MOSFET14とを並列に接続して第2のトランスミッションゲートが形成され、第1と第2のトランスミッションゲートが直列に接続され、その共通接続点がN−MOSFET15のゲートに接続されている。また、第1のトランスミッションゲートは、A端が”H”レベルのとき、前記共通接続点とビット線!WDとを導通するように接続されている。また、第2のトランスミッションゲートは、B端が”H”レベルのとき前記共通接続点とビット線WDとを導通するように接続されている。これにより、第1と第2のトランスミッションゲートの共通接続点に、比較結果の2値信号を出力する比較手段が構成される。そして、比較結果の2値信号によりオン・オフされるN−MOSFET15は、ソースが接地され、ドレインがCAMセル6の出力端とされ、マッチ線を介して一致検出回路5に入力されている。
【0012】
一致検出回路5は、判定手段であるインバータ19の入力端にマッチ線を接続し、出力端にヒット線(HIT)を接続してなり、マッチ線は第2の半導体スイッチ素子であるP−MOSFET16と、これに並列接続された第3の半導体スイッチ素子であるN−MOSFET17を介して電源Vccが接続され、かつマッチ線はバイアス用のN−MOSFET18を介して接地され、P−MOSFET16とN−MOSFET18のゲートに読取信号CTLが入力され、N−MOSFET17のゲートに読取信号の初期の一定期間に同期して短パルスPGが入力されている。なお、P−MOSFET16とN−MOSFET18で形成されるインバータは、N−MOSFET15の駆動電流容量に対して、相対的に駆動能力の弱いインバータとされている。
【0013】
図2においては、説明を簡潔にするため、マッチ線(MATCH)にはCAMセル6が1つしか接続されていないが、実際はCAMセル群1の1行に対応したデータ長分の複数のCAMセル6の出力が、それぞれ同一のマッチ線に接続されている。同様に、CAMセル群1の1行に対応したデータ長分の複数のCAMセル6のワード線WLは共通に接続されている。
【0014】
アドレスデコーダ3は、アドレス信号を取り込んでデコードし、複数のCAMセル群の内の一行のCAMセル6に比較データを書き込むための書込許可信号を、アドレス信号に対応する一本のワード線WL0〜WLmに出力する。これにより、書込許可信号が入力されたCAMセル6の記憶手段に、そのときの入力データが比較データとして書き込まれる。
【0015】
タイミング信号生成回路4は、外部から入力されるクロック、リード、ライトの信号に基づいて、入力データラッチ回路2と一致検出回路5とを制御する書込信号(W_CLK)、読取信号(CTL)、短パルス(PG)を生成して出力するようになっている。
【0016】
入力データラッチ回路2は、タイミング信号生成回路4から出力される書込信号(W_CLK)に応じて入力データをラッチし、ラッチした入力データの各1ビットデータWD0〜WDnと、これを反転したビットデータ!WD0〜!WDnを、同一列の各CAMセル6に出力するようになっている。
【0017】
このように構成される第1の実施の形態の動作を説明する。
メモリセル群1への比較データの書き込み動作は、アドレスデコーダ3により1つの行のCAMセル6を指定するアドレス信号を取り込んでデコードし、デコードして選ばれたワード線に書込許可信号を出力する。書込許可信号が出力されたワード線に接続されたCAMセル6のN−MOSFET9,10がオンし、これにより記憶手段であるインバータ7,8からなるラッチ回路に、ビット線WD、!WD上の入力データの1ビットデータが、比較データの1ビットデータとして書込まれ記憶される。つまり、A端とB端の2値状態は相反する関係にあり、入力データに応じてA端とB端の2値状態が変化し、比較データの1ビットデータが記憶される。例えば、アドレスデコーダ3から書込許可信号が出力されると、ワード線WLが”H”レベルになり、N−MOSFET9、10をオンして、データWD、!WDをCAMセル6のラッチ回路に比較データの1ビットデータがA,B端に記憶される。
【0018】
次に、このようにして記憶された比較データの1ビットデータと入力データWD、!WDとを比較する動作について説明する。ラッチ回路に記憶された比較データの2値状態に応じて第1のトランスミッションゲートと第2のトランスミッションゲートのいずれか一方がオンし、それらの共通接続点はビット線WD、!WD上のいずれかのデータの状態になる。つまり、ラッチ回路に記憶された比較データ(A)、(B)と入力データWD、!WDが一致していた場合には、負論理がN−MOSFET15のゲートに印加されるので、N−MOSFET15がオフする。逆に、不一致の場合には正論理がN−MOSFET15のゲートに印加されるので、N−MOSFET15がオンする。すなわち、所定のデータ長を有する入力データと比較データが一致した場合にのみ、全てのCAMセル6のN−MOSFET15がオフし、一部のビットに不一致があればそのCAMセル6のN−MOSFET15はオンすることになる。その結果、所定のデータ長に対応した1行分のN−MOSFET15を並列接続し、一致検出回路5からそれらのN−MOSFET15に電流を流し、流れなければ入力データが比較データに一致していることを検出できる。
【0019】
次に、一致検出回路5の動作を説明する。まず、読取信号(CTL)の読み取り前、つまり、比較する前においてビット線WD、!WDはプリチャージされるようになっていて、共に”H”レベルである。このため、N−MOSFET15のゲートは”H”レベルとなり、N−MOSFET15はオンし、マッチ線の電位は”L”レベルとなり、このマッチ線を入力線とするインバータ19の出力によりヒット線は”H”レベルとなっている。そして、読取信号(CTL)が出力されると、入力データがビット線WD、!WDに出力され、CAMセル6のラッチ回路に記憶した比較データ(A)、(B)とデータWD、!WDの比較動作を行う。タイミング信号生成回路4から出力される読取信号(CTL)の”L”レベルがN−MOSFET18をオフとし、P−MOSFET16をオンさせるので、マッチ線に電流を供給する。また、タイミング信号生成回路4から出力される短パルス(PG)の”H”レベルによりN−MOSFET17がオンされ、P−MOSFET16と並列駆動してマッチ線に電流を供給する。以下、この読み出しの際に、比較データと入力データが一致していた場合と不一致であった場合に分けて説明する。
【0020】
図5の実線は比較データ(A)、(B)と入力データWD、!WDとが一致した場合の動作をタイムチャートに示したものである。比較データと入力データが一致していた場合には、N−MOSFET15のゲートに”L”レベルの信号が入力されるので、N−MOSFET15はオフとなる。そして、読取信号(CTL)と短パルス(PG)により、P−MOSFET16とN−MOSFET17がオンしてマッチ線を充電する。その結果、急速にインバータ19の入力のしきい値VLTを越えて、インバータ19から一致した出力である”L”レベルの信号がヒット線に出力される。
【0021】
次に、短パルス(PG)が”L”レベルとなってN−MOSFET17がオフとなっても、読取信号(CTL)が”L”レベルの読み出しの間は、P−MOSFET16はオンであるので、インバータ19から一致した出力である”L”レベルがヒット線に出力され続ける。その後、読取信号(CTL)が”H”レベルとなり、読み取り時間が終わると、P−MOSFET16はオフとされ、電流容量の小さいN−MOSFET18がオンされ、マッチ線の電荷はN−MOSFET18を介して放電され、その電圧レベルが徐々に下がり、リセットされる。
【0022】
図6は、比較データ(A)、(B)と入力データWD、!WDとが不一致の場合のタイムチャートである。P−MOSFET16とN−MOSFET17を同時にオンして、マッチ線に電流を供給する点は同様である。しかし、比較データと入力データが不一致であった場合には、N−MOSFET15のゲートは”H”レベルの電位となるので、N−MOSFET15はオンとなる。そのため、マッチ線の電圧レベルは、N−MOSFET15のオン抵抗とP−MOSFET16とN−MOSFET17が並列に接続するオン抵抗との比によって決まる電圧レベルとなる。この電圧レベルは、インバータ19の入力のしきい値VLTを越えないレベルとなるように設定されている。したがって、インバータ19からは不一致の出力である”H”レベルの電位がヒット線に出力され続ける。短パルス(PG)が”L”レベルとなると、N−MOSFET17がオフとなるので、オン抵抗が大きく設定されているP−MOSFET16はオンしているものの、P−MOSFET16よりも小さなオン抵抗であるN−MOSFET15がオンしているので、マッチ線の電圧レベルは下がる。
【0023】
以上のように、比較データと入力データとの比較結果を読み取る際に、比較結果が一致した場合、マッチ線の電圧が急速に上昇し、インバータ19から”L”レベルの信号がヒット線に出力される。一方、不一致の場合には、マッチ線の電圧はインバータ19のしきい値まで上昇しないので、インバータ19の出力は、不一致を表す”H”レベルになる。このとき、N−MOSFET17をオンして電流を流すのは短パルス(PG)の間だけなので、低消費電流ですむ。したがって、入力データとCAMセル2に記憶した比較データの比較結果を低消費電流で高速に検出することができる。
【0024】
ここで、第1の半導体スイッチ素子に相当するN−MOSFET15の不一致時における端子電圧は、第2、3の半導体スイッチ素子に相当するP−MOSFET16とN−MOSFET17の並列接続によるオン抵抗とN−MOSFET15のオン抵抗との比によって定まる値になることから、この値をインバータ19のしきい値以下になるようにすることが必要である。
【0025】
図3に、CAMセル6と一致検出回路50の第2の実施形態の回路図を示す。図3の実施形態が図2と異なる点は、N−MOSFET17がP−MOSFET20に代わり、短パルス(PG)がインバータ21で反転された出力がP−MOSFET20のゲートに入力している点である。この場合も図2の実施例と同様に、P−MOSFET20が短パルス(PG)の間だけオンされて、P−MOSFET16と並列に駆動されてマッチ線を充電するので、入力データとCAMセル2に記憶した比較データの比較結果を低消費電流で高速に検出することができる。
【0026】
図4に、CAMセル6と一致検出回路51の第3の実施の形態の回路図を示す。図4の実施形態が図2と異なる点は、N−MOSFET17により一時的に電流供給量を増加させることに代えて、インバータ22の入力と出力をマッチ線に共通に接続した点にある。このインバータ22は、短パルス(PG)が入力される制御端子を持ち、このインバータの電源を制御して、通常はハイインピーダンス出力とし、短パルス(PG)が”H”レベルの間に出力レベルが出るようになっている。
【0027】
このように構成されることから、短パルス(PG)が”H”レベルの間は、マッチ線の電圧レベルがインバータ22のしきい値レベルに保持される。例えば、マッチ線の電位は、図7に示すように電源電圧の半分(1/2VDD)に安定します。したがって、マッチ線の電圧レベルの設定をインバータ19の入力しきい値にしたがって制御することを容易とし、インバータ22のしきい値をインバータ19の入力しきい値とわずかにずらして設定し、マッチ線の電圧レベルをインバータ22のしきい値の電圧レベルとする。このように、短パルス(PG)が”H”レベルの間に、高速にインバータ19の入力しきい値レベル近傍にマッチ線の電圧レベルを上げることができるので、比較結果を低消費電流で高速に検出できる。また、インバータ19とインバータ22とを同じトランジスタサイズ(W/L)のインバータとすると、製造時のバラツキの影響を受けることなく、インバータ19の入力電圧として安定したマッチ線の電圧設定ができる。この場合、P−MOSFET16が駆動していることから、マッチ線の電圧レベルはインバータ19のしきい値VLTを超える。この第3の実施形態のマッチ線の電圧レベルのタイムチャートを図5に一点鎖線で示す。
【0028】
【発明の効果】
以上説明したように、本発明によれば、入力データとCAMセル内に記憶した比較データの比較結果を低消費電流で高速に検出できる。
【図面の簡単な説明】
【図1】本発明に係る連想メモリ装置の実施の形態の全体構成図である。
【図2】CAMセルと一致検出回路の第1の実施の形態の回路図である。
【図3】CAMセルと一致検出回路の第2の実施の形態の回路図である。
【図4】CAMセルと一致検出回路の第3の実施の形態の回路図である。
【図5】本発明に係る連想メモリの動作を説明するタイムチャートである。
【図6】本発明に係る連想メモリの動作を説明するタイムチャートである。
【図7】インバータの入出力特性図である。
【符号の説明】
1 メモリセル群
2 入力データラッチ回路
3 アドレスデコーダ
4 タイミング信号生成回路
5 一致検出回路
6 CAMセル
15 N−MOSFET
16 P−MOSFET
17 N−MOSFET
19 インバータ
Claims (3)
- 予め記憶されている比較データを有し、入力される入力データと前記比較データとの一致又は不一致を比較し、該比較結果の2値信号に従って第1の半導体スイッチ素子をオン・オフ制御するように形成され、第1の半導体スイッチ素子の一方の主電極を出力端とするCAMセルと、前記CAMセルの出力端に接続されたマッチ線を第2の半導体スイッチ素子を介して電源に接続してなり、第2の半導体スイッチ素子を読取信号に応動してオンしたときの前記マッチ線の電圧に基づいて前記比較結果を検出するように形成された一致検出回路とを備えてなる連想メモリ装置において、
前記一致検出回路は、前記第2の半導体スイッチ素子に並列接続された第3の半導体スイッチ素子を有してなり、前記第3の半導体スイッチ素子を前記読取信号の初期の一定期間オンするようにしたことを特徴とする連想メモリ装置。 - 予め記憶されている比較データを有し、入力される入力データと前記比較データとの一致又は不一致を比較し、該比較結果の2値信号に従って第1の半導体スイッチ素子をオン・オフ制御するように形成され、第1の半導体スイッチ素子の一方の主電極を出力端とするCAMセルと、前記CAMセルの出力端に接続されたマッチ線を第2の半導体スイッチ素子を介して電源に接続してなり、第2の半導体スイッチ素子を読取信号に応動してオンしたときの前記マッチ線の電圧に基づいて前記比較結果を検出するように形成された一致検出回路とを備えてなる連想メモリ装置において、
前記一致検出回路は、前記マッチ線に入力と出力とを共通に接続したインバータを有してなり、前記読取信号の初期の一定期間だけ前記インバータの電源をオンするようにしたことを特徴とする連想メモリ装置。 - メモリセル群と、入力データラッチ回路と、アドレスデコーダと、タイミング信号生成回路と、一致検出回路とを備えてなり、
前記メモリセル群は、比較データのデータ長に対応する複数のCAMセルからなるCAMセル群を複数有し、
前記各CAMセルは、前記比較データを形成する1ビットデータを記憶する記憶手段と、該記憶手段に記憶された前記1ビットデータと入力される入力データの対応する1ビットデータとの一致又は不一致を比較する比較手段と、該比較手段の比較結果に応じてオン・オフされる第1の半導体スイッチ素子とを有し、
前記CAMセルの第1の半導体スイッチ素子は、一端が接地され、他端が前記各CAMセル群ごとにそれぞれマッチ線に共通に接続されてなり、
前記入力データラッチ回路は、前記入力データを書込信号に応動してラッチし、ラッチした入力データを前記各CAMセル群に出力するものとされ、
前記アドレスデコーダは、前記CAMセル群の1つを指定するアドレス信号を取り込んでデコードし、該アドレス信号に対応する前記CAMセル群の前記記憶手段に書込許可信号を出力するものとされ、
前記一致検出回路は、前記マッチ線にそれぞれ対応させて設けられ、前記マッチ線と電源との間に接続された第2の半導体スイッチ素子と、該マッチ線の電圧に基づいて前記第1の半導体スイッチ素子のオン・オフ状態を判定して、一致又は不一致の検出信号を出力する判定手段とを有して形成され、
前記タイミング信号生成回路は、前記入力データラッチ回路を制御して、前記書込信号を生成出力するとともに、前記一致検出回路の第2の半導体スイッチ素子をオンさせる読取信号を生成出力するものとされてなる連想メモリ装置において、
前記一致検出回路は、前記第2の半導体スイッチ素子に並列接続された第3の半導体スイッチ素子を有し、
前記タイミング信号生成回路は、前記読取信号の初期の一定期間、第3の半導体スイッチ素子をオンさせる信号を生成出力することを特徴とする連想メモリ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23266197A JP3632113B2 (ja) | 1997-08-28 | 1997-08-28 | 連想メモリ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23266197A JP3632113B2 (ja) | 1997-08-28 | 1997-08-28 | 連想メモリ装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1173783A JPH1173783A (ja) | 1999-03-16 |
JP3632113B2 true JP3632113B2 (ja) | 2005-03-23 |
Family
ID=16942817
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP23266197A Expired - Fee Related JP3632113B2 (ja) | 1997-08-28 | 1997-08-28 | 連想メモリ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3632113B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001357678A (ja) * | 2000-06-16 | 2001-12-26 | Hitachi Ltd | 半導体集積回路装置 |
US6373738B1 (en) | 2000-11-20 | 2002-04-16 | International Business Machines Corporation | Low power CAM match line circuit |
KR100435804B1 (ko) * | 2002-06-28 | 2004-06-10 | 삼성전자주식회사 | 터너리 내용 주소화 메모리 장치 |
-
1997
- 1997-08-28 JP JP23266197A patent/JP3632113B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH1173783A (ja) | 1999-03-16 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040428 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040608 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040809 |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041116 |
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A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041207 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080107 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090107 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090107 Year of fee payment: 4 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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