JP2001357678A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 動作の高速化を実現し、簡単な構成で使い勝
手の良いＣＡＭを備えた半導体集積回路装置を提供す
る。 【解決手段】 ラッチ回路の一対の相補の入出力ノード
と相補データ線対との間で記憶情報の伝達を行なう一対
の伝送ゲートＭＯＳＦＥＴ、上記ラッチ回路に保持され
た一対の相補の記憶情報と上記一対の相補データ線の信
号を受ける比較論理回路を備えたメモリセルの複数個を
複数の相補データ線にそれぞれ設け、上記複数の相補デ
ータ線には複数ビットからなる検索データを伝え、上記
メモリセルの伝送ゲートＭＯＳＦＥＴのゲートを上記複
数の相補データ線に対応して配置されたワード線に共通
に接続し、上記ワード線と平行にマッチ線を設けて上記
比較論理回路をワイヤード論理構成に接続し、上記マッ
チ線には論理しきい値電圧近傍にマッチ線をプリチャー
ジして上記メモリセルの比較論理回路によりディスチャ
ージされたか否かを上記論理しきい値電圧より判定す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体集積回路
装置に関し、特に内容呼び出しメモリを搭載したものに
利用して有効な技術に関するものである。

【０００２】

【従来の技術】内容呼び出しメモリ（Content-Addresse
d Memory、以下単にＣＡＭと呼ぶ場合がある）は、記憶
データをアドレス指定によってアクセスするのではな
く、記憶データの内容（キー）でアクセスするものであ
る。つまり、ＣＡＭは、キーを入力すると記憶データと
の間で比較論理を採り、連想条件にかなった記憶データ
にフラグ（ヒットフラグ）を立てるといった機能を持つ
ものである。

【０００３】

【発明が解決しようとする課題】この発明に先立って検
討されたＣＡＭにおいては、図１２のタイミング図に示
すように、制御信号φB のロウレベルによりマッチ線を
電源電圧ＶＤＤのようなハイレベルにプリチャージし、
上記制御信号φB のハイレベルにより入力されたキー
（検索データ）と保持されたキーとの比較を行ない、不
一致のものではマッチ線がロウレベルに引き抜かれ、一
致のものは上記プリチャージ電位を維持する。これを活
性化信号φC により論理回路を活性化して、その論理し
きい値電圧により一致／不一致を判定する。このような
判定方法では、不一致のマッチ線のレベルが検出回路
（例えばＮＡＮＤ回路）の論理しきい値以下にならない
とロウレベルとして検出できないため、この論理しきい
値電圧ＶＬＴ以下になるまで長い時間を必要として動作
速度が遅くなってしまうという問題がある。また、ＣＡ
Ｍでは、誤って同じキーを重複して設定された場合、複
数のヒットフラグが検出されて誤った読み出しが行なわ
れてしまうという問題が生じる。

【０００４】この発明の目的は、動作の高速化を実現し
たＣＡＭを備えた半導体集積回路装置を提供することに
ある。この発明の他の目的は、簡単な構成で使い勝手の
良いＣＡＭを備えた半導体集積回路装置を提供すること
にある。この発明の前記ならびにそのほかの目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【０００５】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。ラッチ回路の一対の相補の入出力ノー
ドと相補データ線対との間で記憶情報の伝達を行なう一
対の伝送ゲートＭＯＳＦＥＴ、上記ラッチ回路に保持さ
れた一対の相補の記憶情報と上記一対の相補データ線の
それぞれの信号を受け、上記記憶情報と上記信号のいず
れか一方の相補信号において不一致のときに電流経路を
形成する比較論理回路を備えたメモリセルの複数個を複
数の相補データ線にそれぞれ設け、上記複数の相補デー
タ線には複数ビットからなる検索データを伝え、上記メ
モリセルの伝送ゲートＭＯＳＦＥＴのゲートを上記複数
の相補データ線に対応して配置されたワード線に共通に
接続し、上記ワード線と平行にマッチ線を設けて上記比
較論理回路をワイヤード論理構成に接続し、上記マッチ
線には、論理しきい値電圧近傍にマッチ線をプリチャー
ジし、上記メモリセルの比較論理回路によりディスチャ
ージされたか否かを上記論理しきい値電圧より判定する
マッチ検出回路を設ける。

【０００６】ラッチ回路の一対の相補の入出力ノードと
相補データ線対との間で記憶情報の伝達を行なう一対の
伝送ゲートＭＯＳＦＥＴ、上記ラッチ回路に保持された
一対の相補の記憶情報と上記一対の相補データ線のそれ
ぞれの信号を受け、上記記憶情報と上記信号のいずれか
一方の相補信号において不一致のときに電流経路を形成
する比較論理回路を備えたメモリセルの複数個を複数の
相補データ線にそれぞれ設け、上記複数の相補データ線
には複数ビットからなる検索データを伝え、上記メモリ
セルの伝送ゲートＭＯＳＦＥＴのゲートを上記複数の相
補データ線に対応して配置されたワード線に共通に接続
し、上記ワード線と平行にマッチ線を設けて上記比較論
理回路をワイヤード論理構成に接続し、上記マッチ線に
はそれをプリチャージし、上記メモリセルの比較論理回
路によりディスチャージされたか否かを判定するマッチ
検出回路を設け、上記マッチ検出回路の複数の出力信号
を、同等の容量値を持つようにされた第１と第２信号線
に対応して設けられたヒット信号線に伝え、上記第１信
号線と第１電位との間には上記ヒット信号線にゲートが
接続された第１ＭＯＳＦＥＴを設け、上記第２信号線と
第１電位との間には、ダミーヒット信号線がゲートに接
続された第２ＭＯＳＦＥＴを設け、上記第１ＭＯＳＦＥ
Ｔと第２ＭＯＳＦＥＴのコンダクタンスの比の設定によ
り、１つのヒット信号線にヒット信号が伝えられた場合
と２以上のヒット信号線にヒット信号が伝えられた場合
の第１信号線の電位変化の中間になるように第２信号線
を電位変化させて両者の電圧差をマルチヒット検出回路
で検出する。

【０００７】

【発明の実施の形態】図１には、この発明に係るＣＡＭ
の一実施例の概略回路構成図が示されている。この実施
例の各回路ブロックは、公知のＣＭＯＳ集積回路の製造
技術によって、特に制限されないが、単結晶シリコンの
ような１個の半導体基板上において形成される。

【０００８】検索データ入力としてのキー（問い合わ
せ）入力信号は、図外のレジスタにセットされる。この
検索データ入力は、例えば、キー０からキー６３のよう
な６４ビットで構成される。特に制限されないが、上記
６４ビットからなる検索データ入力に対して、マクスレ
ジスタが設けられる。つまり、上記６４ビットからなる
検索データ線入力に対して、マスクレジスタにより指示
されたビットに対してマスクがかけられ、ＣＡＭの相補
データ線Ｄ，／Ｄに供給される。このマスクレジスタ
は、特定のビットの照合を実質的に無効にさせる機能を
持つ。例えば、マスクレジスタにより指定されたビット
は、相補データ線に伝達される入力信号が共にロウレベ
ルにされる。これにより、それに対応されたＣＡＭのメ
モリセルＭＣの記憶情報との比較論理出力が常に一致と
なるようにさせるものである。

【０００９】上記６４ビットからなるキーのそれぞれに
対応して、２５６×４列からなるメモリセルが配置され
る。メモリセルは、記憶機能と比較論理機能とを持つよ
うにされる。例えば、相補データ線Ｄ，／Ｄに対応した
列には、２５６個のメモリセルが接続され、横の行には
６４対の相補データ線に対応して６４個×４組のメモリ
セルが配置され、６４個のメモリセルに対応してワード
線、マッチ線及びディスチャージ線が配置される。個々
のマッチ線及びディスチャージ線に対応してマッチ検出
回路が設けられる。上記のようにキー当たり、２５６×
４列のメモリセルが設けられる場合には、マッチ検出回
路もそれに対応して２５６×４個のようなマッチ検出回
路が設けられる。

【００１０】最大６４ビットからなる検索データに対し
て、上記最大でそれぞれのキーごとに２５６×４個の記
憶データとが並列に比較されて、そのうち１つのマッチ
線において一致信号が形成されてメモリ回路に伝えられ
る。メモリ回路は、例えばＲＡＭにより構成されてお
り、上記検出信号に対応して１つのワード線が選択され
る。このワード線に選択されたメモリセルに記憶された
データが検索データとしてパラレルに出力される。この
構成に替え、上記ＲＡＭによりアドレス情報を記憶させ
ておき、上記マッチ検出信号に対応されたワード線によ
り選択されたメモリセルからアドレス情報を取り出し、
そのアドレス情報により別のメモリ回路を選択して、そ
こに記憶されたデータを検索データ出力として用いるも
のであってもよい。

【００１１】例えば、初期状態において、キー情報の書
き込みがＣＡＭに対して行われる。すなわち、図示しな
いＣＡＭのワード線を選択するデコーダ回路ＤＣＲによ
り、１つのキー列に対応したワード線Ｗ１，Ｗ２，Ｗ３
・・・Ｗ２５６を順次選択して、それぞれの行のメモリ
セルに６４ビットからなるキー情報の書き込みが行われ
る。このようなＣＡＭへのキー情報の書き込みが終了す
ると、そのキー情報よりＣＡＭへ順次入力すると、その
キー情報に対応してＣＡＭはヒット情報をマッチ線から
出力する。これによって、メモリ回路のワード線の選択
動作が行われ、それぞれのキー情報に対応された検索デ
ータをメモリ回路に書き込む。あるいは、上記メモリ回
路から読み出されたアドレス情報により選択された別の
メモリ回路に検索データを記憶させる場合には、上記メ
モリ回路にそのアドレス情報を書き込み、再度キー情報
をＣＡＭへ順次入力し、メモリ回路のワード線の選択動
作により読み出されたアドレス情報により選択された別
のメモリ回路に検索データを書き込むようにする。

【００１２】以後、上記キー情報をＣＡＭへ入力する度
に、それに対応された検索データをメモリ回路あるいは
メモリ回路を介在して選択された別のメモリ回路から読
み出すことができるものとなる。これによって、メモリ
回路の記憶データをアドレス指定によってアクセスする
のではなく、記憶データの内容（キー情報）でアクセス
することが可能になる。

【００１３】図１において、代表として例示的に示され
ている１つのメモリセルは、入力と出力とが交差接続さ
れた２つのＣＭＯＳインバータ回路Ｎ１とＮ２からなる
ラッチ回路と、かかるラッチ回路の一対の入出力ノード
と上記相補データ線Ｄ，／Ｄとの間には、Ｎチャンネル
型の伝送ゲートＭＯＳＦＥＴＱ１とＱ２からなる記憶部
と比較回路とを備える。上記比較論理回路は、上記一対
の入出力ノード（記憶ノード）の信号と、相補データ線
Ｄ，／Ｄとの信号とをゲートに受け、マッチ線とディス
チャージ線との間に設けられた直列形態のＭＯＳＦＥＴ
Ｑ３，Ｑ４及びＱ５，Ｑ６から構成される。

【００１４】キー情報０〜６３に対応した６４対の相補
データ線に対応して、上記ワード線、マッチ線及びディ
スチャージ線に対して、上記６４個のメモリセルが並列
形態に接続される。上記比較回路は、マッチ線によりワ
イヤードオア論理を構成するものであり、上記例示的に
示されている２つの直列ＭＯＳＦＥＴＱ３，Ｑ４及びＱ
５，Ｑ６のいずれか１つでもディスチャージ電流経路が
形成されることによって、マッチ線に与えられたプリチ
ャージ電圧をディスチャージさせて不一致信号を形成す
る。それ故、ラッチ回路の記憶ノードの信号は、それを
書き込み相補データ線Ｄ，／Ｄを受けるＭＯＳＦＥＴＱ
４、Ｑ６に対して直列接続されるＭＯＳＦＥＴＱ３，Ｑ
５のゲートと交差的に接続される。

【００１５】入力回路部では、マッチ検出回路制御信号
発生回路で形成された制御信号φCによりゲートを開く
ナンド（ＮＡＮＤ）ゲート回路Ｇ１とＧ２を通して検索
データ入力と、インバータ回路Ｎ３とで形成された反転
信号からなる相補信号を相補データ線Ｄ，／Ｄに伝え
る。マッチ検出回路は、マッチ検出回路制御信号発生回
路で形成された制御信号φA によりマッチ線のプリチャ
ージ動作とディスチャージ動作を行なう。これにより、
ＣＡＭでの検索データ入力と、記憶されたキーとの比較
動作が行なわれ、上記制御信号φA に応答して活性化信
号生成回路が活性化信号φB を形成するので、マッチ検
出回路での一致／不一致判定動作が行なわれる。

【００１６】ＣＡＭに対して、ハイレベルの検索データ
を入力した場合には、入力回路部のゲート回路Ｇ１によ
りハイレベルの検索データがロウレベルに反転されて、
データ線Ｄにはロウレベルが伝えられる。上記ハイレベ
ルの検索データは、入力回路部のインバータ回路Ｎ３及
びゲート回路Ｇ２を通してハイレベルの検索データとし
てデータ線／Ｄに伝えられる。このような相補信号のメ
モリセルへの書き込みによって、ラッチ回路を構成する
インバータ回路Ｎ１の入力側にはロウレベルが、出力側
にはハイレベルが記憶される。

【００１７】このような検索データが記憶されていると
き、比較回路のＭＯＳＦＥＴＱ３は上記ラッチ回路を構
成するインバータ回路Ｎ１の出力信号のハイレベルに対
応してオン状態にされ、ＭＯＳＦＥＴＱ５は上記インバ
ータ回路Ｎ１の入力信号のロウレベルに対応してオフ状
態にされている。この状態において、データ線Ｄがハイ
レベルで、データ線／Ｄがロウレベルの不一致の検索デ
ータが入力されると、上記オン状態にされたＭＯＳＦＥ
ＴＱ３と直列に接続されるＭＯＳＦＥＴＱ４が上記デー
タ線Ｄのハイレベルによりオン状態にされて、マッチ線
及びディスチャージ線との間に電流経路を形成し、マッ
チ線のプリチャージ電荷をディスチャージさせる。

【００１８】上記の検索データが記憶されて、比較回路
のＭＯＳＦＥＴＱ３がオン状態にされ、ＭＯＳＦＥＴＱ
５がオフ状態にされている状態において、データ線Ｄが
ロウレベルで、データ線／Ｄがハイレベルの一致の検索
データが入力されると、上記オン状態にされたＭＯＳＦ
ＥＴＱ３と直列に接続されるＭＯＳＦＥＴＱ４が上記デ
ータ線Ｄのロウレベルによりオフ状態にされて、マッチ
線及びディスチャージ線との間に電流経路を形成しない
から、マッチ線はプリチャージ電圧を維持するものとな
る。また、上記データ線／ＤのハイレベルによりＭＯＳ
ＦＥＴＱ６はオン状態にされるが、それと直列形態のＭ
ＯＳＦＥＴＱ５は記憶情報に応じてオフ状態にされてい
るので、マッチ線及びディスチャージ線との間に電流経
路を形成しない。

【００１９】上記ＣＡＭに対して、ロウレベルの検索デ
ータを入力した場合には、入力回路部のゲート回路Ｇ１
によりロウレベルの検索データがハイレベルに反転され
て、データ線Ｄにはハイレベルが伝えられる。上記ロウ
レベルの検索データは、入力回路部のインバータ回路Ｎ
３及びゲート回路Ｇ２を通してロウレベルの検索データ
としてデータ線／Ｄに伝えられる。このような相補信号
のメモリセルへの書き込みによって、ラッチ回路を構成
するインバータ回路Ｎ１の入力側にはハイレベルが、出
力側にはロウレベルが記憶される。

【００２０】このような検索データが記憶されていると
き、比較回路のＭＯＳＦＥＴＱ３は上記ラッチ回路を構
成するインバータ回路Ｎ１の出力信号のロウレベルに対
応してオフ状態にされ、ＭＯＳＦＥＴＱ５は上記インバ
ータ回路Ｎ１の入力信号のハイレベルに対応してオン状
態にされている。この状態において、データ線Ｄがロウ
レベルで、データ線／Ｄがハイレベルの不一致の検索デ
ータが入力されると、上記オン状態にされたＭＯＳＦＥ
ＴＱ５と直列に接続されるＭＯＳＦＥＴＱ６が上記デー
タ線／Ｄのハイレベルによりオン状態にされて、マッチ
線及びディスチャージ線との間に電流経路を形成し、マ
ッチ線のプリチャージ電圧をディスチャージさせる。

【００２１】上記の検索データが記憶されて、比較回路
のＭＯＳＦＥＴＱ３がオフ状態にされ、ＭＯＳＦＥＴＱ
５がオン状態にされている状態において、データ線Ｄが
ハイレベルで、データ線／Ｄがロウレベルの一致の検索
データが入力されると、上記オン状態にされたＭＯＳＦ
ＥＴＱ５と直列に接続されるＭＯＳＦＥＴＱ６が上記デ
ータ線／Ｄのロウレベルによりオフ状態にされて、マッ
チ線及びディスチャージ線との間に電流経路を形成しな
いから、マッチ線はプリチャージ電圧を維持するものと
なる。また、上記データ線ＤのハイレベルによりＭＯＳ
ＦＥＴＱ４はオン状態にされるが、それと直列形態のＭ
ＯＳＦＥＴＱ３は記憶情報に応じてオフ状態にされてい
るので、マッチ線及びディスチャージ線との間に電流経
路を形成しない。

【００２２】マッチ線とディスチャージ線には、上記６
４個のメモリセルに対応した比較回路が並列形態に接続
されるものであるため、上記６４個のメモリセルに対応
した比較回路においては、いずれか１ビットでも不一致
のものがあれば、マッチ線のプリチャージ電荷をディス
チャージさせるように動作する。これにより、全ビット
一致のときにのみ、マッチ線がプリチャージ電圧を維持
するものとなる。

【００２３】図２には、上記マッチ検出回路の一実施例
の回路図が示されている。マッチ検出回路は、マッチ線
のプリチャージ動作及びディスチャージ動作を制御する
回路と、レベルを判定する判定回路から構成される。こ
の実施例のマッチ検出回路は、高速な判定動作を行なう
ようにするため、マッチ線のプリチャージ電圧を、それ
を判定する論理回路の論理しきい値電圧近傍に設定する
ものである。

【００２４】この実施例のマッチ検出回路は、マッチ線
のレベルを判定する論理ゲート回路Ｇ３の論理しきい値
電圧ＶＬＴ近傍まで、マッチ線を急速にプリチャージす
るＰチャンネル型のドライバＭＯＳＦＥＴＱ１１と、こ
のＭＯＳＦＥＴＱ１１のゲートをコントロールしてマッ
チ線の電圧を上記論理しきい値電圧ＶＬＴ近傍のレベル
に確定する帰還回路と、上記マッチ線のレベルをその論
理しきい値電圧ＶＬＴにより判定して、一致／不一致を
検出する２入力の上記論理ゲート回路Ｇ３、ディスチャ
ージ線を介してマッチ線の電荷を引き抜くＮチャンネル
型のＭＯＳＦＥＴＱ１２、マッチ線をＶＳＳにリセット
するＮチャンネル型のＭＯＳＦＥＴＱ１３、活性化信号
φB を生成する活性化信号生成回路から成る。

【００２５】上記帰還回路は、上記マッチ線のレベルを
その論理しきい値電圧ＶＬＴにより判定する論理ゲート
回路Ｇ３と同じ論理しきい値電圧を持つようにされた論
理ゲート回路Ｇ４を用いたレベル判定回路を含む。この
帰還回路出力は、オアゲート回路Ｇ５を通して上記プリ
チャージ動作を行なうドライバＭＯＳＦＥＴＱ１１とデ
ィスチャージ用ＭＯＳＦＥＴＱ１２の制御を行なう。マ
ッチ線と電源電圧との間には、上記論理ゲート回路Ｇ３
の出力信号を受けて動作するＰチャンネル型のＭＯＳＦ
ＥＴＱ１４が設けられてラッチ回路が構成される。つま
り、論理ゲート回路Ｇ３により、マッチ線がハイレベル
と判定されたなら、その出力信号のロウレベルによりＰ
チャンネル型のＭＯＳＦＥＴＱ１４をオン状態にして、
フローティング状態でプリチャージ電圧を維持している
マッチ線を電源電圧ＶＤＤ側にプルアップして上記判定
結果を保持させる。

【００２６】図３には、上記マッチ検出回路の動作の一
例を説明するための波形図が示されている。ＣＡＭが非
動作時には制御信号φA がハイレベルであり，制御信号
φAのハイレベルによりＭＯＳＦＥＴＱ１３がオン状態
となり、マッチ線はロウレベルにリセットされる。上記
信号φA のハイレベルにより帰還回路もリセットされて
帰還回路出力をロウレベルに、ゲート回路Ｇ５の出力信
号がハイレベルとされて、プリチャージ用のＰチャンネ
ル型のドライバＭＯＳＦＥＴＱ１１はオフ状態に、ディ
スチャージ線のＭＯＳＦＥＴＱ１２はオン状態にされ
る。これによりマッチ線とディスチャージ線はＶＳＳに
リセットされている。

【００２７】ＣＡＭが動作状態に切り替わり、制御信号
φA がロウレベルになることでゲート回路Ｇ５の出力信
号がロウレベルとなって、Ｐチャンネル型のＭＯＳＦＥ
ＴＱ１１をオン状態に、Ｎチャンネル型のＭＯＳＦＥＴ
Ｑ１２とＱ１３をオフ状態にする。これにより、ドライ
バＭＯＳＦＥＴＱ１１のオン状態によりマッチ線のプリ
チャージが開始される。マッチ線のレベルがレベル判定
を行なう論理ゲート回路Ｇ３の論理しきい値電圧ＶＬＴ
を超えると、帰還回路に設けられた同様な論理しきい値
電圧ＶＬＴを持つゲート回路Ｇ４が応答して、帰還回路
の出力をハイレベルにしてその状態を保持する。

【００２８】上記帰還回路出力のハイレベルにより、Ｐ
チャンネル型のＭＯＳＦＥＴＱ１１がオフ状態となり、
マッチ線のレベルは上記ゲート回路Ｇ３（Ｇ４）の論理
しきい値電圧ＶＬＴを越えた電圧で停止する。上記プリ
チャージ用のＭＯＳＦＥＴＱ１１がオフ状態になると同
時に、ディスチャージ用のＭＯＳＦＥＴ１２がオン状態
となり、不一致となったマッチ線の電荷は比較回路とデ
ィスチャージ線を介してＶＳＳに引き抜かれる。これに
より，マッチ線のレベルは論理ゲート回路Ｇ３（Ｇ４）
の論理しきい値電圧ＶＬＴ付近から下がり始め、かかる
レベル判定の基準である論理しきい値電圧ＶＬＴ以下に
なるまでの時間が大幅に短縮でき、上記制御信号φA を
ロウレベルにしてから活性化信号φB を発生させるタイ
ミングを大幅に短くすることができ、動作の高速化が図
られる。

【００２９】一般に、ＭＯＳＦＥＴは比較的大きなプロ
セスバラツキを持つが、半導体集積回路に形成される素
子相互の相対的なバラツキは小さい。つまり、同じ半導
体集積回路においては、論理ゲート回路Ｇ３の論理しき
い値電圧と、論理ゲート回路Ｇ４の論理しきい値電圧と
は高い精度で一致させることができる。これにより、マ
ッチ線のプリチャージ電圧は、そのレベル判定を行なう
論理しきい値電圧ＶＬＴに対して高い精度でわずかに高
い電圧に設定することができる。つまり、ゲート回路Ｇ
４により帰還回路の出力が形成されてから、ＭＯＳＦＥ
ＴＱ１１がオフ状態になるまでの時間差に対応して、上
記マッチ線の電位は論理しきい値電圧ＶＬＴより僅かに
高い電圧に精度よく設定することができ、プロセスバラ
ツキに対しても安定した動作マージンを確保することが
できる。

【００３０】図４には、上記マッチ検出回路の一実施例
の具体的回路図が示されている。この実施例では、回路
の簡素化のために前記プリチャージ用のドライバＭＯＳ
ＦＥＴＱ１１をＭＯＳＦＥＴＱ１１１とＱ１１２のよう
に２個のＰチャンネル型ＭＯＳＦＥＴの直列回路から構
成し論理機能が持たせられる。つまり、プリチャージ開
始前にＭＯＳＦＥＴＱ１１２をオン状態にしておいて、
ＭＯＳＦＥＴＱ１１１のオン状態によりプリチャージ動
作を開始し、帰還回路でのレベル判定結果により上記Ｍ
ＯＳＦＥＴＱ１１２のオフ状態によりプリチャージ動作
を終了させる。

【００３１】上記マッチ線のレベル判定を行なう論理ゲ
ート回路Ｇ３は、活性化信号φB とマッチ線の電圧をそ
れぞれゲートに受ける直列形態のＮチャンネル型ＭＯＳ
ＦＥＴＱ２０とＱ２１と、上記活性化信号φB と上記マ
ッチ線の電圧とをそれぞれゲートに受ける並列形態のＰ
チャンネル型ＭＯＳＦＥＴＱ２２とＱ２３により構成さ
れる。特に制限されないが、この実施例では、上記Ｐチ
ャンネル型ＭＯＳＦＥＴＱ２３には、ゲートに定常的に
回路の接地電位が与えられることにより抵抗素子として
作用するＰチャンネル型ＭＯＳＦＥＴＱ２４が直列形態
に設けられる。このＭＯＳＦＥＴＱ２４により、電流制
限動作が行なわれてマッチ線が論理しきい値電圧ＶＬＴ
付近にされたときに、論理ゲート回路Ｇ３のＭＯＳＦＥ
ＴＱ２３〜Ｑ２１及びＱ２０を通して流れる貫通電流を
制限する。

【００３２】上記ゲート回路Ｇ３のＭＯＳＦＥＴＱ２０
〜Ｑ２４と同様なＭＯＳＦＥＴＱ３０〜Ｑ３４により、
帰還回路の論理ゲート回路Ｇ４が構成される。ＭＯＳＦ
ＥＴＱ３２とＱ３１のゲートにはマッチ線の電圧が印加
され、ＭＯＳＦＥＴＱ３０とＱ３３のゲートには、イン
バータ回路Ｎ６で反転された制御信号φA が供給され
る。かかる論理ゲート回路Ｇ４の出力信号は、インバー
タ回路Ｎ５を通してＭＯＳＦＥＴＱ１１２とＱ１２のゲ
ートと、前記ゲート回路Ｇ３の電流制限を行なうＭＯＳ
ＦＥＴＱ２４に対応したＭＯＳＦＥＴＱ３４のゲートに
伝えられる。上記論理ゲート回路Ｇ４の出力ノードと回
路の接地電位間には、上記インバータ回路Ｎ６の出力信
号と、インバータ回路Ｎ５の出力信号を受けるＭＯＳＦ
ＥＴＱ４０とＱ４１とが直列形態に設けられる。

【００３３】この実施例回路の動作は、次の通りであ
る。制御信号φA のハイレベルの期間では、マッチ線は
ロウレベルにリセットされており、帰還回路ではゲート
回路Ｇ４の出力がハイレベルとなり、インバータ回路Ｎ
５を通してＭＯＳＦＥＴＱ１１２をオン状態にさせてい
る。この状態で、制御信号φA をロウレベルに変化させ
ると、ＭＯＳＦＥＴＱ１１１がオン状態となり、ＭＯＳ
ＦＥＴＱ１３がオフ状態となって、上記オン状態のＭＯ
ＳＦＥＴＱ１１２とともにプリチャージ電流経路を形成
してマッチ線をプリチャージさせる。

【００３４】マッチ線のプリチャージ電圧がゲート回路
Ｇ４の論理しきい値電圧ＶＬＴを超えると、インバータ
回路Ｎ５の出力信号がロウレベルからハイレベルに変化
して、ＭＯＳＦＥＴＱ１１２をオフ状態にさせる。これ
に対応してＭＯＳＦＥＴＱ１２がオン状態なって、不一
致となったマッチ線の電荷は比較回路とディスチャージ
線を介してＶＳＳに引き抜く。

【００３５】帰還回路では、上記インバータ回路Ｎ５の
出力信号のハイレベルより、Ｐチャンネル型のＭＯＳＦ
ＥＴＱ３４がオフ状態にされ、Ｎチャンネル型ＭＯＳＦ
ＥＴＱ４１がオン状態になる。したがって、制御信号φ
A のロウレベルによりオン状態になっているＭＯＳＦＥ
ＴＱ４０により、ゲート回路Ｇ４の出力ノードをロウレ
ベルにリセットさせる。つまり、インバータ回路Ｎ５と
ＭＯＳＦＥＴＱ４１とＱ４０によりラッチ回路が構成さ
れて、上記論理ゲート回路Ｇ４のロウレベル出力を保持
する。したがって、上記不一致となったマッチ線の電荷
が比較回路とディスチャージ線を介してＶＳＳに引き抜
かれても、帰還回路のゲート回路Ｇ４がそれに応答して
出力信号を再びハイレベルすることはなく、言い換える
ならば、上記不一致により誤ってプリチャージ動作が開
始させてしまうことはない。

【００３６】図５には、上記マッチ検出回路の他の一実
施例の具体的回路図が示されている。この実施例では、
帰還回路に次のような変更が加えられる。前記論理ゲー
ト回路Ｇ４の他方の入力には、固定的にハイレベルが供
給されて実質的にはインバータ回路として動作させられ
る。このゲート回路Ｇ４の出力信号は、Ｐチャンネル型
ＭＯＳＦＥＴＱ５０とＮチャンネル型ＭＯＳＦＥＴＱ５
１及びそのスイッチ制御を行なうインバータ回路Ｎ７か
らなる第１のＣＭＯＳスイッチを通して出力される。こ
の出力信号は、インバータ回路Ｎ９を通して前記Ｐチャ
ンネル型のＭＯＳＦＥＴＱ１１２のゲート及びＮチャン
ネル型ＭＯＳＦＥＴＱ１２のゲートに供給される。

【００３７】制御信号φA は、前記Ｐチャンネル型のＭ
ＯＳＦＥＴＱ１１１のゲート及びＮチャンネル型ＭＯＳ
ＦＥＴＱ１３のゲートに伝えられるとともに、Ｐチャン
ネル型ＭＯＳＦＥＴＱ５２とＮチャンネル型ＭＯＳＦＥ
ＴＱ５３及びインバータ回路Ｎ８からなる第２のＣＭＯ
Ｓスイッチの制御信号とされる。この第２のＣＭＯＳス
イッチは、上記インバータ回路Ｎ９の出力信号を上記第
１のＣＭＯＳスイッチの制御信号として伝達するために
用いられる。上記第１のＣＭＯＳスイッチの制御入力と
回路の接地電位との間には、上記制御信号φA を受ける
リセット用のＮチャンネル型ＭＯＳＦＥＴＱ５４が設け
られる。

【００３８】この実施例の帰還回路では、制御信号φA
がハイレベルのときに第１のＣＭＯＳスイッチの制御入
力端子をロウレベルにリセットさせておくことにより、
第１のＣＭＯＳスイッチをオン状態にさせている。した
がって、マッチ線のリセット状態より、ゲート回路Ｇ４
の出力信号がハイレベルであるため、上記第１のＣＭＯ
Ｓスイッチを通してハイレベルの出力信号がインバータ
回路Ｎ９の入力に伝えられる。この結果、インバータ回
路Ｎ９の出力信号がロウレベルとなって、Ｐチャンネル
型ＭＯＳＦＥＴＱ１１２をオン状態にさせている。

【００３９】制御信号φA のハイレベルからロウレベル
の変化により、ＭＯＳＦＥＴＱ１１１がオン状態となっ
て、マッチ線のプリチャージ動作が開始される。これに
応答して、第２のＣＭＯＳスイッチがオン状態となっ
て、上記インバータ回路Ｎ９のロウレベルの出力信号を
伝えて、第１のＣＭＯＳスイッチをオン状態に維持する
信号を形成している。マッチ線のプリチャージ電圧がゲ
ート回路Ｇ４の論理しきい値電圧ＶＬＴを超えると、イ
ンバータ回路Ｎ９の出力信号がロウレベルからハイレベ
ルに変化して、ＭＯＳＦＥＴＱ１１２をオフ状態にさせ
る。これに対応してＭＯＳＦＥＴＱ１２がオン状態なっ
て、不一致となったマッチ線の電荷は比較回路とディス
チャージ線を介してＶＳＳに引き抜く。

【００４０】帰還回路では、上記インバータ回路Ｎ９の
出力信号のハイレベルが第２のＣＭＯＳスイッチを通し
て第１のＣＭＯＳスイッチの制御端子に伝えられて、か
かる第１のＣＭＯＳスイッチをオフ状態にさせる。した
がって、上記不一致となったマッチ線の電荷が比較回路
とディスチャージ線を介してＶＳＳに引き抜かれて帰還
回路のゲート回路Ｇ４がそれに応答して出力信号を再び
ハイレベルにしても、上記第１のＣＭＯＳスイッチのオ
フ状態によりプリチャージを再開させるような信号が形
成されない。言い換えるならば、上記不一致により誤っ
てプリチャージ動作が開始させてしまうことはない。

【００４１】前記のようなＣＡＭでは、同じキー情報が
重複して設定されていると、そのままではメモリ回路の
ワード線が重複して選択され、その結果として誤って検
索データが出力されてしまうという問題が生じる。この
ような重複選択を回避するためには重複選択検出回路を
設けることが必要であるが、この実施例のように２５６
個×４のような多くのキー情報を記憶できるようなもの
では、論理回路により実現することが困難となる。仮に
それを論理回路で構成しようとすると、多数のゲート回
路が必要となって半導体集積回路装置の集積度が大幅に
低下してしまうので現実的でない。しかしながら、上記
のような重複選択検出回路がないと、セットされたキー
情報の管理が複雑になり使い勝手が悪くなる。そこで、
本願発明者等においては、簡単な回路構成でマルチヒッ
ト検出機能を実現することを考えた。

【００４２】図６には、この発明に係るマルチヒット検
出回路の一実施例の基本的回路図が示されている。シグ
ナルデータ線とリファレンスデータ線からなる２つの信
号線に対して、前記ＣＡＭのマッチ検出回路の出力信号
が伝えられるヒットワード線が交差するように配置され
る。前記実施例のように２５６×４列からなるＣＡＭに
おいては、２５６×４（＝１０２４）個のマッチ検出回
路が設けられ、それぞれに対応してヒットワード線は１
０２４本から構成される。

【００４３】上記シグナルデータ線と上記ヒットワード
線との交点には、ゲートが上記ヒットワード線に接続さ
れ、ドレインがシグナルデータ線に共通に接続され、ソ
ースが回路の接地電位点に接続されたＭＯＳＦＥＴが設
けられる。これらのＭＯＳＦＥＴは、そのゲート幅（チ
ャネル幅）がＷｎのように設定される。上記シグナルデ
ータ線とリファレンスデータ線との配線容量ＣＬを等し
くするために、リァレンスデータ線側にも上記同様なゲ
ート幅がＷｎに形成されたＭＯＳＦＥＴのドレインが接
続される。これらのＭＯＳＦＥＴは、リファレンスデー
タ線にドレイン容量を接続するものであればよいので、
ゲートとソースを回路の接地電位に接続して定常的にオ
フ状態にされる。

【００４４】上記シグナルデータ線と上記ヒットワード
線に対して、ダミーヒットワード線が設けられる。この
ダミーヒットワード線とリファレンスデータ線との交点
には、ゲートが上記ダミーヒットワード線に接続され、
ドレインがリファレンスデータ線に共通に接続され、ソ
ースが回路の接地電位点に接続されたＭＯＳＦＥＴが設
けられる。これらのＭＯＳＦＥＴは、そのゲート幅（チ
ャネル幅）が３／２Ｗｎのように前記ヒットワード線に
設けられるＭＯＳＦＥＴに比べて、１．５倍のゲート幅
を持つようにされる。上記シグナルデータ線とリファレ
ンスデータ線との配線容量ＣＬを等しくするために、シ
グナルデータ線側にも上記同様にゲート幅が３／２Ｗｎ
に形成されたＭＯＳＦＥＴのドレインが接続される。こ
れらのＭＯＳＦＥＴは、リファレンスデータ線にドレイ
ン容量を接続するものであればよいので、ゲートとソー
スを回路の接地電位に接続して定常的にオフ状態にされ
る。

【００４５】上記シグナルデータ線とリファレンスデー
タ線には、プリチャージ回路と差動アンプが設けられ
る。プリチャージ回路は、制御信号に応答してシグナル
データ線とリファレンスデータ線の配線容量ＣＬに、例
えば電源電圧ＶＤＤのようなプリチャージ電圧を供給す
る。差動アンプは、制御信号により活性化されて上記シ
グナルデータ線とリファレンスデータ線の電位差に対応
したマルチヒット検出出力を形成する。

【００４６】図７には、上記マルチヒット検出回路の動
作原理を説明するための波形図が示されている。例えば
ＣＡＭがプリチャージ動作のときに、前記プリチャージ
回路によりシグナルデータ線及びリファレンスデータ線
を電源電圧ＶＤＤのようなハイレベルにプリチャージし
て置く。前記ＣＡＭにおいて、マッチ線のレベル判定出
力タイミングに対応して、つまりヒットワード線の立ち
上がりに対応してダミーヒットワード線もハイレベルに
立ち上げる。

【００４７】上記ＣＡＭにおいて、１つのマッチ線にお
いてヒット信号が出力されると、それに対応した１つの
ヒットワード線が選択状態となり、上記ゲート幅がＷｎ
にされた１つのＭＯＳＦＥＴがオン状態となり、ＶＤＤ
にプリチャージされたシグナルデータ線をロウレベルに
引き抜く。これと同時に、ダミーヒットワード線の選択
状態により、上記ゲート幅が３／２Ｗｎにされた１つの
ＭＯＳＦＥＴがオン状態となり、ＶＤＤにプリチャージ
されたリファレンスデータ線をロウレベルに引き抜く。
上記のようにリファレンスデータ線のＭＯＳＦＥＴの方
がゲート幅が１．５倍も大きく形成されて、大きなコン
ダクタンスを持つようにされる。この結果、リファレン
スデータ線のロウレベルの引き抜き速度がシグナルデー
タ線より速くなってΔＶe1とΔＶrm（＝３／２ΔＶe1）
ような電位差が生じる。

【００４８】上記ＣＡＭにおいて、２つのマッチ線にお
いてヒット信号が出力されると、それに対応した２つの
ヒットワード線が選択状態となり、上記ゲート幅がＷｎ
にされた２つのＭＯＳＦＥＴがオン状態となり、ＶＤＤ
にプリチャージされたシグナルデータ線をロウレベルに
引き抜く。したがって、この場合にはシグナルデータ線
をロウレベルに引き抜くＭＯＳＦＥＴのゲート幅が２Ｗ
ｎとなり、リファレンスデータ線のＭＯＳＦＥＴのゲー
ト幅１．５Ｗｎに対して大きなゲート幅のＭＯＳＦＥＴ
でディスチャージを行なうこととなり、シグナルデータ
線のロウレベルの引き抜き速度がリファレンスデータ線
より速くなってΔＶrmとΔＶe2（＝２ΔＶe1）ような電
位差が生じる。２本以上のヒットワード線が選択される
と、更にシグナルデータ線の引き抜きは速くなる。

【００４９】上記のようなシグナルデータ線のロウレベ
ルの変化を、リファレンスデータ線のロウレベルへの変
化電圧を参照電圧として、差動アンプでセンスすること
により、１つのヒットワード線が選択された、あるいは
２本以上のヒットワード線が選択されたかを判定するこ
とができる。この実施例回路では、シグナルデータ線及
びリファレンスデータ線からなる２つの信号線と、それ
に交差するようマッチ検出回路の出力信号を伝えるヒッ
トワード線及びダミーヒットワード線を設け、それぞれ
の交点に上記のようなＭＯＳＦＥＴを配置するという簡
単な構成により、１０２４本の中でいずれか１本又は２
本以上のヒット信号が出力されたか検出することができ
る。

【００５０】この実施例のＣＡＭでは、同じキー情報が
重複して設定されていると、それをマルチヒット検出回
路が検出することができるから、メモリ回路から出力を
無効にして、誤った検索データの出力を未然に防止する
ことができる。これにより、セットされたキー情報の管
理が簡便となり、複数のプログラム等によりＣＡＭを共
通に使用してそれぞれのプログラムによりキー情報を独
自に設定するものとしても、同じキー情報がセットされ
ているか否かを簡単に判定することができるから、勝手
を良くすることができる。

【００５１】図８には、前記図６の実施例回路における
他の動作波形図が示されている。前記のように１０２４
個ものヒットワード線のマルチヒットを検出する場合、
図７のように遠端ダミーヒットワード線を設け、それを
ハイレベルとしてダミーヒットメモリセルの付近で信号
振幅が現れてもその信号振幅が差動アンプの入力点に伝
わるまでにリファレンスデータ線自身の配線容量と配線
抵抗による遅延が生じてしまう。したがって、差動アン
プに隣接して設けられたヒットワード線が選択されて、
シグナルデータ線をディスチャージした場合には、配線
遅延時間を待たないと正しいマルチヒット検出動作が行
なわれない。つまり、１つのエントリー一致時でも、マ
ルチヒット検出信号が形成されてしまうので、マルチヒ
ットの判定タイミングを遅くする必要がある。

【００５２】図９には、この発明に係るマルチヒット検
出回路の他の一実施例の回路図が示されている。この実
施例のマルチヒット検出回路は、動作速度と動作マージ
ンの改善に向けられている。つまり、差動アンプからみ
た配線容量と配線抵抗の積をほぼ同じにするため差動ア
ンプの入力をデータ線の中間とすることと、リファレン
ス用回路（ダミーヒットメモリセル）を分散させること
により、差動アンプの入力部での遅延時間差を低減し、
差動アンプに必要な電位差を確保することにある。

【００５３】この実施例では、シグナルデータ線及びリ
ファレンスデータ線ての中間部に差動アンプの入力電圧
取り出し口が設けられ、かかる入力電圧取り出し口の電
圧が上記シグナルデータ線及びリファレンスデータ線と
は別の配線により差動アンプの入力に導かれる。これと
共に、シグナルデータ線及びリファレンスデータ線の両
端及び中間部にダミーヒットメモリセルが設けられる。
つまり、ダミーヒットワード線にゲートが接続され、ド
レインがリファレンスデータ線に接続され、ソースが回
路の接地電位点に接続された１／２ＷｎのＭＯＳＦＥＴ
が設けられる。それと同じＭＯＳＦＥＴのドレインが上
記ダミーヒットワード線と交差部においてリファレンス
データ線に接続される。上記のような１／２ＷｎのＭＯ
ＳＦＥＴが両端と中間部の３箇所で３個設けられるか
ら、上記リファレンスデータ線をディスチャージさせる
ＭＯＳＦＥＴのゲート幅は、３／２Ｗｎのようになる。

【００５４】シグナルデータ線及びリファレンスデータ
線の配線遅延の影響を小さくするにはダミーヒットメモ
リセルとヒットメモリセルのそれぞれから差動アンプま
での配線容量と配線抵抗の積をほぼ同じにする必要があ
る。このため、この実施例ではシグナルデータ線及びリ
ファレンスデータ線の配線長が１／２となる箇所を差動
アンプの入力とした。また、ダミーヒットワード線とど
のヒットワード線の組み合わせで選択されてもシグナル
データ線とリファレンスデータ線のタイミングを合わせ
るため、リファレンス用回路（ダミーヒットメモリセ
ル）を３箇所に分散させた。これによりダミーヒットワ
ード線で引き抜きくリファレンスデータ線とシグナルデ
ータ線の遅延時間差を低減することができる。

【００５５】図１０には、マルチヒット検出回路の他の
一実施例の回路図が示されている。この実施例では、動
作速度と動作マージンのいっそうの改善に向けられてい
る。この実施例では、シグナルデータ線及びリファレン
スデータ線の配線長が１／３となる箇所を差動アンプの
入力とした。これにより，遅延時間差については前記図
９の実施例と比べて低減できる。

【００５６】図１１には、マルチヒット検出回路の他の
一実施例の回路図が示されている。この実施例では、動
作速度と動作マージンの更なる改善に向けられている。
この実施例ではシグナルデータ線及びリファレンスデー
タ線の配線長が１／４となる箇所（つまり、ヒットワー
ド線を２５６本ずつに分けた）を入力電圧取り出し口と
して、上記データ線とは異なる配線により差動アンプの
入力に接続するものである。また、リファレンス用回路
を６箇所に分散させた。このような分散に対応して、個
々のＭＯＳＦＥＴのゲート幅は１／４Ｗｎのように小さ
く形成されるが、全体では６×１／４Ｗｎ＝３／２Ｗｎ
のように前記実施例と同様となる。これにより、遅延時
間差については前記図１０の実施例に比べてもいっそう
低減できる。

【００５７】上記の実施例から得られる作用効果は、下
記の通りである。 （１） ラッチ回路の一対の相補の入出力ノードと相補
データ線対との間で記憶情報の伝達を行なう一対の伝送
ゲートＭＯＳＦＥＴ、上記ラッチ回路に保持された一対
の相補の記憶情報と上記一対の相補データ線のそれぞれ
の信号を受け、上記記憶情報と上記信号のいずれか一方
の相補信号において不一致のときに電流経路を形成する
比較論理回路を備えたメモリセルの複数個を複数の相補
データ線にそれぞれ設け、上記複数の相補データ線には
複数ビットからなる検索データを伝え、上記メモリセル
の伝送ゲートＭＯＳＦＥＴのゲートを上記複数の相補デ
ータ線に対応して配置されたワード線に共通に接続し、
上記ワード線と平行にマッチ線を設けて上記比較論理回
路をワイヤード論理構成に接続し、上記マッチ線には、
論理しきい値電圧近傍にマッチ線をプリチャージし、上
記メモリセルの比較論理回路によりディスチャージされ
たか否かを上記論理しきい値電圧より判定するマッチ検
出回路を設けることにより、動作の高速化を図ることが
できるという効果が得られる。

【００５８】（２） 上記に加えて、上記マッチ検出回
路として、第１の動作タイミング信号に応答してマッチ
線のレベルを判定する第１の論理回路と、上記第１の論
理回路と同等の論理しきい値電圧を有する第２の論理回
路を用いて上記マッチ線のプリチャージレベル判定を行
なってプリチャージ動作を停止させることにより、プロ
セスバラツキに影響されないで、高い精度でのプリチャ
ージ電圧の設定と動作マージンの確保が可能になるとう
い効果が得られる。

【００５９】（３） ラッチ回路の一対の相補の入出力
ノードと相補データ線対との間で記憶情報の伝達を行な
う一対の伝送ゲートＭＯＳＦＥＴ、上記ラッチ回路に保
持された一対の相補の記憶情報と上記一対の相補データ
線のそれぞれの信号を受け、上記記憶情報と上記信号の
いずれか一方の相補信号において不一致のときに電流経
路を形成する比較論理回路を備えたメモリセルの複数個
を複数の相補データ線にそれぞれ設け、上記複数の相補
データ線には複数ビットからなる検索データを伝え、上
記メモリセルの伝送ゲートＭＯＳＦＥＴのゲートを上記
複数の相補データ線に対応して配置されたワード線に共
通に接続し、上記ワード線と平行にマッチ線を設けて上
記比較論理回路をワイヤード論理構成に接続し、上記マ
ッチ線にはそれをプリチャージし、上記メモリセルの比
較論理回路によりディスチャージされたか否かを判定す
るマッチ検出回路を設け、上記マッチ検出回路の複数の
出力信号を、同等の容量値を持つようにされた第１と第
２信号線に対応して設けられたヒット信号線に伝え、上
記第１信号線と第１電位との間には上記ヒット信号線に
ゲートが接続された第１ＭＯＳＦＥＴを設け、上記第２
信号線と第１電位との間には、ダミーヒット信号線がゲ
ートに接続された第２ＭＯＳＦＥＴを設け、上記第１Ｍ
ＯＳＦＥＴと第２ＭＯＳＦＥＴのコンダクタンスの比の
設定により、１つのヒット信号線にヒット信号が伝えら
れた場合と２以上のヒット信号線にヒット信号が伝えら
れた場合の第１信号線の電位変化の中間になるように第
２信号線を電位変化させて両者の電圧差をマルチヒット
検出回路で検出することにより、簡単な構成で使い勝手
のよいＣＡＭを得ることができるという効果が得られ
る。

【００６０】（４） 上記に加えて、上記第１信号線と
第２信号線を等距離に分割する１ないし複数の分岐点に
信号取り出し口が設け、かかる信号取り出し口を相互に
接続する配線により上記マルチヒット検出回路を接続
し、上記第２信号線の両端とその中央部に上記第２ＭＯ
ＳＦＥＴを分散して配置し、分散された第２ＭＯＳＦＥ
Ｔのゲートの各々に対してダミーヒット信号を設けるよ
うにすることにより、動作の高速化と動作マージンの改
善を図ることができるという効果が得られる。

【００６１】（５） 上記に加えて、上記マッチ線に
は、上記メモリセルの比較論理回路によりディスチャー
ジされたか否か論理しきい値電圧より判定する論理回路
の近傍にプリチャージするプリチャージ回路を設けるこ
とにより、動作の高速化を図ることができるという効果
が得られる。

【００６２】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、マッ
チ検出回路の帰還回路は、前記のようにマッチ線のプリ
チャージ電圧を、そのレベル判定を行なう論理回路と同
じ論理回路を用いて、前記のようなプリチャージを終了
させ、マッチ線のＣＡＭの判定結果に影響されないでプ
リチャージの終了を維持するものであれば何であっても
よい。また、上記マルチヒット検出回路は、前記のよう
なＣＡＭのヒット数を検出するもの他、複数の信号のう
ち１かそれ以上の信号が形成されるかを判定する回路に
広く利用できる。この発明は、ＣＡＭや上記マルチヒッ
ト検出回路を備えた各種半導体集積回路装置に広く利用
できる。

【００６３】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。ラッチ回路の一対の相補の入出力ノー
ドと相補データ線対との間で記憶情報の伝達を行なう一
対の伝送ゲートＭＯＳＦＥＴ、上記ラッチ回路に保持さ
れた一対の相補の記憶情報と上記一対の相補データ線の
それぞれの信号を受け、上記記憶情報と上記信号のいず
れか一方の相補信号において不一致のときに電流経路を
形成する比較論理回路を備えたメモリセルの複数個を複
数の相補データ線にそれぞれ設け、上記複数の相補デー
タ線には複数ビットからなる検索データを伝え、上記メ
モリセルの伝送ゲートＭＯＳＦＥＴのゲートを上記複数
の相補データ線に対応して配置されたワード線に共通に
接続し、上記ワード線と平行にマッチ線を設けて上記比
較論理回路をワイヤード論理構成に接続し、上記マッチ
線には、論理しきい値電圧近傍にマッチ線をプリチャー
ジし、上記メモリセルの比較論理回路によりディスチャ
ージされたか否かを上記論理しきい値電圧より判定する
マッチ検出回路を設けることにより、動作の高速化を図
ることができる。

【００６４】ラッチ回路の一対の相補の入出力ノードと
相補データ線対との間で記憶情報の伝達を行なう一対の
伝送ゲートＭＯＳＦＥＴ、上記ラッチ回路に保持された
一対の相補の記憶情報と上記一対の相補データ線のそれ
ぞれの信号を受け、上記記憶情報と上記信号のいずれか
一方の相補信号において不一致のときに電流経路を形成
する比較論理回路を備えたメモリセルの複数個を複数の
相補データ線にそれぞれ設け、上記複数の相補データ線
には複数ビットからなる検索データを伝え、上記メモリ
セルの伝送ゲートＭＯＳＦＥＴのゲートを上記複数の相
補データ線に対応して配置されたワード線に共通に接続
し、上記ワード線と平行にマッチ線を設けて上記比較論
理回路をワイヤード論理構成に接続し、上記マッチ線に
はそれをプリチャージし、上記メモリセルの比較論理回
路によりディスチャージされたか否かを判定するマッチ
検出回路を設け、上記マッチ検出回路の複数の出力信号
を、同等の容量値を持つようにされた第１と第２信号線
に対応して設けられたヒット信号線に伝え、上記第１信
号線と第１電位との間には上記ヒット信号線にゲートが
接続された第１ＭＯＳＦＥＴを設け、上記第２信号線と
第１電位との間には、ダミーヒット信号線がゲートに接
続された第２ＭＯＳＦＥＴを設け、上記第１ＭＯＳＦＥ
Ｔと第２ＭＯＳＦＥＴのコンダクタンスの比の設定によ
り、１つのヒット信号線にヒット信号が伝えられた場合
と２以上のヒット信号線にヒット信号が伝えられた場合
の第１信号線の電位変化の中間になるように第２信号線
を電位変化させて両者の電圧差をマルチヒット検出回路
で検出することにより、簡単な構成で使い勝手のよいＣ
ＡＭを得ることができる。

【図面の簡単な説明】

【図１】この発明に係るＣＡＭの一実施例を示す概略回
路構成図である。

【図２】上記図１のマッチ検出回路の一実施例を示す回
路図である。

【図３】上記図２のマッチ検出回路の動作の一例を説明
するための波形図である。

【図４】上記図２のマッチ検出回路の一実施例を示す具
体的回路図である。

【図５】上記図２のマッチ検出回路の他の一実施例を示
す具体的回路図である。

【図６】この発明に係るマルチヒット検出回路の一実施
例を示す基本的回路図である。

【図７】図６のマルチヒット検出回路の動作原理を説明
するための波形図である。

【図８】図６の実施例回路の動作を説明するための波形
図である。

【図９】この発明に係るマルチヒット検出回路の他の一
実施例を示す回路図である。

【図１０】この発明に係るマルチヒット検出回路の他の
一実施例を示す回路図である。

【図１１】この発明に係るマルチヒット検出回路の他の
一実施例を示す回路図である。

【図１２】この発明に先立って検討されたＣＡＭの動作
を説明するためのタイミング図である。

【符号の説明】

Ｑ１〜Ｑ１１２…ＭＯＳＦＥＴ、Ｇ１〜Ｇ５…ゲート回
路、Ｎ１〜Ｎ９…インバータ回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 長谷川 政己 東京都小平市上水本町５丁目22番１号 日 立超エル・エス・アイ・システムズ内 (72)発明者 平山 雅行 東京都小平市上水本町５丁目22番１号 日 立超エル・エス・アイ・システムズ内 (72)発明者 佐藤 陽一 東京都小平市上水本町５丁目22番１号 日 立超エル・エス・アイ・システムズ内 (72)発明者 佐藤 和善 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内

Claims (5)

【特許請求の範囲】
1. 【請求項１】 一対の相補の入出力ノードを持つラッチ
   回路と、 上記ラッチ回路の一対の入出力ノードと相補データ線対
   との間で記憶情報の伝達を行なう一対の伝送ゲートＭＯ
   ＳＦＥＴと、 上記ラッチ回路に保持された一対の相補の記憶情報と上
   記一対の相補データ線のそれぞれの信号を受ける直列形
   態にされた２組のＭＯＳＦＥＴからなり、上記記憶情報
   と上記信号のいずれか一方の相補信号において不一致の
   ときに電流経路を形成する比較論理回路を備えたメモリ
   セルを複数備え、 上記複数の相補データ線にはそれぞれ複数のメモリセル
   が設けられ、上記複数の相補データ線には複数ビットか
   らなる検索データが伝えられ、 上記メモリセルの伝送ＭＯＳＦＥＴのゲートは、上記複
   数の相補データ線に対応して配置されたワード線に共通
   に接続され、 上記ワード線と平行に設けられたマッチ線に上記比較論
   理回路がワイヤード論理構成に接続され、 上記マッチ線には、論理しきい値電圧近傍にマッチ線を
   プリチャージし、上記メモリセルの比較論理回路により
   ディスチャージされたか否かを上記論理しきい値電圧よ
   り判定するマッチ検出回路を設けている内容呼び出しメ
   モリ回路を具備することを特徴とする半導体集積回路装
   置。
2. 【請求項２】 請求項１において、 上記マッチ検出回路は、 第１の動作タイミング信号に応答してマッチ線のレベル
   を判定する第１の論理回路と、 上記第１の論理回路と同等の論理しきい値電圧を有する
   第２の論理回路により構成され、上記マッチ線のレベル
   判定を行なうレベル判定回路と、 上記レベル判定回路の出力信号と第２タイミング信号と
   を受けて、上記マッチ線にプリチャージ電流を供給する
   第１スイッチＭＯＳＦＥＴとを含むことを特徴とする半
   導体集積回路装置。
3. 【請求項３】 一対の相補の入出力ノードを持つラッチ
   回路と、 上記ラッチ回路の一対の入出力ノードと相補データ線対
   との間で記憶情報の伝達を行なう一対の伝送ゲートＭＯ
   ＳＦＥＴと、 上記ラッチ回路に保持された一対の相補の記憶情報と上
   記一対の相補データ線のそれぞれの信号を受ける直列形
   態にされた２組のＭＯＳＦＥＴからなり、上記記憶情報
   と上記信号のいずれか一方の相補信号において不一致の
   ときに電流経路を形成する比較論理回路を備えたメモリ
   セルを複数備え、 上記複数の相補データ線にはそれぞれ複数のメモリセル
   が設けられ、上記複数の相補データ線には複数ビットか
   らなる検索データが伝えられ、 上記メモリセルの伝送ゲートは、上記複数の相補データ
   線と交差するように配置されたワード線に共通に接続さ
   れ、 上記ワード線と平行に設けられたマッチ線に上記比較論
   理回路がワイヤード論理構成に接続され、 上記マッチ線には、それをプリチャージし、上記メモリ
   セルの比較論理回路によりディスチャージされたか否か
   を検出するマッチ検出回路が設けられ、 上記マッチ検出回路の複数の出力信号は、同等の容量値
   を持つようにされた第１と第２信号線に対応して設けら
   れたヒット信号線に伝えられ、 上記第１信号線と第１電位との間には上記ヒット信号線
   にゲートが接続された第１ＭＯＳＦＥＴが設けられ、 上記第２信号線と第１電位との間には、ダミーヒット信
   号線がゲートに接続された第２ＭＯＳＦＥＴが設けら
   れ、 上記第１信号線と第２信号線には、それをプリチャージ
   し、その電圧差を検出するマルチヒット検出回路が設け
   られ、 上記第１ＭＯＳＦＥＴと第２ＭＯＳＦＥＴのコンダクタ
   ンスの比の設定により、１つのヒット信号線にヒット信
   号が伝えられた場合と２以上のヒット信号線にヒット信
   号が伝えられた場合の第１信号線の電位変化の中間にな
   るように第２信号線を電位変化させてなる内容呼び出し
   メモリを具備することを特徴とする半導体集積回路装
   置。
4. 【請求項４】 請求項３において、 上記第１信号線と第２信号線を等距離に分割する１ない
   し複数の分岐点に信号取り出し口が設けられ、かかる信
   号取り出し口を相互に接続する配線により上記マルチヒ
   ット検出回路を接続してなり、 上記第２信号線の両端とその中央部に上記第２ＭＯＳＦ
   ＥＴを分散して配置し、分散された第２ＭＯＳＦＥＴの
   ゲートの各々に対してダミーヒット信号を設けてなるこ
   とを特徴とする半導体集積回路装置。
5. 【請求項５】 請求項３又は４において、 上記マッチ線には、上記メモリセルの比較論理回路によ
   りディスチャージされたか否か論理しきい値電圧より判
   定する論理回路の近傍にプリチャージするプリチャージ
   回路が設けられてなることを特徴とする半導体集積回路
   装置。