JP2015523670A - 連想メモリ（ｃａｍ）を検索するためのシステム及び方法 - Google Patents

連想メモリ（ｃａｍ）を検索するためのシステム及び方法 Download PDF

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Abstract

【課題】連想メモリ（ＣＡＭ）アレイの中で検索オペレーションを実施するための回路および方法を提供する。【解決手段】ＣＡＭを検索するためのシステムは、２段階ＣＡＭ検索の予備検索（１００）がまだアクティブな間に、該２段階ＣＡＭ検索の主検索（１３０）を選択的に作動させる回路を含む。【選択図】図６

Description

本発明は連想メモリ（ＣＡＭ：ｃｏｎｔｅｎｔ ａｄｄｒｅｓｓａｂｌｅ ｍｅｍｏｒｙ）に関し、さらに具体的には、ＣＡＭアレイ中で検索オペレーションを実施するための回路および方法に関する。
例えば、ランダム・アクセス・メモリ（ＲＡＭ：ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）などの標準的コンピュータ・メモリでは、ユーザがメモリ・アドレスを指定し、ＲＡＭがそのメモリ・アドレスに格納されているデータ・ワードを返す。標準的コンピュータ・メモリとは対照的に、連想メモリ（ＣＡＭ）は、ユーザからデータ・ワードを受け取り、単一回のオペレーションでＣＡＭアレイ全体を検索し、ＣＡＭアレイ内のどこかにそのデータ・ワードが格納されているかどうかを判定する。ＣＡＭは、単一回のオペレーションでそのメモリ全体を検索するので、検索アプリケーションにおいてＲＡＭよりもはるかに高速である。
２種類のＣＡＭ、２値ＣＡＭと３値ＣＡＭ（ＴＣＡＭ：ｔｅｒｎａｒｙ ＣＡＭ）とがある。２値ＣＡＭは、データ・ワードを含むバイナリ・ビット、すなわちゼロおよび１（０、１）、の格納および検索を提供する。３値ＣＡＭは、３つの状態、すなわちゼロ、１、および「無関係（ｄｏｎ‘ｔ ｃａｒｅ）」ビット（０、１、Ｘ）の格納を提供する。３値ＣＡＭの「無関係」ビットは、データ・ワードの検索においてより高い便宜性を可能にする。例えば、３値ＣＡＭは、データ・ワード「１１ＸＸ０」を格納することができ、検索対象データ・ワード「１１０００」、「１１０１０」、「１１１００」、および「１１１１０」のいずれとも一致（ｍａｔｃｈ）することになる。
ＣＡＭはコンピュータ・ネットワーク・デバイス中で頻繁に用いられる。例えば、ネットワーク・スイッチがそのポートの一つからデータ・フレームを受信すると、該スイッチは、そのフレームの送信元アドレスおよび受信したポートの識別子を使って内部アドレス・テーブルを更新する。次いで、ネットワーク・スイッチは、内部アドレス・テーブル中の、データ・フレームの宛先アドレスをルック・アップし、そのデータ・フレームを転送すべきポートを判定し、データ・フレームを当該ポート上のその宛先アドレスに送信する。内部アドレス・テーブルは、データ・フレームを適正なポートに迅速に送信し、ネットワーク・スイッチの待ち時間を低減するために、通常、２値ＣＡＭによって実装される。
ＴＣＡＭはネットワーク・ルータ中で頻繁に用いられ、これらルータでは、各アドレスは、サブネット構成の如何によってサイズが変わるネットワーク・アドレスと、残りのビットを占めるホスト・アドレスとを有する。ネットワーク・アドレスとホスト・アドレスとは、ネットワークの各サブネットに対するネットワーク・マスクによって区別される。宛先へのネットワーク中の経路情報は、ルータが、各既知の宛先アドレスと、関連するネットワーク・マスクと、パケットを宛先アドレスに経路指定するのに必要な経路情報とを包含する経路設定テーブルを、ルック・アップすることを必要とする。経路指定はＴＣＡＭによって迅速に行われ、ＴＣＡＭはアドレスのホスト部分を「無関係」ビットでマスクする。ＴＣＡＭは、１オペレーションで、ホスト・アドレスをマスクして宛先アドレスを対比し、パケットを宛先アドレスに経路指定するために必要な経路情報を迅速に読み出す。
ＣＡＭ（２値または３値）を検索するとき、検索データが検索ラインにロードされ、ＣＡＭ中に格納されたワードと対比される。検索・対比オペレーションの過程で、ＣＡＭは、全面並行検索を行い、各格納ワードに関連する一致（ｍａｔｃｈ）または不一致（ｍｉｓｍａｔｃｈ）信号を生成し、検索ワードが格納ワードと一致するがどうかを示す。
全格納ワードと単一の検索ワードとの間のこの高速の並行対比を可能にするために、各ＣＡＭワードは、専用の検索ハードウェアを包含している。各ＣＡＭセルは、追加のビット対比トランジスタ群およびストレージ・エレメントを包含し、該セルは、通常、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ：Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）セルとして実装される。この追加の回路は、各ＣＡＭワードに対し一致または不一致信号を生成するため、マッチ・ライン（ＭＬ：ｍａｔｃｈ ｌｉｎｅ）によってそのＣＡＭワードに亘って結合されている。この検索ハードウェアは、ＣＡＭアレイの内容全体を単一クロック・サイクルで検索すること、例えば、全格納ＣＡＭワードを並行に検索することを可能にする。しかして、メモリの１Ｋワードの検索を完了するのに、通常１Ｋクロック・サイクルを必要とするような標準的なメモリ（例えば、ＳＲＡＭおよびＤＲＡＭ）と対照的に、ＣＡＭは、全てのエントリを同時に単一のクロック・サイクルで検索する能力を有する。
残念ながら、技術がサブミクロン配置の規模になるにつれ、ランダム・デバイスばらつき（ＲＤＶ：ｒａｎｄｏｍ ｄｅｖｉｃｅ ｖａｒｉａｔｉｏｎ）が益々顕著になっている。トランジスタ長、トランジスタ幅、およびトランジスタ閾値電圧などのパラメータのＲＤＶは、隣接のデバイスと同一に設計されている場合にあっても、大きな影響を与え得る。ＲＤＶの影響は、特に半導体メモリの設計において歴然としている。大部分のメモリは、ほとんど容量性のアレイ・ライン上の小さな電圧信号を検出するためセンス・アンプに依存しているので、メモリ・セルおよびセンス・アンプ・デバイス中のＲＤＶによって誤った結果が生成される可能性がある。信頼性を向上するために、メモリ設計者は、自分の設計の感知回路を控えめに調整し、それによって、信頼できるオペレーションのための大きな検出マージンを維持するため、パフォーマンスをトレード・オフしている。
先進的な技術（例えば、１００ｎｍ以下のゲート形態）では、ＲＤＶが、パフォーマンス向上に対する主要なボトルネックになってきている。デバイスばらつきが増大するにつれ、信号到来およびデータ捕捉のタイミングの不確かさが増大し、より大きなデータ捕捉マージンが要求され、これによりパフォーマンスが制限される。
ＣＡＭ検索オペレーションの過程で行われるＭＬ感知は、そのシングルエンド機能に起因して、ＳＲＡＭ読み取り回路で用いられる差動感知よりも、ＲＤＶからさらに大きな影響を受け易い。しかして、信頼できるオペレーションを維持するために、ほとんどのＭＬ感知スキームは、遅いおよび電力効率が悪い両方のフルスィング感知を用いる。
ＣＡＭ設計のトレード・オフには、しかして検索アクセス時間、電力、および密度が含まれる。電力使用量を改善するために、一部ではＣＡＭの検索に２段階感知スキームが使われている。この２段階感知スキームは、予備対比（例えば予備検索）および主対比（例えば主検索）を含む。予備対比においては、電力集約的な主対比のために主ＭＬをプリチャージするのに先だって、各ＣＡＭワード中の少数のビットが検索ワード中の対応するビットと対比される。予備対比によって、特定のＣＡＭワードに対する不一致が示されれば、そのワードに対して主対比は行われず、しかして主対比を実施するのに要する電力が節減される。
在来のタイミング手法では、主対比を開始する前に予備対比を完了することが必要である。しかしながら、これは、予備対比ＣＡＭセルもしくは予備対比感知回路またはその両方中のばらつきに対するマージン設定（例えば設計）する際に問題となる。具体的には、統計的に妥当な最遅の予備対比の場合に対するマージン設定によって、ほとんどの場合に必要とされるよりも遅れた主対比の開始がもたらされる。デバイスのサイズが縮小するとともに、デバイスばらつきによるタイミング不確かさが増大し、予備検索の完了に対するこの大きなタイミング不確かさが、主対比の開始を遅延させ、全体的なＣＡＭのパフォーマンスに影響を与えている。
したがって、当該技術分野において、前述の欠陥および制限を克服することが必要になっている。
本発明のある態様において、連想メモリ（ＣＡＭ）を検索するためのシステムが提供される。本システムは、２段階ＣＡＭ検索の予備検索がまだアクティブな間に、２段階ＣＡＭ検索の主検索を選択的に作動させる回路を含む。
本発明の別の態様において、連想メモリ（ＣＡＭ）の第一の複数のセルに接続された予備検索マッチ・ライン（ＰＭＬ：ｐｒｅ−ｓｅａｒｃｈ ｍａｔｃｈ ｌｉｎｅ）を含む回路が提供される。また、本回路は、ＣＡＭの第二の複数のセルに接続された主検索マッチ・ライン（ＭＭＬ：ｍａｉｎ−ｓｅａｒｃｈ ｍａｔｃｈ ｌｉｎｅ）を含む。さらに、本回路は、ＰＭＬと関連付けて予備検索オペレーションを開始し、予備検索オペレーションが完了する前に、ＭＭＬと関連付けて主検索を開始するよう構築され配置されたデバイスの組み合わせを含む。
本発明の別の態様において、低側閾値、高側閾値、およびヒステリシス値を有する反転シュミット・トリガを含む回路が提供される。また、本回路は、シュミット・トリガに接続された調整ピンを含む。シュミット・トリガおよび調整ピンは、調整ピン上の電圧を調整することによって、シュミット・トリガのヒステリシス値が選択的に変更されるように、構築され配置される。
本発明の別の態様において、コンピュータ・メモリ中でメモリ・オペレーションを実施する方法が提供される。本方法は、コンピュータ・メモリ中で、２段階のメモリ・オペレーションの第一段階を開始するステップを含む。また、本方法は、２段階のメモリ・オペレーションの第一段階をまだ実行しながら、第一段階の先行結果に基づいて選択的に第二段階を開始するステップを含む。本方法は、第二段階を開始した後、第一段階の最終結果を検知するステップを加えて含む。本方法は、第一段階の最終結果に基づいて、第二段階を中断するステップおよび完了するステップのうちの一つを実施するステップをさらに含む。
本発明の別の態様において、連想メモリ（ＣＡＭ）を検索する方法が提供される。本方法は、２段階ＣＡＭ検索オペレーションの予備検索の過程で、予備検索マッチ・ライン（ＰＭＬ）上に電圧を生成するステップを含む。また、本方法は、該電圧が閾値レベルを超えていることを検知するステップを含む。本方法は、該検知するステップに基づき、予備検索の完了の前に、２段階ＣＡＭ検索オペレーションの主検索を開始するステップをさらに含む。本方法は、主検索を開始した後に、電圧が閾値レベルより下に低下したことを検知し主検索を中断するステップ、および電圧が閾値より上に留まることを検知し主検索を完了するステップのうちの一つを実施するステップを加えて含む。
本発明の例示的な実施形態の非限定的な事例として、添付の複数の図面を参照しながら、以下に続く発明を実施するための形態において本発明を説明する。
３×４ビットの２値ＣＡＭのブロック図を示す。 ３×４ビットのＴＣＡＭのブロック図を示す。 ＣＡＭ感知のためのマッチ・ライン（ＭＬ）をプリチャージする概念を示す。 ２段階ＣＡＭ感知スキームを示す。 本発明の諸態様による、主検索の早期作動を示す。 本発明の諸態様による、早期予測・後刻是正（ＥＰＬＣ：Ｅａｒｌｙ−Ｐｒｅｄｉｃｔ Ｌａｔｅ−Ｃｏｒｒｅｃｔ）ＣＡＭ感知スキームのハイレベルのブロック図を表す。 本発明の諸態様による、ＥＰＬＣ回路の例示的なトランジスタ・レベルの実装を示す。 本発明の諸態様による、ＥＰＬＣ回路のオペレーションに対応するシミュレーション・データを示す。 本発明の諸態様による、低速および高速プロセス・コーナにおける正規化分布を示す。 本発明の諸態様による、シリコン検証済み（ｓｉｌｉｃｏｎ ａｗａｒｅ）調整に関するシミュレーション・データを示す。 本発明の諸態様による、プロセス・コーナ全体に亘るＴＣＡＭハードウェア上の１Ｇ検索／秒を超えるシリコン測定を示す。 本発明の諸態様による、内蔵された深いトレンチ（ＤＴ：ｄｅｅｐ−ｔｒｅｎｃｈ）デカップリング・コンデンサを有する例示的なＴＣＡＭのマイクロ写真を示す。 本発明の諸態様による、半導体の設計、製造、もしくは試験またはこれらの組み合わせに使われる設計プロセスの流れ図である。
本発明は、連想メモリ（ＣＡＭ）に関し、さらに具体的には、ＣＡＭ中で検索オペレーションを実施するための回路および方法に関する。本発明の諸態様により、２段階ＣＡＭ検索オペレーションのための早期予測・後刻是正（ＥＰＬＣ）感知スキームが提供される。諸実施形態において、本ＥＰＬＣスキームは、予備検索の完全に終了を待たずに、予備検索の先行結果に基づいて、予備検索と主検索とのオーバーラップ（例えば早期予測）が生じるように主検索を開始する。さらに、この主検索は、予備検索の後の結果に基づいて打ち切ることができる（例えば後刻是正）。このようにして、本発明の実装は、より高速のＣＡＭ検索オペレーションを提供する。
諸実施形態において、３値連想メモリ（ＴＣＡＭ）は２つのフェーズの検索オペレーションを用い、その予備検索の結果による早期予測によって、次の主検索オペレーションが作動され、該オペレーションは、最終的な予備検索の結果が早期予測と矛盾する場合にだけ後で中断される。この早期の主検索の作動は、パフォーマンスを約３０％向上させ、一方、後刻是正の確率は低く電力への影響は無視可能である。ある例示的な非限定の実装において、本発明の諸態様によるＥＰＬＣ感知は、３２ｎｍ高誘電率（Ｈｉｇｈ−Ｋ）金属ゲートＳＯＩ（ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ）プロセス中に実装された高パフォーマンスのＴＣＡＭコンパイラを可能にし、２０４８×６４０ビットのＴＣＡＭインスタンス上で１Ｇ検索／秒のスループットを達成する一方、電力は約０．７６Ｗしか消費しない。電源ノイズ軽減のための内蔵された深いトレンチ（ＤＴ）コンデンサは、ＴＣＡＭ合計面積約１．５６ｍｍ２に約５％のオーバーヘッドを付加する。
本明細書では、ＣＡＭに関連して本発明の諸態様を説明する。但し、本発明はＣＡＭとの共用に限定はされず、本明細書で説明する本発明のＥＰＬＣ感知スキームは、通常第一段階が完全に終了した後にのみ第二段階が開始される、任意の適した２段階感知プロセスとともに使用されてよい。例えば、本発明の実装は、第二オペレーション（第二段階）の結果が、第一オペレーション（第一段階）に依存するような、すなわち、第二オペレーションが第一オペレーションの先行結果に基づいて開始され、その後、第二オペレーションが実行されている間に、第一オペレーションの最終結果に基づいて第二オペレーションが完了されるかまたは中断されるような、任意の２段階メモリ・オペレーションとともに用いることが可能である。かかるスキームは、例えば、ＤＲＡＭ、ＳＲＡＭ、および不揮発性メモリにも使用することができる。
図１は、３×４ビット２値ＣＡＭの簡略ブロック図を示す。該２値ＣＡＭのセルは、各々が４ビット長の３つの水平方向ワード中に配置される。これら２値ＣＡＭのセルはストレージおよび対比両方の回路を包含する。垂直にペアになった検索ライン（ＳＬ：ｓｅａｒｃｈ−ｌｉｎｅ）が、並行して、検索データ・ワードのビット０または１を２値ＣＡＭセルに印加する。マッチ・ライン（ＭＬ）は水平方向に実行され、検索データ・ワードの各ビットが、２値ＣＡＭセルの行に格納されたデータ・ワードの各ビットと一致するかどうか対比する。一致していれば、マッチ・ラインは一致を示す。
図１に示された例示的な２値ＣＡＭにおいて、ＣＡＭセルは、水平の行１、２、および３中に配置され、例えば４つのセルから成る。それぞれの水平行の各ＣＡＭセルは、ＭＬ４、５、および６に連結されている。行中のセルの数は検索対象のワードの長さと対応しており、当業者は、本発明の趣旨から逸脱することなく任意の数のセルを用いることができる。さらに、説明の便宜上、３つの行とＭＬ４〜６とだけが示されている。これも同様に、当業者は任意の数の行およびＭＬを用いることが可能である。さらに、ＣＡＭセルが、列８、９、１０、および１１に配列されている。４つの列だけが示されているが、列の数は、検索対象のＣＡＭセル・ワード中のビットの数と対応し、任意の数の列を用いることができる。
検索データ７、すなわち検索対象のデータ・ワードは、対比のためＣＡＭ行１〜３中に形成される各ワードに提供される。並行検索ライン（ＳＬ）１２〜１９は検索データ７に連結されており、検索データ７のデータ・ビットに対応する各セルが一致しているかどうかを検索ができるように、それぞれの列中の各ＣＡＭセルが２つの検索ラインに連結されている。しかして、検索データ７は、ＳＬ１２〜１９に並行して印加される。検索結果は、ＭＬ４〜６に並行して生成され、それぞれのセンス・アンプ２０〜２２に印加される。
図２は、３×４ビット３値ＣＡＭ（ＴＣＡＭ）の簡略ブロック図を示す。図１の２値ＣＡＭセルと同様に、図２の３値ＣＡＭセルも、各４ビット長の３つの水平なワード中に配置されている。同様に、垂直にペアになった検索ライン（ＳＬ）が、並行して検索データ・ワードのビット０または１を３値ＣＡＭセルに印加する。但し、３値ＣＡＭセルのストレージおよび対比回路は、「無関係」ビットＸも格納することができ、各個別の「無関係」ビットＸが印加された検索データ・ワードの対応するビットと対比される。図２に示されるように、３つの格納されたデータ・ワードのうちの２つの中の「無関係」ビットＸの存在によって、３つのマッチ・ライン（ＭＬ）の２つのアクティブ化が可能になる。
図１および図２を参照すると、２値または３値ＣＡＭ検索は、全てのＭＬを高にプリチャージして、これらの全てを一時的に一致状態にすることから開始される。次に、検索ライン・ドライバが、ＳＬ上に検索データ・ワードを一斉送信する。次いで、各ＣＡＭセルは、その格納ビットまたは状態を、それが対応するＳＬ上のビットと対比する。一致するビットを有するＣＡＭセルは、ＭＬに影響を与えないが、不一致ビットを有するＣＡＭセルはＭＬを接地にプルダウンする。Ｘを格納する３値ＣＡＭセルは、あたかも一致したかのように作動する。この集約結果は、ＭＬは、少なくとも一つの個別ビットの不一致を有する一切の検索データ・ワードに対してプルダウンされるということである。その他の全ＭＬは、アクティブすなわち高に留まる。
図３は、ＣＡＭ感知のためマッチ・ライン（ＭＬ）をプリチャージする概念を示す。具体的には、図３は、ＣＡＭ中のセルの行、例えば、図２に示されたセル群の水平の行の一つを表す。各セル、例えばＣ０、Ｃｎ、Ｃｍ、ＣｚはＭＬに連結される。さらに、各セル（これは２値形式または３値形式のいずれでもよい）は、例えばＳＲＡＭまたはＤＲＡＭなどのストレージ・エレメント「ｍ」、およびＭＬと接地（ＧＮＤ：ｇｒｏｕｎｄ）との間を連結するｎＦＥＴ（ｎ型電界効果トランジスタ：ｎ−ｔｙｐｅ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｉｔｏｒ）のスタックのペアを含む。各スタックの上側ｎＦＥＴは、ストレージ・エレメント「ｍ」に連結され、一方、下側のｎＦＥＴは、セルの列に関連付けられたＳＬのペアに連結される。当業者が周知のように、各セル、例えばＣ０、Ｃｎ、Ｃｍ、Ｃｚは、１６個のＦＥＴを含む、ＳＲＡＭベースのＴＣＡＭセルとすることができる。
さらに図３を参照すると、検索オペレーションのため、ＳＬ群（例えば、ＳＬ０Ｘ，ＳＬ０Ｙ、ＳＬｎＸ，ＳＬｎＹ、ＳＬｍＸ，ＳＬｍＹ、ＳＬｚＸ，ＳＬｚＹ）は、初期的に接地に設定され、ＭＬは高に（例えばＶＤＤに）プリチャージされる。次いで、検索データがＳＬに印加され、その結果をＭＬ上に生成させる。各セルに対し、ストレージ・エレメント「ｍ」中のビットが当該ＳＬ上のデータと合致しない場合（例えば不一致）、不一致のｎＦＥＴスタックは、ＭＬから接地（ＧＮＤ）へのパスを生成し、しかしてＭＬを低にプルダウンする。他方、セルのストレージ・エレメント「ｍ」中のビットが当該ＳＬ上のデータと合致した場合（例えば一致）、そのセルは、ＭＬと接地（ＧＮＤ）との間にパスを生成しない。全てのセル中のビットがそれぞれのＳＬ上のデータと合致すると、ＭＬは高に留まり、少なくとも一つのビットがそのそれぞれのＳＬ上のデータと合致しない場合、ＭＬは低にプルダウンされ得る。ＭＬ上の信号は、ＭＬがＶＤＤにあるかまたは接地（ＧＮＤ）にあるかを区別するセンス・アンプ（ＳＡ：ｓｅｎｓｅ ａｍｐｌｉｆｉｅｒ）に印加される。
図４は、２段階ＣＡＭ感知スキームを示す。具体的には、図４は、図３に示されたのと同じセル（例えば、Ｃ０、Ｃｎ、Ｃｍ、Ｃｚ）の行を、予備検索マッチ・ライン（ＰＭＬ）に接続されたセルの第一サブセット５０を予備検索するよう作動する追加の回路と併せ示す。この追加回路は、予備検索の全てのビットが合致した場合にだけ、セルの第二サブセット５５の主検索を作動させる。通常、第一サブセット５０中のセルの数は、第二サブセット５５中のセルの数よりもずっと少ない。例えば、第一サブセット５０に８つのセルを含めることができ、第二サブセット５５に１２０のセルを含めることができるが、但し、第一および第二サブセットは、任意の所望の仕方で任意の数のセルを含むように定義することが可能である。
図４に表された２段階スキームは、ＣＡＭ検索の過程で消費される電力を低減するために有用である。例えば、２段階スキームは、予備検索で不一致があった場合に、主検索のセルに対する主検索マッチ・ライン（ＭＭＬ）へのチャージを回避することによって、動的な検索電力を最大４０％まで節減することができる。しかしながら、在来の２段階スキームでは、予備検索が完了した後にだけ主検索が開始されるので、ＣＡＭの検索を実施するのに要する時間が増加する。
図５は、本発明の諸態様による、主検索の早期作動の概念を示す。水平軸は、２段階ＣＡＭ検索に関わる検索アクセス時間を表す。例えば図４に関連して前に説明したのと同様な予備検索が、時間ｔ１に開始される。カーブ７０は、予備検索のセルの全てが予備検索感知オペレーションを完了している確率を表す分布曲線である。カーブ７０の形状は、タイミング解析に基づいており、予備検索に関与する回路エレメントのデバイスばらつき（例えばＲＤＶ）を考慮に入れている。時間ｔ２は予備検索が完全に終了した時間を表す。例えば、時間ｔ２は、５シグマ（５σ）ＣＡＭセルが予備検索感知オペレーションを完了する予期時間を表し得る。また、時間ｔ２は、在来の２段階スキームにおいて主検索が開始される時点でもある。カーブ７５は、例えば、タイミング回析および予期されるデバイスばらつきに基づいた、主検索のセルの全てが感知オペレーションを完了している確率を表す分布曲線である。時間ｔ３は、主検索が完全に終了した時点である。
引き続き図５を参照すると、本発明の諸態様によって、予備検索が完全に終了する前に主検索が開始される。例えば、主検索を、ｔ２より早い時間ｔ２’に開始することができる。カーブ７５’はカーブ７５と類似であるが、時間ｔ２の代わりに時間ｔ２’に開始され、時間ｔ３の代わりに時間ｔ３’で終了する。しかして、本発明の実装は、この低確率での主検索アクティブ化を用い、例えば、先行の予備検索結果だけを使って主検索を開始し、その後、最終的な予備検索結果が早期の予測と矛盾する場合には主検索を是正するなど、これらの在来は分離されていたオペレーションの間でのオーバーラップを可能にすることによって検索アクセスを改良する。
図６は、本発明の諸態様による、早期予測・後刻是正（ＥＰＬＣ）ＣＡＭ感知スキームのハイレベルのブロック図を示す。ブロック１００は、予備検索オペレーションを表す。具体的には、ブロック１０５は、予備検索マッチ・ライン（ＰＭＬ）に接続された（例えば、図４中のサブセット５０と類似の）ＣＡＭセルの第一サブセットを表す。諸実施形態において、ブロック１０５は、ＣＡＭワードの８ビットに対応するＮＯＲプルダウン・スタック（例えば、図３〜図４に記載されているもの）１６個を含む８個のＳＲＡＭベースのＴＣＡＭセルを含む。但し、本発明の範囲内の予備検索サブセット中には任意の他の数のセルを使用することができる。諸実施形態において、ＰＭＬは高レベルに（例えばＶＤＤに）プリチャージされ、予備検索感知回路１１０の出力端は、ブロック１０５中のＣＡＭセル中に格納されたビットが（例えば、図３〜図４に記載されているのと類似の仕方で）ＳＬ上の対応するビットに合致している限り、高（例えば２値の高側）に留まる。予備検索開始（ＳＰＳ：Ｓｔａｒｔ Ｐｒｅ−Ｓｅａｒｃｈ）ノード１１５は、予備検索の開始を制御する。
ブロック１３０は、本発明の諸態様による主検索オペレーションを表す。具体的には、ブロック１３５は、主検索マッチ・ライン（ＭＭＬ）に接続された（例えば、図４中のサブセット５５と類似の）ＣＡＭセルの第二サブセットを表す。諸実施形態において、ブロック１３５は、ＣＡＭワードの１２０ビットに対応するＮＯＲプルダウン・スタック（例えば、図３〜図４に記載されているもの）２４０個を含む１２０個のＳＲＡＭベースのＴＣＡＭセルを含む。但し、本発明の範囲内の主検索サブセット中には任意の他の数のセルを使用することができる。
主検索開始（ＳＭＳ：Ｓｔａｒｔ Ｍａｉｎ−Ｓｅａｒｃｈ）ノード１４０は、主検索の開始を制御する。諸実施形態において、予備検索感知回路１１０の出力およびＳＭＳノード１４０の信号は回路１４５への入力である。回路１４５の出力は、主検索感知回路１５０に接続されている。諸実施形態において、回路１４５は、ノード１４０および予備検索感知回路１１０の出力の両方が高の場合にだけ主検索感知回路１５０をアクティブ化する、デバイスの組み合わせを含む。主検索感知回路１５０は、アクティブ化されると、主検索マッチ・ライン（ＭＭＬ）に荷電し主検索のためにチャージさせる。ラッチ１５５は、検索結果の値を保持し、該値はそのＣＡＭワードが検索ワードに合致しているかどうかを示す。シリコン検証済み調整（ＳＡＴ：Ｓｉｌｉｃｏｎ ａｗａｒｅ ｔｕｎｉｎｇ）回路１６０は、シリコン検証済みの自己参照感知を提供する。これについては本明細書で詳しく説明する。
引き続き図６を参照すると、本発明の実装の早期予測の態様は、例えば予備検索が完全に終了する前に、先行の予備検索結果に基づいて主検索が開始されるという事実の中に存在する。諸実施形態において、予備検索の開始後所定の時間に、ＰＭＬが閾値レベルより高い場合に、ＳＭＳノード１４０は高に駆動（例えば、オンに）され、この所定の時間は、予備検索が完全に終了すると見なされる時間長よりも短い。このように、予備検索がまだアクティブな間に、予備検索の先行結果が一致を示す場合、たとえ予備検索が後で不一致になる可能性がまだ存在していても、主検索が開始される。
本発明の実装の後刻是正の態様は、主検索が既に開始された後、予備検索の結果に基づいて主検索を停止できるという事実の中に存在する。諸実施形態において、主検索が開始された後、ブロック１０５中で、予備検索セル中の不一致ビットによってＰＭＬが（例えば、閾値レベルよりも低く）引き下げられることがある。かかるイベントにおいて、予備検索感知回路１１０の出力は低下し、これが回路１４５をして主検索感知回路１５０をオフにさせる。このように、本発明の実装は、最初の８ビットの予備検索結果に対する早期予測を用いて、後続の１２０ビットの主検索オペレーションを時期を早めて作動させ、その上で、後に、最終的な予備検索結果が早期予測と矛盾する場合にだけ、主検索を是正（例えば中断）する。
図７は、本発明の諸態様による、単一のＣＡＭワード（例えば、図１または図２中の一つの水平行に対応するワード）に対するＥＰＬＣ回路２００の、例示的なトランジスタ・レベルの実装を示す。図８は、図７の回路に対応するシミュレーション・データを示す。ＥＰＬＣ回路２００は、図６に関連して説明したような、それぞれが自ブロックのＮＯＲプルダウン・スタックを含む、ブロック１０５および１３５を含む。また、ＥＰＬＣ回路２００は、図６に関連して説明したような、ＰＭＬ、ＭＭＬ、ＳＰＳノード１１５、ＳＭＳノード１４０、ラッチ１５５、およびＳＡＴ回路１６０を含む。
ＥＰＬＣ回路２００は、２値ＣＡＭまたはＴＣＡＭとともに用いることができる。さらに、ＣＡＭ（またはＴＣＡＭ）の各々の検索可能なワードに対し、ＥＰＬＣ回路２００の一インスタンスが設けられる。
諸実施形態において、ＥＰＬＣ ＣＡＭ検索に先立って、ＳＰＳノード１１５は初期的に高（例えば１）に保たれ、ＳＭＳノード１４０は初期的に低（例えば０）に保たれる。ＰＭＬ、ＭＭＬ、およびラッチ１５５をリセットするために、高リセット電圧が、ＲＥＳＥＴ１およびＲＥＳＥＴ２に印加される。ＥＰＬＣ ＣＡＭ検索は、ブロック１０５および１３５中の全てのＮＯＲプルダウン・スタック上の安定データとともに開始され、立ち下り信号が、ＲＥＳＥＴ１、ＲＥＳＥＴ２、およびＳＰＳノード１１５に印加される。ＳＰＳノード１１５を低に駆動することによりＰ１がオンになって予備検索段階が開始される（Ｐ１はＶＤＤなどの電圧源に接続されている）。Ｐ１およびＰ２が電流供給（ｓｏｕｒｃｅ ｃｕｒｒｅｎｔ）を開始するので、不一致によるプルダウン・スタックの数に応じた電圧がＰＭＬ上に生成される。諸実施形態において、Ｐ１およびＰ２は、これらがＰＭＬを選択的に電圧源（ＶＤＤ）に接続するという意味でプルアップ・デバイスとして作動する、ｐＦＥＴ（ｐ型電界効果トランジスタ：ｐ−ｔｙｐｅ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）である。
さらに図７中のＥＰＬＣ回路２００を参照すると、ブロック１０５中のセルに検索データとの不一致がない場合、ＰＭＬは純粋に容量性であり、ＧＮＤから、ＮＡＮＤゲート２０５閾値電圧（ＮＶＴＨ：ＮＡＮＤ ｇａｔｅ ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）を超えてＶＤＤまで迅速に立ち上がる。この状態が、図８中のラインＰＭＬ０で示されている。他方、検索データとブロック１０５中のセルとの間に大きな数「Ｎ」の不一致がある場合、ＰＭＬは、「Ｎ」個のアクティブなプルダウン・スタックによって確とＧＮＤに保持される。この場合、予備検索は不一致を示し、主検索は開始されず、ラッチ１５５は不一致を示す値を格納する。
ある特定の場合において、ブロック１０５は、単一の不一致セルを包含する。これは最悪ケースの不一致と見なし得る。というのは、プルアップ・スタック（Ｐ１およびＰ２）に対抗するのに、単一の不一致プルダウン・スタックだけがあり、ＰＭＬ上に中間レベルの電圧がもたらされるからである。この状態は、図８中のラインＰＭＬ１Ｗによって示されており、ＰＭＬ１Ｗ中の「１」は単一の不一致セルを表し、「Ｗ」は３シグマより大きい（＞３σ）弱いプルダウンを表している。
諸実施形態において、予備検索のパフォーマンスを改良するために、ＥＰＬＣ回路２００は、ＰＭＬ０状態に対する高速な予備検索評価を可能にするが、ＰＭＬ１Ｗ状態を誤ってＰＭＬ０状態に見せる原因にもなる、大型のＰ１およびＰ２プルアップ・デバイスを使う電流競合（ｃｕｒｒｅｎｔ−ｒａｃｅ）感知を用いる。このように、ＮＶＴＨを超えるような統計的に可能性の低いＰＭＬ１Ｗ状態であれば、間違った一致を早期予測することになり、主検索オペレーションの作動へと進むことになる。しかしながら、この間違った早期予測は、後に主検索実行の間に是正され、信頼性のあるＥＰＬＣ検索結果を確実にする。
引き続いて図７中のＥＰＬＣ回路２００を参照すると、ＰＭＬが閾値レベル（例えばＮＶＴＨ）を上回り、且つＳＭＳノード１４０が低のとき、ＮＡＮＤゲート２０５は、ＭＳ＿ＰＲＥに高い出力を有し、これによりｐＦＥＴ Ｐ３およびＰ４をオフにする。主検索は、ＳＭＳノード１４０に高い信号を印加することによって開始される。ＳＭＳノード１４０における高い信号はＰＭＬ上の高い信号と相まって、ＭＳ＿ＰＲＥを低に駆動する。これによってＰ３がオンになり、それによってＰ２がオフになる。それが回りまわって、ＰＭＬへのプリチャージを停止させ、ＰＭＬを浮動状態にする。また、ＭＳ＿ＰＲＥの低下は、Ｐ４をオンにし、それがＭＭＬのプリチャージを開始させる。ＳＭＳノード１４０上の信号は、その後低に駆動され、それがＭＭＬのプリチャージ実施を停止させ、主検索オペレーションの進行を可能にする。主検索は、インバータ２１０およびラッチ１５５から検索の結果（ＭＬ＿ＯＵＴ）が最終的に得られるまで、所定の時間長の間継続する。
諸実施形態において、ＭＭＬは、反転シュミット・トリガ２１５の入力端として接続され、該トリガは、当業者が理解しているように、高側閾値と低側閾値とによるヒステリシスを示す。シュミット・トリガ２１５の出力端は、ｎＦＥＴＮ３のゲートに接続され、Ｎ３は、感知ノード（ＳＮ：ｓｅｎｓｅ ｎｏｄｅ）とＭＭＬとの間に接続される。
さらなる実施形態において、図７に示されるように、ＥＰＬＣ回路２００は、シュミット・トリガ２１５に動作可能に連結されたＳＡＴ回路１６０、およびＭＳ＿ＰＲＥとＭＭＬとの間に接続されたｐＦＥＴ−ｎＦＥＴスタックを含むＭＭＬキーパ２２５を含む。ＳＡＴ回路１６０のおよびＭＭＬキーパ２２５のオペレーションについては、後記で図９および図１０に関連させて説明する。
図８は、前述の図７のＥＰＬＣ回路２００のオペレーションに対応するシミュレーション・データを示す。図８の水平軸は検索時間を表す。領域３００は、在来の２段階ＣＡＭ検索回路に対する予備検索および主検索の制御信号を表す。領域３０５は、本発明の諸態様による、ＥＰＬＣ回路２００に対する例示的な予備検索および主検索の制御信号（例えば、ＳＰＳノード１１５およびＳＭＳノード１４０に印加される信号）を表す。
図８の領域３００に見ることができるように、在来の回路の予備検索開始（ＳＰＳ）信号は、３１０において高から低へと下がり、次いで、３１５で低から高へと上がる。３１０と３１５との間の時間は、在来の回路の予備検索の完全終了時間を表す。予備検索の完了後（例えば３１５の後）、この在来の回路は、３２０で主検索開始（ＳＭＳ）信号を低から高に駆動することによって主検索を開始する。ＳＭＳ信号は、その後３２５で再び低に駆動され、３３０でラッチから結果が読み取られる。
図８の領域３０５を参照すると、ＥＰＬＣ回路２００の例示的な実装において、ＳＰＳ信号（例えば、図７のＳＰＳノード１１５における信号）が、３３５で高から低に駆動され、次いで３４０で低から高に駆動される。本発明の諸態様によれば、ＳＭＳ信号（例えば、図７のＳＭＳノード１４０における信号）が、３４０に先立つ時間である３４５において低から高に駆動される。しかして、主検索は、予備検索の完全に終了に先立って開始され、例えば、予備検索と主検索とのオーバーラップ３５０が生じる。このオーバーラップ３５０は、本発明の早期予測の態様を示している。ＳＭＳは３５５で低下し、３６０で結果が読み取られる。しかして、本ＥＰＬＣ回路２００が、予備検索がまだアクティブな間に主検索を開始するように構成されているのは明らかである。
領域３００および３０５から分かるように、本発明の実装は、在来の２段階ＣＡＭ検索と比較したとき、２段階ＣＡＭ検索に対しより短い検索時間を提供する。具体的に、３６５に示されるように、本発明の実装の予備検索時間は在来の回路の予備検索時間よりも短い。さらに、３７０に示されているように、本発明の実装は、在来の回路におけるよりも早く結果を読み取ることを可能にする。例えば、本発明の諸実施形態は、約１．０５ｎｓの検索時間を提供することができる。このように、本発明の実装は、在来の２段階ＣＡＭ検索回路と比較して、より高速のＣＡＭ検索時間を提供する。
さらに図８を参照すると、領域３８０は、本発明の諸態様による、ＥＰＬＣ回路（例えば図７の回路２００）の様々なライン上のシミュレートされた電圧を表している。領域３８０の電圧は、領域３０５の信号に対応している。ラインＰＭＬ０、ＭＳ＿ＰＲＥ０、およびＭＭＬ０は、それぞれ、予備検索で不一致がない場合のＥＰＬＣ回路２００のＰＭＬ、ＭＳ＿ＰＲＥ、およびＭＭＬの電圧を表す。ラインＰＭＬ１Ｗ、ＭＳ＿ＰＲＥ１Ｗ、およびＭＭＬ１は、それぞれ、予備検索で一つの不一致（例えば、一つの不一致ビット）がある場合のＥＰＬＣ回路２００のＰＭＬ、ＭＳ＿ＰＲＥ、およびＭＭＬの電圧を表す。破線３８５および３９０は、在来サイズのプルアップ・デバイス（例えば、図７のＰ１およびＰ２より小さい）を用いた在来のＰＭＬの電圧を表し、ＰＭＬ０ラインおよびＰＭＬ１Ｗラインは、本発明の諸態様による、拡大サイズのプルアップ・デバイスＰ１およびＰ２に対応する。
ＰＭＬ０状態では、ＰＭＬ電圧は、ＮＡＮＤゲート閾値（例えば図７のＮＶＴＨ）の上に留まる。他方、ＰＭＬ１Ｗの状態では、ＰＭＬは、もはや（例えば、図７のＥＰＬＣ回路２００中のＰ１およびＰ２によって）高にプルされなくなれば放電する。ＰＭＬ１Ｗ状態におけるこのＰＭＬの放電は、主検索が開始された後に生じ、ＮＡＮＤゲート出力を高に駆動し、これによりＰ４がオフになり主検索は停止する。これは本発明の後刻是正態様を示している。このことは、図８において、ＭＳ＿ＰＲＥ１Ｗが低下して間違った主検索プリチャージを開始し、後時に高に戻って是正することによって示されている。間違った一致による部分的プリチャージ（ＭＭＬＦ）に見られるように、この後刻是正は余分な電力を消費する。しかしながら、＞３σの弱いプルダウンで発生する単一ビット不一致の確率が及ぼす、総電力への影響は取るに足りない。このように、ＥＰＬＣ回路２００は、ＰＭＬ電圧がＮＶＴＨを超えていることを検知するのに基づいて予備検索の完了に先立って主検索を開始し、主検索を開始した後は、ＰＭＬ電圧がＮＶＴＨより下に低下するのを検知して主検索を中断すること、またはＰＭＬ電圧がＮＶＴＨより上に留まっているのを検知して主検索を完了すること、のうちの一つを実施するように構成される。
諸実施形態において、主検索は、セルフ・リファレンス感知スキーム（ＳＲＳＳ：Ｓｅｌｆ Ｒｅｆｅｒｅｎｃｅｄ Ｓｅｎｓｉｎｇ Ｓｃｈｅｍｅ）のシリコン検証済みバージョンを使用する。図８に示されるように、ＭＭＬ０およびＭＭＬ１状態のＭＭＬ上のプリチャージ電圧は、シュミット・トリガ（例えば図７のシュミット・トリガ２１５）の高側閾値に迅速に飽和するが、複数不一致のＭＭＬは高側閾値より下に留まる。ＭＭＬのプリチャージが完了したとき、ＭＭＬ０状態ならば、ＭＭＬ電圧はシュミット・トリガの低側閾値の上に留まり、一致を信号伝達する。他方、ＭＭＬ１状態では、ＭＭＬのプリチャージが完了したとき、ＭＭＬ電圧は、急速にシュミット・トリガの低側閾値より下に低下し、不一致を信号伝達する。シュミット・トリガのヒステリシスは、感知電圧に非常に近いＳＲＳＳプリチャージを用い、リークし易い高速コーナＭＭＬ０（Ｉオフ２４０）が間違った不一致をもたらさないことを確実にするよう、同時に、弱い低速コーナＭＭＬ１（Ｉオン１）が間違った一致を判断しないことを確実にするように設定する必要がある。
図９は、本発明の諸態様による、低速および高速プロセス・コーナ両方における正規化されたＩオン１およびＩオフ２４０の分布を使って感知上の課題を示す。シリコン検証済みセンス・アンプ（ＳＡ：Ｓｅｎｓｅ Ａｍｐ）調整を使わない場合、単一のＳＡが、低い、Ｉオン１／Ｉオフ２４０の比率１．５を使って両方のプロセス・コーナを満たす必要がある。シリコン検証済みＳＡ調整が使われる場合、高速プロセスＳＡは、高いリーク許容度にマージン設定することができ、一方、低速プロセスＳＡは、Ｉオン１／Ｉオフ２４０の比率を約６０％増大させて、弱い信号への許容度のマージンを設定することができる。
本発明の実装において、このマージン設定は、シュミット・トリガ（例えばシュミット・トリガ２１５）上のシリコン検証済み調整ピン（例えばＳＡＴ回路１６０）と、ＭＭＬ上のキーパ・スタック（例えばＭＭＬキーパ２２５）との組み合わせを通して実装される。高速プロセス・コーナにおいてＳＡＴ回路１６０をＧＮＤに設定することによって、シュミット・トリガ２１５中に約６０ｍＶの追加ヒステリシスが可能になり、約５０％改良されたリーク許容度が得られる。低速プロセス・コーナにおいてＳＡＴ回路１６０をＶＤＤに設定することにより、ヒステリシスが除去され、弱い信号生成への応答が改善される。
図１０は、本発明の諸態様による、在来のプリチャージ高のＭＬ感知へのＳＡＴ回路１６０の両方の設定に対する、電力およびパフォーマンス両方の改善を示す。２段階ＥＰＬＣスキームとともにシリコン検証済みＳＲＳＳを用いることによって、本発明の例示的な非限定の実装は、２０４８×６４０のインスタンスに対し、わずか約０．７６Ｗの合計電力を維持しながら、ＴＣＡＭ１Ｇ検索／秒のスループットを可能にする。
図１１は、本発明の諸態様による、プロセス・コーナ全面に亘る、ＴＣＡＭハードウェア上の１Ｇ検索／秒を超えるシリコン測定を示す。図１２は、本発明の諸態様による、電源ノイズ軽減のための、内蔵された深いトレンチ（ＤＴ）デカップリング・コンデンサの配置を強調した、２０４８×６４０ビットの例示的なコンパイル型ＴＣＡＭインスタンスのマイクロ写真を示す。１Ｇ検索／秒において、５％のＤＴデカップ面積上乗せ（ａｒｅａ ａｄｄｅｒ）は、約５０％減の電源ノイズ圧縮をもたらし、高容量のＴＣＡＭ設計における適切なオペレーションを確実にする。下記の表１は、本発明の諸態様による、例示的な非限定のコンパイラ範囲およびＴＣＡＭ仕様を示す。
Figure 2015523670
図１３は、半導体の設計、製造、もしくは試験またはこれらの組み合わせに用いられる設計プロセスの流れ図である。図１３は、例えば、半導体ＩＣのロジックの設計、シミュレーション、試験、レイアウト、および製造などのために使われる典型的な設計フロー９００のブロック図を示す。設計フロー９００は、設計構造体またはデバイスを処理加工して、上記で説明し図７に示した設計構造体もしくはデバイスまたはその両方とロジカルに、または別途機能的に等価な表現体を生成するためのプロセス、マシン、もしくはメカニズムまたはこれらの組み合わせを含む。設計フロー９００によって処理もしくは生成またはその両方が行われた設計構造体は、マシン可読の伝送またはストレージ媒体に符号化し、データ処理システム上で実行または別途処理されたとき、論理的に、構造的に、機械的に、または別途機能的に等価な、ハードウェア・コンポーネント、回路、デバイス、またはシステムの表現体を生成する、データもしくは命令またはその両方を該媒体に含めることができる。マシンには、以下に限らないが、回路、コンポーネント、デバイス、またはシステムの設計、製造、またはシミュレーションなどのＩＣ設計プロセスで使用される任意のマシンが含まれる。例えば、マシンには、リソグラフィ・マシン、マスクを生成するためのマシンもしくは装置またはその両方（例、電子ビーム・ライタ）、設計構造体をシミュレートするためのコンピュータまたは装置、製造または試験プロセスで使われる任意の装置、または、これら設計構造体と機能的に等価な表現体を任意の媒体中にプログラミングするための任意のマシン（例えば、プログラム可能ゲート・アレイをプログラミングするためのマシン）を含めることができる。
設計フロー９００は、設計される表現体の種類に応じて変わり得る。例えば、特定用途向けＩＣ（ＡＳＩＣ：ａｐｐｌｉｃａｔｉｏｎ ｓｐｅｃｉｆｉｃ ＩＣ）を製作するための設計フロー９００は、標準コンポーネントを設計するための設計フロー９００、または、設計を、例えば、Ａｌｔｅｒａ（Ｒ）Ｉｎｃ．またはＸｉｌｉｎｘ（Ｒ）Ｉｎｃ．が提供しているプログラム可能ゲート・アレイ（ＰＧＡ：ｐｒｏｇｒａｍｍａｂｌｅ ｇａｔｅ ａｒｒａｙ）またはフィールド・プログラム可能ゲート・アレイ（ＦＰＧＡ：ｆｉｅｌｄ ｐｒｏｇｒａｍｍａｂｌｅ ｇａｔｅ ａｒｒａｙ）などのプログラム可能ゲート・アレイ中にインスタンス化するための設計フロー９００とは異なり得る。
図１３は、望ましくは設計プロセス９１０によって処理されるインプット設計構造体９２０を含む、複数のかかる設計構造体を示す。設計構造体９２０は、論理的に等価な機能のハードウェア・デバイスの表現体を産生するために設計プロセス９１０によって生成、処理された、論理シミュレーション設計構造体であり得る。また、設計構造体９２０には、上記に併せまたは上記に換えて、設計プロセス９１０によって処理されたとき、ハードウェア・デバイスの物理的構造体の機能的表現体を生成するデータもしくはプログラム命令またはその両方を含めることができる。機能的もしくは構造的あるいはその両方の設計特性のいずれを表現しているとしても、設計構造体９２０は、コア開発者／設計者によって実装されているなどの電子コンピュータ支援設計（ＥＣＡＤ：ｅｌｅｃｔｒｏｎｉｃ ｃｏｍｐｕｔｅｒ−ａｉｄｅｄ ｄｅｓｉｇｎ）を用いて生成することができる。設計構造体９２０が、マシン可読のデータ伝送媒体、ゲート・アレイ、またはストレージ媒体に符号化されている場合、設計プロセス９１０内の一つ以上のハードウェアもしくはソフトウェア・モジュールまたはその両方によってこれにアクセス、処理し、図７に示されたような電子部品、回路、電子モジュールまたはロジック・モジュール、装置、デバイス、またはシステムをシミュレートまたは別途に機能的に表現することが可能である。しかして、設計構造体９２０には、人間もしくはマシンまたはその両方に可読のソース・コード、コンパイル済み構造体、および、設計またはシミュレーション・データ処理システムによって処理されたとき、ハードウェア・ロジック設計の回路または他のレベルを機能的にシミュレートまたは別途に表現するコンピュータ実行可能コード構造体、を包含するファイルまたは他のデータ構造体を含めることができる。かかるデータ構造体には、ハードウェア記述言語（ＨＤＬ：ｈａｒｄｗａｒｅ−ｄｅｓｃｒｉｐｔｉｏｎ ｌａｎｇｕａｇｅ）設計エンティティ、またはＶｅｒｉｌｏｇ（Ｒ）およびＶＨＤＬなどより低レベルのＨＤＬ設計言語に適合するかもしくは互換性のあるまたはその両方の他のデータ構造体、もしくはＣまたはＣ＋＋などのより高レベルの設計言語、またはこれら両方を含めることもできる。
設計プロセス９１０は、望ましくは、図７に示されたコンポーネント、回路、デバイス、またはロジック構造体の機能的等価物の設計／シミュレーションを、合成、変換または別途処理して、設計構造体９２０などの設計構造体を包含し得るネットリスト９８０を生成するためのハードウェアもしくはソフトウェア・モジュールまたはその両方を用い、組み込んでいる。ネットリスト９８０には、例えば、集積回路設計中の各種エレメントおよび回路の接続を表し、配線、ディスクリート部品、ロジック・ゲート、制御回路、Ｉ／Ｏデバイス、モデルなどのリストを表現する、コンパイル済みまたは別途処理されたデータ構造体を含めることができる。ネットリスト９８０は、デバイスに対する設計仕様およびパラメータに応じネットリスト９８０が一回以上再合成される反復プロセスを用いて合成することが可能である。本明細書で説明した他の設計構造体の種類と同様に、ネットリスト９８０は、マシン可読データ・ストレージ媒体に記録、またはプログラム可能ゲート・アレイ中にプログラムすることができる。この媒体は、磁気または光ディスク・ドライブ、プログラム可能ゲート・アレイ、コンパクト・フラッシュまたは他のフラッシュ・メモリなどの不揮発性ストレージ媒体とすることができる。上記に加えまたは上記に換えて、該媒体を、システムまたはキャッシュ・メモリ、バッファ・スペース、もしくはインターネットまたは他のネットワーク処理に適した手段を介しデータ・パケットを伝送し中間的に格納できる、電気的または光学的に伝導性のデバイスおよび材料とすることもできる。
設計プロセス９１０には、ネットリスト９８０を含む様々なインプット・データ構造体の種類を処理するためのハードウェア・モジュールおよびソフトウェア・モジュールを含めることができる。かかるデータ構造体の種類をライブラリ・エレメント９３０内に在置し、これには、所与の製造技術（例えば、各種技術ノード、３２ｎｍ、４５ｎｍ、９０ｎｍなど）に対する、モデル、レイアウト、および記号表現を含め、よく使われるエレメント、回路、およびデバイスのセットを含めることができる。このデータ構造体の種類には、設計仕様書９４０、特性評価データ９５０、検証データ９６０、設計ルール９７０、並びに、インプット試験パターン、アウトプット試験結果および他の試験情報を包含可能な試験データ・ファイル９８５をさらに含めることができる。設計プロセス９１０には、例えば、応力解析、熱解析、機械的事象シミュレーション、キャスティング、モールディングおよび金型プレス成型などの作業に対する工程シミュレーションをさらに含めることができる。機械的設計の当業者は、本発明の範囲および趣旨から逸脱することなく、設計プロセス９１０で使用される機械的設計ツールおよび適用の範囲をよく理解できよう。また、設計プロセス９１０には、タイミング解析、検証、設計ルール確認、配置配線作業など、標準的回路設計プロセスを遂行するためのモジュールを含めることもできる。
設計プロセス９１０は、ＨＤＬコンパイラおよびシミュレーション・モデル構築ツールなどの論理的および物理的設計ツールを用い、且つこれらを組み込み、設計構造体９２０を、（適用可能な場合）任意の追加の機械的設計またはデータと併せ、前述のサポートティング・データ構造体の一部または全部と一緒に処理して、第二設計構造体９９０を生成する。
設計構造体９９０は、（例えば、ＩＧＥＳ、ＤＸＦ、パラソリッドＸＴ、ＪＴ、ＤＲＧ、または、かかる機械的設計構造体を保存またはレンダリングするための任意の他の適切なフォーマット中に格納された情報など）機械的デバイスおよび構造体のデータの交換のために使われるデータ・フォーマットで、ストレージ媒体またはプログラム可能ゲート・アレイに常駐する。設計構造体９９０は、設計構造体９２０と同様に、望ましくは、伝送媒体またはデータ記憶媒体に在置され、ＥＣＡＤシステムにより処理されると図７に示された本発明の実施形態の一つ以上と論理的にまたは別途機能的に等価な形態を生成する、一つ以上ファイル、データ構造体、あるいは他のコンピュータ符号化データまたは命令を含む。一実施形態において、設計構造体９９０には、図７に示されたデバイスを機能的にシミュレートする、コンパイル済みの実行可能なＨＤＬシミュレーション・モデルを含めることができる。
また、設計構造体９９０は、集積回路のレイアウト・データの交換に使われるデータ・フォーマット、もしくは記号データ・フォーマット（例えば、ＧＤＳＩＩ（ＧＤＳ２）、ＧＬ１、ＯＡＳＩＳ、マップ・ファイル、またはかかる設計データ構造体を格納するための任意の他の適切なフォーマットに格納された情報）、またはこれらの両方を用いることができる。設計構造体９９０には、例えば、記号データ、マップ・ファイル、試験データ・ファイル、設計コンテント・ファイル、製造データ、レイアウト・パラメータ、配線、金属のレベル、ビア、形状、製造ラインをたどるためのデータ、および、製造者または他の設計者／開発者が、上で説明され図７に示されたデバイスまたは構造体を生成するために必要とする任意の他のデータを含めることができる。次いで、設計構造体９９０は段階９９５に進むことができ、例えば、設計構造体９９０は、テープアウトに進み、製造にリリースされ、マスク・ハウスにリリースされ、別の設計ハウスに送られ、顧客に納品される。
前述した方法は、集積回路チップを作製するために用いられる。得られた集積回路チップは、生ウエハの形で（すなわち、複数の未パッケージ・チップを有する単一のウエハで）、ベア・ダイとして、またはパッケージされた形で流通させることができる。後者の場合、チップは、（マザーボードまたは他のより高レベルのキャリヤに取り付けられるリードを備えたプラスチック・キャリヤなどの）シングル・チップ・パッケージ、あるいは（片側または両側表面相互接続または埋め込み相互接続を有するセラミック・キャリヤなどの）マルチチップ・パッケージに搭載される。いずれの場合も、次いで、チップは、（ａ）マザーボードなどの中間製品または（ｂ）最終製品いずれかの一部として、他のチップ、ディスクリート回路エレメント、もしくは他の信号処理デバイス、またはこれらの組み合わせとともに組み込まれる。最終製品は、玩具および他のローエンド・アプリケーションから、ディスプレイ、キーボードまたは他の入力デバイスおよび中央処理装置を有する高度なコンピュータ製品までに亘る、集積回路チップを含む任意の製品であり得る。
本発明の様々な実施形態の説明は、例示のために提示されたものであって、網羅的であることも、開示した実施形態に限定することも意図されていない。当業者には、本発明の範囲および趣旨から逸脱することのない多くの修改および変形が明白であろう。本明細書で使われた用語は、諸実施形態の原理、実際の応用、または市販の諸技術の技術的改良を最善に説明するため、あるいは、当業者が本明細書に開示された実施形態を理解できるように選択された。

Claims (25)

  1. 連想メモリ（ＣＡＭ）を検索するためのシステムであって、
    ２段階ＣＡＭ検索の予備検索がまだアクティブな間に、前記２段階ＣＡＭ検索の主検索を選択的に作動させる回路、
    を含むシステム。
  2. 前記回路が、前記予備検索の先行結果が一致を示すのに基づいて前記主検索を選択的に作動させる、請求項１に記載のシステム。
  3. 前記回路が、前記予備検索の最終結果が前記先行結果と矛盾する場合、前記主検索を打ち切る、請求項２に記載のシステム。
  4. 前記回路が、前記予備検索の完了と前記主検索の開始とをオーバーラップするよう構成される、請求項１に記載のシステム。
  5. 前記ＣＡＭに格納された各ワードが、前記回路の一インスタンスを含む、請求項１に記載のシステム。
  6. 前記回路が、第一の複数のプルダウン・スタックと、プルアップ・デバイスと、ＮＡＮＤゲートの入力端とに接続された予備検索マッチ・ライン（ＰＭＬ）を含む、請求項１に記載のシステム。
  7. 前記ＮＡＮＤゲートの出力が、前記プルアップ・デバイスをオフにするスイッチを制御する、請求項６に記載のシステム。
  8. 主検索開始ノードが前記ＮＡＮＤゲートの別の入力端に接続され、前記ＮＡＮＤゲートは、前記スイッチに、前記主検索が開始された後で前記プルアップ・デバイスをオフにさせる、請求項７に記載のシステム。
  9. 前記回路が、第二の複数のプルダウン・スタックに接続された主検索マッチ・ライン（ＭＭＬ）を含み、
    前記ＮＡＮＤゲートの出力端が、前記ＭＭＬのプリチャージを制御するスイッチに接続される、
    請求項６に記載のシステム。
  10. 前記回路が、
    前記ＮＡＮＤゲートの前記出力端と前記ＭＭＬとの間に接続されたキーパ・スタックと、
    前記ＭＭＬに接続された入力端、および感知ノードに間接的に接続された出力端を備えるシュミット・トリガと、
    前記シュミット・トリガのヒステリシス値を調整するよう構築され配置された、前記シュミット・トリガ上の調整ピンと、
    をさらに含む、請求項９に記載のシステム。
  11. 前記ＣＡＭが、３値ＣＡＭ（ＴＣＡＭ）を含む、請求項１に記載のシステム。
  12. 連想メモリ（ＣＡＭ）の第一の複数のセルに接続された予備検索マッチ・ライン（ＰＭＬ）と、
    前記ＣＡＭの第二の複数のセルに接続された主検索マッチ・ライン（ＭＭＬ）と、
    前記ＰＭＬと関連付けられた予備検索オペレーションを開始し、
    前記予備検索オペレーションが完了する前に、前記ＭＭＬと関連付けられた主検索オペレーションを開始する、
    よう構築され配置されたデバイスの組み合わせと、
    を含む回路。
  13. 前記デバイスの組み合わせが、
    電圧源と前記ＰＭＬとの間に接続された第一ｐＦＥＴおよび第二ｐＦＥＴを含むプルアップ・スタックに接続された、予備検索開始ノードと、
    ＮＡＮＤゲートの第一入力端に接続された主検索開始ノードであって、前記ＰＭＬは前記ＮＡＮＤゲートの第二入力端に接続される、前記ノードと、
    前記ＮＡＮＤゲートの出力によって制御される第三ｐＦＥＴであって、前記第二ｐＦＥＴをオフにする、前記第三ｐＦＥＴと、
    前記ＮＡＮＤゲートの前記出力によって制御される第四ｐＦＥＴであって、前記電圧源と前記ＭＭＬとの間に接続される、前記第四ｐＦＥＴと、
    を含む、請求項１２に記載の回路。
  14. 前記デバイスに組み合わせが、
    前記第四ｐＦＥＴと前記ＭＭＬとの間に接続されたｎＦＥＴと、
    前記ｎＦＥＴと前記第四ｐＦＥＴとの間に接続された感知ノードと、
    前記感知ノードに接続されたインバータおよびラッチと、
    前記ＭＭＬに接続された入力端、および前記ｎＦＥＴに接続された出力端を有するシュミット・トリガと、
    を含む、請求項１３に記載の回路。
  15. 前記デバイスの組み合わせが、
    前記シュミット・トリガのヒステリシス値を調整するよう構築され配置された、前記シュミット・トリガ上の調整ピンと、
    前記ＮＡＮＤゲートの前記出力端と前記ＭＭＬとの間に接続されたキーパ・スタックと、
    を含む、請求項１４に記載の回路。
  16. 低側閾値、高側閾値、およびヒステリシス値を有する反転シュミット・トリガと、
    前記シュミット・トリガに接続された調整ピンであって、前記シュミット・トリガおよび前記調整ピンは、前記調整ピン上の電圧を調整することによって前記シュミット・トリガの前記ヒステリシス値が選択的に変更されるように、構築され配置される、前記調整ピンと、
    を含む回路。
  17. 前記シュミット・トリガの前記ヒステリシス値を増大するために、前記調整ピン上の前記電圧を低減し、
    前記シュミット・トリガの前記ヒステリシス値を低減するために、前記調整ピン上の前記電圧を増大する、
    請求項１６に記載の方法。
  18. 前記シュミット・トリガの入力端が、連想メモリ（ＣＡＭ）の複数のセルに接続された主検索マッチ・ライン（ＭＭＬ）に接続され、
    前記シュミット・トリガの出力端が、前記ＣＡＭの対比回路の感知ノードに間接的に接続される、
    請求項１７に記載の方法。
  19. コンピュータ・メモリ中でメモリ・オペレーションを実施する方法であって、
    前記コンピュータ・メモリ中で、２段階のメモリ・オペレーションの第一段階を開始するステップと、
    前記第一段階をまだ実行しながら、前記第一段階の先行結果に基づいて、前記２段階のメモリ・オペレーションの第二段階を選択的に開始するステップと、
    前記第二段階を開始した後、前記第一段階の最終結果を検知するステップと、
    前記第一段階の前記最終結果に基づいて、前記第二段階を中断するステップおよび完了するステップのうちの一つ、を実施するステップと、
    を含む方法。
  20. 前記メモリ・オペレーションは検索オペレーションであり、前記第二段階を前記選択的に開始するステップは、一致を示す前記第一段階の前記先行結果に基づいており、
    前記第一段階の前記最終結果が不一致を示す場合は、前記第二段階を中断するステップと、
    前記第一段階の前記最終結果が一致を示す場合は、前記第二段階を完了するステップと、
    をさらに含む、請求項１９に記載の方法。
  21. 前記第二段階を前記選択的に開始するステップが、前記第一段階の完了と前記第二段階の開始とをオーバーラップするステップを含む、請求項１９に記載の方法。
  22. 前記コンピュータ・メモリが、連想メモリ（ＣＡＭ）を含む、請求項１９に記載の方法。
  23. 前記コンピュータ・メモリが、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）、および不揮発性メモリのうちの一つを含む、請求項１９に記載の方法。
  24. 連想メモリ（ＣＡＭ）を検索する方法であって、
    ２段階ＣＡＭ検索オペレーションの予備検索の過程で、予備検索マッチ・ライン（ＰＭＬ）上に電圧を生成するステップと、
    前記電圧が閾値レベルを超えたことを検知するステップと、
    前記検知するステップに基づき、前記予備検索の完了の前に、前記２段階ＣＡＭ検索オペレーションの主検索を開始するステップと、
    前記主検索を前記開始するステップの後で、
    前記電圧が前記閾値レベルより下に低下することを検知して、前記主検索を中断するステップ、および
    前記電圧が前記閾値レベルより上に留まることを検知して、前記主検索を完了するステップ
    のうちの一つを実施するステップと、
    を含む方法。
  25. 前記主検索で使われるシュミット・トリガのヒステリシス値を調整することによって、前記主検索のリーク許容度および応答時間を調整するステップをさらに含む、請求項２４に記載の方法。
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