JP2003036679A - 内容アドレス・メモリ - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 内容アドレス・メモリ（ＣＡＭ）において、
省電力と高速化を実現する。 【解決手段】 カスケード接続可能なモジュール構造の
ＣＡＭブロック２０１に基づく拡張可能なＣＡＭアレイ
とＡＳＩＣ互換ＣＡＭアーキテクチャを提供する。各Ｃ
ＡＭブロック２０１は、ＣＡＭエントリの一致線セグメ
ントを備えたサブエントリ１１０を備えている。各ＣＡ
Ｍブロックの出力ＯＵＴは、組み合わせ論理ゲート２１
１がゲートする一致線ＭＬセグメントの論理電位レベル
と同じである。各サブエントリ１１０の構造は、容量値
の小さな短い一致線ＭＬ（すなわち一致ＭＬ線セグメン
ト）を備えた短いＣＡＭエントリの構造と同じである。
各ＣＡＭブロック２０１は、次のＣＡＭブロック中のサ
ブエントリにおけるＣＡＭ検索を有効にしたり禁止した
りしうる信号を出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般に内容アドレ
ス・メモリ（content addressable memory: ＣＡＭ）デ
バイスに関し、特に、次のサブエントリのＣＡＭ検索動
作を有効にするように適合した一致有効出力を備えたサ
ブエントリをカスケード接続した複数のサブエントリを
備えたＣＡＭ回路の設計と使用方法に関する。

【０００２】

【従来の技術】内容アドレス・メモリ（ＣＡＭ）とは、
ＣＡＭエントリと呼ばれる複数の場所に格納されたリス
ト・ベースのデータの検索を高速に実行しうるように適
合したデバイスのことである。各ＣＡＭエントリは、複
数のＣＡＭセルにデータのワード（すなわち複数の２値
ビットまたは３値ビット）を格納するとともに、通常は
被比較バッファに格納される外部供給の被比較ワードと
の比較を実行する回路を備えている。

【０００３】関連技術に係る多くのＣＡＭ回路では、所
定のＣＡＭエントリのすべてのＣＡＭセルが、同じ一致
線（ＭＬ）に直接に結合されているとともに、単一の分
散一致線パス・ゲート（すなわち当該一致線のＣＡＭエ
ントリ中のすべてのＣＡＭセルのすべてのＸＮＯＲ回路
の総体）を共有している。この一致線パス・ゲートは、
一致線と論理“Ｌ”電位レベルとの間に接続されてお
り、論理比較機能を実行する。

【０００４】ＣＡＭエントリの一致線は、Ｃ_MLなる容量
値を有する単一のキャパシタとして機能し、各検索の前
に論理“Ｈ”電位レベル（たとえばＶｄｄ）まで（たと
えばプリチャージ・トランジスタを通じて）プリチャー
ジされる。各一致線上で観察されうる状態変化は、「ミ
ス（MISS）」である（「ミス」とは、「ヒット（HIT)」
とも呼ばれる「一致（MATCH)」の論理的反対状態のこと
である。「一致」の場合、一致線は論理“Ｈ”電位レベ
ルのままである）。この結果、一致線電位は、一致線パ
ス・ゲートを通じてプリチャージの“Ｈ”電位から
“Ｌ”電位まで降下する（すなわち接地電位に向かって
放電する）。

【０００５】関連技術のＣＡＭアレイでは、一般に、各
ＣＡＭエントリに格納可能な２値ワードのサイズ（すな
わち幅Ｘ）が増大するのに比例して、各ＣＡＭエントリ
の一致線の容量値（Ｃ_ML）が増大する。したがって、関
連技術においては、一致センス用ハードウェアの設計者
は、大きくなる可能性があるとともにエントリ幅に依存
する容量値を有する一致線上のますます小さくなるとと
もにますます遅くなる電圧変化を信頼性よく検出しなけ
ればならない、という課題に直面している。正確な一致
検出には、「一致」エントリの特性と「ミス」エントリ
の特性とを区別する回路が必要である（「一致」エント
リ」とは現在印加されている被比較データと全面的に一
致するデータを格納しているＣＡＭエントリのことであ
り、「ミス」エントリとは現在印加されている被比較デ
ータと一致しないデータを格納しているＣＡＭエントリ
のことである）。その際、一致しないデータ・ビット
は、たった１つしか許されない（すなわち、不一致の場
合に一致線キャパシタを放電して“Ｌ”電位にするのに
使う導電枝部を一致線パス・ゲート中に１つしか備えて
いない）。一致線の容量値（Ｃ_ML）が大きくなるほど、
「ミス」エントリの場合における放電に時間がかかるよ
うになるので、より長い検出期間が必要になる。このた
め、一般に、特定のＣＡＭエントリ幅用に最適化したセ
ンス回路を特製する必要がある。この結果、関連技術の
ＣＡＭ回路は、拡張するのが容易ではない。したがっ
て、ＣＡＭエントリが大きくなると、一致センス用ハー
ドウェアの設計者にとって課題が大きくなる。この課題
には、検索頻度を最大にしながら、信頼できるストロー
ブ・プロトコルを規定すること、および、信頼できる
「一致」（すなわち「ヒット」）出力信号を駆動するの
に必要なセンス裕度を規定することがある。一致線を１
本備えたＣＡＭエントリでは、同時には１つの検索しか
実行できないから、一般に、ＣＡＭ検索動作の最大頻度
は、ＣＡＭエントリ幅が増大するのにつれて低下する。

【０００６】キャパシタ（たとえば一致線）が完全に放
電するときに消費するエネルギー（Ｅ_CAP ）は、（１／
２）ＣＶ_cap ²に等しい。ただし、Ｃは容量値、Ｖ_cap は
キャパシタ両端の電圧である。したがって、一致線が１
本のシステムでは、１回の検索ごとに各「ミス」によっ
て消費されるエネルギー（たとえばＥ_MISS＝Ｅ_CAP ）
は、ＣＡＭエントリに格納可能なワードのサイズ（ビッ
ト数）に比例して増大する。それゆえ、ＣＡＭエントリ
の幅が広くなると、一致線に付随する容量値が大きくな
るので、検索動作中の消費電力が多くなるから、検索頻
度が低下する。

【０００７】イントラネットとインターネットが爆発的
に普及するとともに、その速度がますます速くなるのつ
れて、より大きく、より速く、よりエネルギー効率の良
いＣＡＭ回路が求められるようになってきた。関連技術
の大きなＣＡＭメモリ・アレイは、検索動作の実行中に
数ワットの電力を消費する。したがって、ＣＡＭアレイ
のエントリ幅を増大させても、電力を余分に消費せず、
および／または、ＣＡＭ検索頻度が余り低下しないのが
望ましい。（「Ａおよび／またはＢ」は「ＡおよびＢ、
Ａ、またはＢ」を表わす。）上述した点から、より幅の
広いＣＡＭ回路を実装（implement)する際における回路
設計者の負担を軽減するために、拡張可能なＣＡＭアー
キテクチャ（たとえばデータ・ワード幅拡張可能なＣＡ
Ｍ回路アーキテクチャ）が求められている。

【０００８】

【課題を解決するための手段】本発明は、関連技術の問
題点と限界を解決するために、ＣＡＭブロックに基づく
カスケード接続可能なＣＡＭサブエントリ・アーキテク
チャと、ＣＡＭブロック中の一致線セグメントをゲート
する複数の典型的な回路と、これらのＣＡＭブロックを
選択し組み合わせて省電力および／または高性能を実現
する方法を提供する。（以下では、ＣＡＭブロックを単
にブロック、ＣＡＭサブエントリを単にサブエントリと
もいう。）

【０００９】望ましい点を挙げると、次のとおりであ
る。 （１）幅広のＣＡＭアレイが動作中に最小のエネルギー
しか消費しない。 （２）幅広のＣＡＭアレイが高速でおよび／または高Ｃ
ＡＭ検索頻度で動作する。 （３）各ＣＡＭ検索によって一致／ヒット出力が信頼性
よく生成されるのは、ＣＡＭエントリが「一致」ワード
を格納している場合だけである。したがって、本発明の
第１の側面は、２値の第１のブロック入力、２値の第１
のブロック出力、および、第１のサブエントリを備えた
内容アドレス・メモリ（ＣＡＭ）デバイスを提供するも
のである。このデバイスは、２値の第１のブロック入力
および２値の第１のブロック出力と、少なくとも１つの
ＣＡＭセルを備えた第１のサブエントリであって、該第
１のサブエントリ中の各ＣＡＭセルが第１の一致線セグ
メントおよび第１の検索有効線セグメントに接続されて
いる、第１のサブエントリと、２値の第１のゲート入力
および２値の第１のゲート出力を備えた第１の組み合わ
せ論理ゲートであって、前記第１のゲート入力が前記第
１の一致線セグメントであり、前記第１のゲート出力が
前記第１のブロック出力である、第１の組み合わせ論理
ゲートとを備えた第１のＣＡＭブロックであって、前記
２値の第１のブロック入力に所定の２値の論理電位レベ
ルが印加された場合にだけ、前記第１のサブエントリで
ＣＡＭ比較を実行し、前記第１のサブエントリが「一
致」サブエントリである場合に、前記第１のブロック出
力が前記所定の２値論理電位レベルをアサート（asser
t) する第１のＣＡＭブロックを備えている。（「一
致」サブエントリとは、現在印加されている被比較デー
タと全面的に一致するデータを格納している〔ＣＡＭ〕
サブエントリのことである。）

【００１０】本発明の第２の側面は、複数のＣＡＭエン
トリを備えた内容アドレス・メモリ・アレイを提供する
ものである。このアレイは、複数のＣＡＭエントリであ
って、各ＣＡＭエントリは第１のサブエントリ、第２の
サブエントリ、および、第３のサブエントリに分割され
ており、前記第１のサブエントリ、前記第２のサブエン
トリ、および、前記第３のサブエントリの各々が第１の
一致線セグメント、第２の一致線セグメント、および、
第３の一致線セグメントを備えた、複数のＣＡＭエント
リを備えている。前記第１の一致線セグメントが第１の
組み合わせ論理ゲートを通じて前記第２の一致線セグメ
ントに論理的に接続されており、前記第２の一致線セグ
メントが第２の組み合わせ論理ゲートを通じて前記第３
の一致線セグメントに論理的に接続されている。

【００１１】本発明の第３の側面は、たとえば、ＣＡＭ
アレイに論理的に接続されたディジタル・プロセッサを
備えた、コンピュータやネットワーク・ルータなどのデ
ィジタル・システムを提供するものである。このＣＡＭ
アレイは、本発明の上述した側面におけるようなカスケ
ード接続されたＣＡＭブロックを備えている。

【００１２】本発明の第４の側面は、本発明によるＣＡ
Ｍブロック中のデバイスを記述するとともに、本発明に
よるＣＡＭブロック中のデバイス間の相互接続を記述す
る電気規則を備えたＡＳＩＣライブラリ要素から成るＡ
ＳＩＣライブラリを提供するものである。

【００１３】本発明の第５の側面は、ＣＡＭエントリで
ＣＡＭ比較を実行する方法を提供するものである。この
方法は、２値の第１のブロック入力、２値の第１のブロ
ック出力、および、前記第１のブロック入力および前記
第１のブロック出力に論理的に接続された第１のＣＡＭ
セルを備えた第１のＣＡＭブロックを準備するステップ
と、前記２値の第１のブロック入力に所定の２値の論理
電位レベルが印加された場合にだけ、前記第１のＣＡＭ
セルでＣＡＭ比較を実行するステップと、前記２値の第
１のブロック入力に前記所定の２値の論理電位レベルが
印加された場合にだけ、前記第１のブロック出力におい
て前記所定の２値の論理電位レベルをアサートするステ
ップとを備えている。

【００１４】本発明の第６の側面は、第１のサブエント
リと第２のサブエントリを備えたＣＡＭエントリでＣＡ
Ｍ比較を実行する方法を提供するものである。この方法
は、２値の第１のブロック入力、２値の第１のブロック
出力、および、前記第１のサブエントリを備えた第１の
ＣＡＭブロックを準備するステップと、前記２値の第１
のブロック入力に所定の２値の論理電位レベルが印加さ
れた場合にだけ、前記第１のサブエントリでＣＡＭ比較
を実行するステップと、前記第１のサブエントリでの前
記ＣＡＭ比較によって「一致」サブエントリを検出した
場合、前記第１のブロック出力において前記所定の２値
の論理電位レベルをアサートするステップと、２値の第
２のブロック入力および２値の第２のブロック出力を備
えた第２のＣＡＭブロックであって、前記第１のブロッ
ク出力が前記第２のブロック入力であり、前記第２のＣ
ＡＭブロックが前記第２のサブエントリを備えている、
第２のＣＡＭブロックを準備するステップと、前記２値
の第２のブロック入力に前記所定の２値の論理電位レベ
ルが印加された場合にだけ、前記第２のサブエントリで
ＣＡＭ比較を実行するステップと、前記第２のサブエン
トリでの前記ＣＡＭ比較によって「一致」サブエントリ
を検出した場合、前記第２のブロック出力において前記
所定の２値の論理電位レベルをアサートするステップと
を備えている。

【００１５】各ＣＡＭブロックは、サブエントリ、一致
線セグメント、および、ＣＡＭ検索タイミングとＣＡＭ
ブロック出力を制御する一致線検知・ゲート回路（たと
えばＡＮＤゲート）を備えている。複数のＣＡＭブロッ
クがカスケード接続されており（すなわち直列に接続さ
れており）、各ＣＡＭブロックの出力が次のＣＡＭブロ
ックの入力として機能するようにされている。あるサブ
エントリを含む各ＣＡＭブロックの出力は、次のサブエ
ントリを含む別のＣＡＭブロックの入力と直列に接続さ
れている。これにより、任意の所望の幅の大きなＣＡＭ
エントリを生成することができる。（２番目以降の）所
定のサブエントリを被比較部の対応する部分と比較する
のは、先行するサブエントリが被比較部の対応する部分
に関して「一致」サブエントリであった場合だけであ
る。

【００１６】各サブエントリは、基本的に短いＣＡＭエ
ントリであり、比較的容量値の小さな対応するように短
い一致線（すなわち一致線セグメント）を備えている。
各ＣＡＭエントリは、複数のサブエントリ、したがって
複数の一致線セグメントを備えている。各ＣＡＭブロッ
クは、検索有効入力と出力とを備えている。複数のＣＡ
Ｍブロックは、カスケード接続されている（すなわち直
列に接続されている）。したがって、各ＣＡＭブロック
の出力は、次のＣＡＭブロックの入力として機能する。
この入力は、ＣＡＭブロックに含まれるＣＡＭサブエン
トリ内のＣＡＭ比較機能を禁止したり有効にしたりす
る。各ＣＡＭブロックは、当該ＣＡＭブロックに含まれ
るＣＡＭエントリの部分におけるＣＡＭ検索比較の結果
を表示する出力も備えている。

【００１７】所定のＣＡＭエントリ中の複数の一致線
（ＭＬ）セグメントの各々は、対応するサブエントリ中
のＣＡＭセル中の対応する比較回路（たとえばＸＮＯＲ
機能）に直接に接続されているとともに、さらに（組み
合わせ論理ゲート〔たとえばＡＮＤゲートまたはＮＡＮ
Ｄゲート〕を通じて）隣接する（すなわち次の）サブエ
ントリの一致線（ＭＬ）セグメントと検索有効線（Ｓ
Ｅ）に接続されている。あるＣＡＭエントリに格納され
ているワードが被比較部と「一致」した場合、当該ＣＡ
Ｍエントリ中のすべてのサブエントリの一致線（ＭＬ）
セグメント上の電位を、プリチャージした論理“Ｈ”電
位レベルに維持する。したがって、各ＣＡＭブロックの
出力とＣＡＭカスケードの「ヒット」出力線電位
（Ｖ_HL）は、論理“Ｈ”（すなわち真）電位レベルにな
る。逆に、被比較部の対応するビットと「ミス」の（す
なわち論理的に一致しない）ビットを１つでも格納して
いるＣＡＭエントリが存在すると、「ヒット」出力線電
位は、論理“Ｌ”（すなわち偽）電位レベルになる。当
業者にとって明白な点を挙げると、信号および構成要素
の電気極性（“Ｈ”と“Ｌ”、正と負）は、本発明の範
囲内で、回路の一部または全部において逆にしてもよ
い。

【００１８】

【発明の実施の形態】本発明は、各々が１つのＣＡＭエ
ントリを備えた複数のＣＡＭカスケードから成るＣＡＭ
アレイを提供する。各ＣＡＭカスケードは、直列接続さ
れた複数のＣＡＭブロックから構成されている。各ＣＡ
Ｍブロックは、１つのＣＡＭサブエントリ（すなわちＣ
ＡＭエントリに格納されたビット群のサブセット〔部分
集合〕）を備えている。ＣＡＭサブエントリは、ＣＡＭ
ブロックが検索可能になったときに、被比較部の対応す
る部分と比較される。各ＣＡＭブロック中のサブエント
リは、一致線（ＭＬ）セグメント、検索有効線（ＳＥ）
セグメント、および、ＣＡＭブロック中の「一致」サブ
エントリを検出するのに使用する論理ゲートを備えてい
る。各ＣＡＭブロックは、ＣＡＭブロックに備えられた
ＣＡＭサブエントリ中のＣＡＭ比較機能を禁止したり有
効にしたりする検索有効入力（ＩＮ）を備えている。各
ＣＡＭブロックは、当該ＣＡＭブロックに備えられたエ
ントリの一部（すなわちＣＡＭサブエントリ）で実行し
たＣＡＭ検索比較の結果を表わす出力（ＯＵＴ）も有す
る。各ＣＡＭブロックの出力（ＯＵＴ）は、当該ＣＡＭ
ブロックに関するとともにそれを含むＣＡＭ部分検索の
結果を表わしている。（以下では、慣例に従い、「入
力」を入力端子の意味でも用い、「出力」を出力端子の
意味でも用いる。）（対応するものを「物理的構成要素
名〔アーキテクチャ上の構成要素名〕」と表記すると、
ＣＡＭアレイ〔ＣＡＭアレイ〕はＣＡＭカスケード〔Ｃ
ＡＭエントリ〕から構成され、ＣＡＭカスケード〔ＣＡ
Ｍエントリ〕はＣＡＭブロック〔ＣＡＭサブエントリ〕
から構成され、ＣＡＭブロック〔ＣＡＭサブエントリ〕
はＣＡＭセル〔ビット〕から構成されている。）

【００１９】各ＣＡＭサブエントリは、基本的に短いＣ
ＡＭエントリであり、対応するように短い一致線セグメ
ントを備え、その容量値は比較的小さい。ＣＡＭアレイ
中の各ＣＡＭカスケードのＣＡＭブロック群は、各ＣＡ
Ｍブロックの出力が次のＣＡＭブロックの検索有効入力
として機能するようカスケード態様で接続されている。

【００２０】本発明のＣＡＭシステムにおける検索は、
ＣＡＭアレイ中の複数のサブエントリ（すなわち、より
幅広のＣＡＭエントリ中のＣＡＭセル群のサブセットを
含む小さなＣＡＭエントリ）の各々と、外部供給の「被
比較部」の対応するビットとをカスケード態様で比較す
ることにより行なう。各ＣＡＭエントリは、複数のＣＡ
Ｍサブエントリ、したがって複数の一致線セグメントを
備えている。ＣＡＭアレイ中のＣＡＭセル群の各垂直列
は、被比較バッファに接続された１対の差動検索線（た
とえばＳＬＴとその相補関係にあるＳＬＣ）を備えてい
る。各水平ＣＡＭエントリは、ＣＡＭアレイ中のすべて
のメモリ・セルに接続された「ワード線」に接続されて
いる。そして、水平ＣＡＭエントリ中の各メモリ・セル
には、ビット線が接続されている。ワード線とビット線
により、水平ＣＡＭエントリ中の各メモリ・セルに対し
てデータを読み書きすることが可能になる。

【００２１】本発明の回路で使用するスイッチング・ト
ランジスタとしては、ＭＯＳＦＥＴ（金属−酸化物−半
導体型電界効果トランジスタ）を用いることができる。
ＭＯＳＦＥＴは、ソース電極、ドレイン電極、これらの
電極間に形成される導電性チャネル、および、ゲート電
極を備えている。ゲート電極は、チャネルを制御して導
通（たとえばスイッチＯＮ）させたり不通（たとえばス
イッチＯＦＦ）にさせたりする。Ｎ型トランジスタは、
通常開（ＮＯ：ノーマリー・オン）スイッチとして機能
する。すなわち、Ｎ型トランジスタは、ゲート電極に論
理“Ｈ”電位レベルが印加されるまで、不通（すなわち
ＯＦＦ）である。逆に、Ｐ型トランジスタは、通常閉
（ＮＣ：ノーマリー・クローズド）スイッチとして機能
する。すなわち、Ｐ型トランジスタは、ゲート電極に電
圧を印加しなくとも（すなわちゲート電極が論理“Ｌ”
状態で）導通しており、ゲート電極に論理“Ｈ”電位レ
ベルが印加されるまで導通し続ける。本発明の回路中の
各インバータは、Ｎ型トランジスタ上にＰ型トランジス
タを、互いのドレインを接続するように、積層して構成
されている。インバータの入力は、両トランジスタのゲ
ート電極から成る。インバータの反転出力は、共通ドレ
イン・ノードから成る。これらの事項は、当技術分野で
周知である。本発明の回路中の２入力ＡＮＤゲートは、
インバータによって出力を反転させた２入力ＮＡＮＤゲ
ートで構築することができる。２入力ＮＡＮＤゲート
は、２個のＰ型トランジスタと２個のＮ型トランジスタ
とを用い既存の方法で構築することができる。３入力Ａ
ＮＤゲートは、２個の２入力ＡＮＤゲート、または、イ
ンバータによって出力を反転させた３入力ＮＡＮＤゲー
ト、あるいは、当業者にとって公知の他の任意のトラン
ジスタ構成、によって構築することができる。

【００２２】本発明の実施形態は、たとえば図１に示す
既存の２値ＳＲＡＭ ＣＡＭセルのような多くの既知の
ＣＡＭセルの回路形態（たとえば、２値／３値／グロー
バル・マスキングのＣＡＭセル、ＳＲＡＭ／ＤＲＡＭ
ＣＡＭセル、ＮＦＥＴ／ＰＦＥＴ ＣＡＭセルなど）を
とりうる回路とその動作方法を提供するものである。

【００２３】図１は、関連技術のＣＡＭセル１０１を示
す図である。ＣＡＭセル１０１は、ワード線（ＷＬ）、
一致線（ＭＬ）、および検索有効線（ＳＥ）を通じて、
複数の他の同一のＣＡＭセル１０１と接続して、関連技
術のＣＡＭエントリを形成する。また、ＣＡＭセル１０
１は、同じく、ワード線（ＷＬ）、一致線（ＭＬ）、お
よび検索有効線（ＳＥ）を通じて、複数の他の同一のＣ
ＡＭセル１０１と接続して、本発明の実施形態による、
ＣＡＭブロック中のＣＡＭサブエントリをも形成する。
複数のこのような関連技術のＣＡＭエントリは、複数の
ビット線（たとえばＢＬＴとＢＬＣ）と検索線（たとえ
ばＳＬＴとＳＬＣ）を通じて、ＣＡＭアレイを形成す
る。また、複数のこのような本発明のＣＡＭサブエント
リも、複数のビット線（たとえばＢＬＴとＢＬＣ）と検
索線（たとえばＳＬＴとＳＬＣ）を通じて、ＣＡＭアレ
イを形成する。図１に示すように、ＣＡＭセル１０１と
ＲＡＭ（ランダム・アクセス・メモリ）記憶セル１０４
との相違点は、ＣＡＭセル１０１がＲＡＭ記憶セル１０
４に比較論理回路（たとえばＸＮＯＲパス・ゲート）を
付加して内容アドレス機能を実現している点である。Ｃ
ＡＭセル１０１のＣＡＭ検索動作は、選択的に有効また
は無効にすることができる。それには、検索有効線（Ｓ
Ｅ）に論理“Ｌ”電位レベルまたは論理“Ｈ”電位レベ
ルをそれぞれ印加する。

【００２４】本発明のＣＡＭサブエントリの一致線パス
・ゲートは、（たとえばＸＮＯＲ機能部中に設けられ
た）複数の並列パス・トランジスタから成る分散パス・
ゲートである。これらの並列パス・トランジスタを制御
するのは、検索線（たとえば「真」用のＳＬＴとその相
補状態用のＳＬＣ）上に印加される被比較ビット（すな
わち印加される真状態〔True〕とその相補状態〔Comple
mented〕）と、複数のＣＡＭセル１０１の各々のデータ
記憶セル（たとえば１０４）の論理状態とである。ここ
で、（ａ）現在印加されている被比較データと全面的に
一致するデータを格納しているＣＡＭエントリ、ＣＡＭ
サブエントリを、「『一致』エントリ」、「『一致』サ
ブエントリ」と表記する。そして、（ｂ）現在印加され
ている被比較データと一致しないデータを格納している
ＣＡＭエントリ、ＣＡＭサブエントリを、「『ミス』エ
ントリ」、「『ミス』サブエントリ」と表記する。そう
すると、「一致」サブエントリでは、その一致線パス・
ゲートはＯＦＦ状態を維持する（すなわち不通のままで
ある）。したがって、（１）「一致」サブエントリのプ
リチャージした一致線セグメントの電位は、検索有効線
（ＳＥ）の電位を下げて論理“Ｌ”電位レベルにして
も、論理“Ｈ”電位レベルのままである。逆に、（２）
「ミス」サブエントリのプリチャージした一致線セグメ
ントの電位は、検索有効線（ＳＥ）の電位を下げて論理
“Ｌ”電位レベルにすると、論理“Ｌ”電位レベルまで
低下する。

【００２５】図２は、上位ＣＡＭブロック２１０を１つ
だけ示す回路図である。上位ＣＡＭブロック２１０に
は、たとえば、図４、図５、図６、図７、図８、および
図９に示す下位ＣＡＭブロック２０１ａ、２０１ｂ、２
０１ｃ、２０１ｄ、および２０１ｅのうちの１つを用い
ることができる。図２に示すように、上位ＣＡＭブロッ
ク２１０は、ＣＡＭサブエントリ１１０を備えている。
ＣＡＭサブエントリ１１０は、一致線（ＭＬ）セグメン
トと検索有効線（ＳＥ）セグメントを通じて本発明の上
位ゲート回路２１０に接続されている。ＣＡＭブロック
２０１を初期化するには、入力線（ＩＮ）を論理“Ｌ”
電位レベルに保持する。ＣＡＭブロック２０１を初期化
すると、ＣＡＭブロック２０１の出力（ＯＵＴ）は、論
理“Ｌ”電位レベルになる。一致線プリチャージ・トラ
ンジスタ（たとえばＴ_PCH ）を入力線（ＩＮ）で直接に
制御する実施形態では、入力線（ＩＮ）上の論理“Ｌ”
レベルの初期化電圧は、一致線（ＭＬ）セグメントがプ
リチャージ・トランジスタ（たとえばＴ_PCH ）を通じて
論理“Ｈ”電位レベルまでプリチャージされるのに十分
な時間継続させる必要がある。

【００２６】入力線（ＩＮ）上の論理“Ｌ”レベルの初
期化電圧は、検索有効線（ＳＥ）セグメントをも論理
“Ｈ”電位レベルにプルアップする（なぜなら、ＩＮ信
号はインバータＩ_SEで反転されてＳＥ線に印加され
る）。これにより、一致線（ＭＬ）セグメントが放電す
るのを防止することができるので、ＣＡＭサブエントリ
１１０が、（格納されているデータと検索線の状態とに
関係なく）ＣＡＭ検索動作を行なうのを防止することが
できる。ＣＡＭ検索機能は、検索有効線（ＳＥ）セグメ
ントの電位を下げて論理“Ｌ”電位レベルにするまで、
無効にされる（これにより、一致線〔ＭＬ〕セグメント
の放電を防止する）。検索有効線（ＳＥ）セグメントの
電位を下げて論理“Ｌ”電位レベルにするには、たとえ
ば、入力線（ＩＮ）の電位を上げて論理“Ｈ”電位レベ
ルにする。また、ＣＡＭブロック２０１の入力線（Ｉ
Ｎ）を組み合わせ論理ゲート２１１の出力有効（ＯＥ）
入力ノード／線に接続するゲート回路２１０を用いる実
施形態では、入力線（ＩＮ）上の論理“Ｌ”レベルの初
期化電圧は、組み合わせ論理ゲート２１１の通常の動作
によって、ＣＡＭブロック２０１の２値出力（ＯＵＴ）
をも論理“Ｌ”電位レベルに保持する。組み合わせ論理
ゲート２１１としては、たとえば、図２、図４、図５、
図６、図７、および図９に示すＡＮＤゲートを用いるこ
とができる。ゲート回路２１０については、たとえば、
図４、図５、図６、図７、および図９のゲート回路を参
照されたい。上述したように、最初のＣＡＭブロック
（たとえば図３の２０１−１）の入力線（ＩＮ）上の論
理“Ｌ”レベルの初期化電圧は、最初のＣＡＭブロック
（たとえば図３の２０１−１）の出力線（ＯＵＴ）の電
位を論理“Ｌ”レベルにする。これにより、次の（たと
えば２番目の）ＣＡＭブロック（たとえば図３の２０１
−２）の入力線（ＩＮ）に論理“Ｌ”電位レベルの初期
化電位が印加されることになる。上述の過程は、各々次
のＣＡＭブロック（たとえば図３の２０１−３、・・
・、２０１−ｊ）に対してカスケード状に繰り返され
る。その結果、ＣＡＭカスケード中のすべてのＣＡＭブ
ロック（たとえば図３の２０１−１〜２０１−ｊ）が初
期化される。

【００２７】図２に示す上位ＣＡＭブロック２０１の機
能と動作、および、本発明の様々な下位ＣＡＭブロック
２０１の動作は、図３に示す上位ＣＡＭカスケード２２
０を形成するｊ（ｊは整数）個の直列接続されたＣＡＭ
ブロック（たとえば、２０１−１、２０１−２、２０１
−３、・・・、２０１−ｊ）の文脈で考えると理解しや
すくなる。各ＣＡＭブロック２０１（たとえば、２０１
−１、２０１−２、２０１−３、・・・、２０１−ｊ）
は、ＣＡＭサブエントリ１１０中にＷ個のＣＡＭセルの
サブセットを備えている。具体的には、所定のＣＡＭブ
ロック２０１は、ＣＡＭサブエントリ１１０中にＸ_i
（Ｘ_i は整数）個のＣＡＭセル１０２を備えている。Ｘ
_i 個のＣＡＭセル１０２は、たとえば、ＣＡＭセル１０
２−１、１０２−２、１０２−３、・・・、１０２−Ｘ
_i である。ただし、Ｘ_i は、ＣＡＭカスケード２２０中
のｊ個のＣＡＭサブエントリ中のｉ番目のＣＡＭサブエ
ントリ（１１０−ｉ）中のＣＡＭセルの個数である。た
だし、ｉは、１≦ｉ≦ｊを満たす整数である。ＣＡＭカ
スケード２２０は、全体で、二重に分割されたＣＡＭエ
ントリのＷ個のＣＡＭセルをすべて備えている。

【００２８】本発明の一部の実施形態では、（Ｗビット
を有する格納データに対応する）合計Ｗ個のＣＡＭセル
１０２を備えたＣＡＭエントリの場合、ｊ個のカスケー
ド接続されたＣＡＭブロック中の各ＣＡＭブロックは、
等しい数（すなわちＸ＝Ｗ／ｊ）のＣＡＭセル１０２を
備えている。あるいは、別の一部の実施形態では、ある
ＣＡＭブロック（たとえば最初および／または最後のＣ
ＡＭブロック）が、１つのＣＡＭブロック当りのＣＡＭ
セルの平均個数（すなわちＷ／ｊ）よりも多い（または
少ない）個数のＣＡＭセル１０２を備えている。本発明
のＣＡＭブロック中の各ＣＡＭセル１０２には、図１に
示した１０１のような２値ＣＡＭセル、または、３値Ｃ
ＡＭセル、あるいは、一致線（ＭＬ）と検索有効線（Ｓ
Ｅ）との間にパス・ゲートを配置するように適合した公
知の他の型のＣＡＭセル（たとえば、２値／３値／グロ
ーバル・マスキングＣＡＭセル、ＳＲＡＭ／ＤＲＡＭ
ＣＡＭセル、ＮＦＥＴ／ＰＦＥＴ ＣＡＭセル、など）
を用いることができる。

【００２９】各ＣＡＭブロック２１０は、２値論理入力
（ＩＮ）ノード／線と２値論理出力（ＯＵＴ）ノード／
線を備えている。各ＣＡＭブロック２１０（たとえば、
２０１−１、２０１−２、２０１−３、・・・、２０１
−（ｊ−１））の出力（ＯＵＴ）ノード／線は、同じＣ
ＡＭカスケード２２０中の次のＣＡＭブロック（たとえ
ば、それぞれ２０１−２、２０１−３、・・・、２０１
−ｊ）の入力（ＩＮ）ノード／線に配線接続されてい
る。ＣＡＭカスケード２２０の最初のＣＡＭブロック
（２０１−１）の入力（ＩＮ−１）ノード／線は、ＣＡ
Ｍカスケード２２０全体の主クロック入力ノード／線で
ある。また、ＣＡＭアレイに備えられた複数のＣＡＭカ
スケード２２０の各々の最初のＣＡＭブロック（２０１
−１）の入力（ＩＮ−１）ノード／線は、（図３および
図８に示すように）共通の主クロック線に配線接続され
ている。したがって、ＣＡＭアレイ中のすべてのＣＡＭ
カスケードを同期して初期化しかつ駆動することができ
る。

【００３０】ＣＡＭカスケード２２０の最後のＣＡＭブ
ロック（２０１−ｊ）の出力（ＯＵＴ−ｊ）ノード／線
は、ＣＡＭカスケード２２０全体の論理的「ヒット」出
力ノード／線である。ＣＡＭカスケード２２０の「ヒッ
ト」出力ノード／線をＣＡＭカスケード２２０全体中の
すべてのＣＡＭセル（すなわちＣＡＭエントリ全体）に
直接に配線接続する場合、ＣＡＭカスケード２２０の
「ヒット」出力ノード／線信号は、適当な時機にサンプ
リングすると、関連技術のＣＡＭエントリの設計の場合
のように、一致線が１本の場合の一致線上の信号と論理
的に等価である。

【００３１】各ＣＡＭブロック２０１の入力（ＩＮ）
は、ＣＡＭサブエントリ１１０の検索有効線（ＳＥ）セ
グメントの電位レベルを、（たとえば図２、図４、図
５、図６、および図７に示すインバータＩ_SEを通じて、
または、図９に示すインバータとして動作するＮＡＮＤ
ゲートを通じて）制御する。ＣＡＭブロック２０１の検
索有効線（ＳＥ）セグメントを論理“Ｈ”電位レベルに
保持すると（すなわち、ＣＡＭブロック２０１の入力
〔ＩＮ〕を論理“Ｌ”電位レベルに保持すると）、ＣＡ
Ｍサブエントリ１１０の一致線（ＭＬ）セグメントは、
一致線パス・ゲートを通じて（すなわち各ＣＡＭセル１
０２中のＸＮＯＲ機能部の枝部を通じて）、接地（すな
わち論理“Ｌ”電位レベル）に放電することはできな
い。このことは、当該ＣＡＭサブエントリ１１０に格納
されているワードが被比較部の対応するビットと不一致
であっても成り立つ。ＣＡＭブロック２０１の入力（Ｉ
Ｎ）が論理“Ｌ”電位レベルになると、ＣＡＭブロック
２０１中のＣＡＭサブエントリ１１０の一致線（ＭＬ）
セグメントは、プリチャージ・トランジスタを通じて
“Ｈ”にプリチャージされたのち論理“Ｈ”電位レベル
に保持される。上記プリチャージ・トランジスタとして
は、たとえば、図２、図４、図５、図６、図７、および
図９に示すＰ型トランジスタＴ_PCH 、または、図１０に
示すＮ型トランジスタＴ _PCH が挙げられる。（図示しな
い別の実施形態では、各一致線プリチャージ・トランジ
スタＴ_PCH は、外部線によって制御する。この外部線
は、プリチャージ・トランジスタＴ_PCH のゲート電極に
直接に接続するか、同じプリチャージ・トランジスタＴ
_PCH または第２のプリチャージ・トランジスタのゲート
電極に間接的に接続する。）逆に、ＣＡＭブロック２０
１の入力（ＩＮ）を論理“Ｈ”電位レベルに保持する
と、（そして、検索有効線〔ＳＥ〕セグメントを論理
“Ｌ”電位レベルに保持すると）、ＣＡＭサブエントリ
１１０の比較機能が有効になり、ＣＡＭサブエントリ１
１０の一致線（ＭＬ）セグメントの電位は、ＣＡＭサブ
エントリ１１０に格納さているデータ・ビットが被比較
部の対応するビットと不一致か一致するかに応じて、接
地（すなわち検索有効線〔ＳＥ〕セグメントの電位レベ
ル）に向けて降下するか、論理“Ｈ”電位レベルを維持
するかする。

【００３２】図２の上位ゲート回路２１０に示すよう
に、上位ＣＡＭブロック２０１の２値出力（ＯＵＴ）
は、一致線（ＭＬ）セグメントの電位と出力有効（Ｏ
Ｅ）ノード／線の電位との論理的ＡＮＤをとったもので
ある。（上記上位ＣＡＭブロック２０１には、図４、図
５、図６、図７、および図９の２１０ａ、２０１ｂ、２
０１ｃ、２０１ｄ、および２０１ｅを含む複数の下位Ｃ
ＡＭブロック２０１が含まれる。）したがって、上位ゲ
ート回路２１０中の出力有効（ＯＥ）ノード／線の電位
を論理“Ｈ”電位レベルにすると、上位ＣＡＭブロック
２０１の出力（ＯＵＴ）は、当該上位ＣＡＭブロック２
０１中のＣＡＭサブエントリ１１０の一致線（ＭＬ）セ
グメントの論理値と同じになる。

【００３３】それゆえ、検索有効線（ＳＥ）セグメント
を“Ｌ”に下げたのち、適当な時間（すなわち一致線遅
延時間Ｔ_MD）が経過してから出力を有効にすると（すな
わちＯＥ線の電位を“Ｈ”にすると）、ＣＡＭブロック
２０１の出力（ＯＵＴ）は、ＣＡＭサブエントリ１１０
の一致線パス・ゲートの「真」論理状態と等しくなる。
（この一致線パス・ゲートの「真」論理状態は、一致線
〔ＭＬ〕セグメントの電位として検出される。）すなわ
ち、「一致」サブエントリの場合には“Ｈ”であり、
「ミス」（すなわち不一致）サブエントリの場合には
“Ｌ”である。上記適当な一致線遅延時間Ｔ_MDは、不一
致のデータ・ワードを格納しているサブエントリの一致
線（ＭＬ）セグメントが、ＣＡＭ検索比較の間に、その
プリチャージした論理“Ｈ”電位レベルから信頼性よく
検出可能な論理“Ｌ”電位レベルまで降下するのに要す
る最大時間以上である。後述するように、この最大降下
時間を規定するのは、不一致のビットをたった１つ含む
サブエントリの一致線（ＭＬ）セグメントの降下時間で
ある。この最大降下時間は、サブエントリ１１０の一致
線（ＭＬ）セグメントの一致線容量値（Ｃ_ML）とサブエ
ントリ１１０の一致線パス・ゲート中の１つの導通トラ
ンジスタ・スタックの抵抗値（Ｒ）とから算出すること
ができる。あるいは、当技術分野で周知のように、ソフ
トウェア・シミュレーションを実行する間に決めること
もできる。

【００３４】下で詳述するように、本発明の別の様々な
実施形態では、一致線ゲート回路２１０中の出力有効
（ＯＥ）線／ノードは、様々な方法で時間制御すること
ができる。たとえば、図４に示す第１の実施形態２０１
ａのように、出力有効（ＯＥ）線／ノードは、入力線
（ＩＮ）に直接に配線接続することができる。また、第
２の実施形態として、出力有効（ＯＥ）線／ノードは、
遅延要素を通じて入力線（ＩＮ）によって駆動してもよ
い。この遅延要素は、一連の長チャネル・インバータ群
として実装することができる。この遅延要素は、（図５
と図１０のゲート回路２１０ｂと２１０ｆに示すよう
に）入力線（ＩＮ）が直接に駆動してもよいし、（図６
のゲート回路２１０ｃに示すように）検索有効インバー
タＩ_SEが直接に駆動してもよい。あるいは、第３の実施
形態として、ＣＡＭアレイのＮ個のＣＡＭカスケード２
２０の各々の中に設ける各ゲート回路２１０（たとえば
図８に示す２１０ｄ−１、２１０ｄ−２、２１０ｄ−
３、・・・、２１０ｄ−ｊ）の出力有効（ＯＥ）線／ノ
ードは、図８に示すように、外部クロック信号（ＣＫ）
線（たとえば、ＣＫ−１、ＣＫ−２、ＣＫ−３、・・
・、ＣＫ−ｊ）に配線接続してもよい。様々な他の内部
クロックや外部クロックを有する別の実施形態、あるい
は、様々な他の出力有効（ＯＥ）制御方式を備えた別の
実施形態は、本発明の範囲に属す。

【００３５】本発明のＣＡＭブロック２０１の多くの実
施形態は、幅広のＣＡＭアレイにおけるＣＡＭ検索のエ
ネルギー消費を低減できる機能をサポートしている。こ
の種のＣＡＭブロック２０１の実施形態としては、たと
えば、図５、図６、図７、図９、および図１０に示すゲ
ート回路２１０ｂ、２１０ｃ、２１０ｄ、２１０ｅ、お
よび２１０ｆをそれぞれ含むＣＡＭブロック２０１ｂ、
２０１ｃ、２０１ｄ、２０１ｅ、および２０１ｆがあ
る。この省エネルギー（以下、省電力ともいう）を達成
するには、各ＣＡＭカスケード２２０の第１のＣＡＭブ
ロック（２０１−１）（図３参照）内のＣＡＭ検索と、
被比較部と比較して「一致」データを含むサブエントリ
（たとえば、１１０−１、１１０−２、・・・）を有す
る先行ＣＡＭブロック（たとえば、２０１−１、２０１
−２、・・・）の出力（たとえば、ＯＵＴ−１、ＯＵＴ
−２、・・・）に接続された入力（たとえば、ＩＮ−
２、ＩＮ−３、・・・、ＩＮ−ｊ）を有する後行するＣ
ＡＭブロック（たとえば、２０１−２、２０１−２、・
・・、２０１−ｊ）内だけのＣＡＭ検索とを可能にする
ことにより行なう。したがって、最初のＣＡＭブロック
２０１のサブエントリ１１０が不一致データを含む場
合、２番目のＣＡＭブロックは評価しない。一般に、ｎ
番目以降のＣＡＭブロック２０１のサブエントリ１１０
が不一致データを含む場合、（ｎ＋１）番目以降のＣＡ
Ｍブロックは評価しない（ただし、ｎは〔ｎ＜ｊ〕を満
たす自然数）。それゆえ、（ｎ＋１）番目以降のＣＡＭ
ブロックの一致線（ＭＬ）セグメントは、“Ｌ”電位レ
ベルまで放電されない。この結果、省電力が実現する。
これが、ＣＡＭカスケード２２０中の各ＣＡＭブロック
２０１のＡＮＤした出力（ＯＵＴ）によって同じＣＡＭ
カスケード２２０中の各々次のＣＡＭブロック２０１内
のＣＡＭ検索動作を有効にしたり無効にしたりする機能
の手順である。また、ＣＡＭブロック２０１が備える一
致線（ＭＬ）セグメントが（ＣＡＭブロック２０１のサ
ブエントリ１１０に格納されているデータの不一致の場
合のように）論理“Ｌ”電位レベルまで降下するのに十
分な時間（たとえばＴ_MD）が経過したのちにだけ、ＣＡ
Ｍブロック２０１の出力有効（ＯＥ）ノード／線を駆動
する（すなわち論理“Ｈ”電位レベルに引き上げる）実
施形態では、当該ＣＡＭブロック２０１の２値出力（Ｏ
ＵＴ）は、その時点で、ＣＡＭサブエントリ１１０の一
致線パス・ゲートの論理状態を表わす（すなわち、「一
致」サブエントリの場合には“Ｈ”〔不通〕であり、
「ミス」サブエントリの場合には“Ｌ”〔導通〕であ
る）。したがって、所定のＣＡＭカスケード２２０中の
後続するＣＡＭブロック２０１が有効になる（すなわ
ち、その入力線〔ＩＮ〕で検索有効の論理“Ｈ”電位レ
ベルをセンス〔検知〕する）のは、当該ＣＡＭカスケー
ド２２０中の先行するすべてのＣＡＭブロック２０１が
「一致」サブエントリを含んでいるときにだけである。
それゆえ、一致線（ＭＬ）セグメントを放電する可能性
のあるＣＡＭ検索比較が有効になるＣＡＭブロックは、
先行するＣＡＭブロックのサブエントリで実行したＣＡ
Ｍ比較の結果に基づいて「一致」エントリを含む可能性
のあるＣＡＭカスケード２２０中のＣＡＭブロックだけ
である。以上のように、（ＣＡＭカスケード２２０中の
最初のＣＡＭブロックまたは先行する任意のＣＡＭブロ
ックの内容に基づいて）不一致のデータ・ワードを含ん
でいることが判明した、ＣＡＭカスケード２２０中のサ
ブエントリの一致線（ＭＬ）セグメントの一致線キャパ
シタ（Ｃ_ML）の放電を防止する（すなわち有効にしな
い）ことにより、顕著な省エネルギーを達成することが
できる。

【００３６】顕著な一致線省エネルギーとともに、より
速い検索速度をも実現することができる。それには、Ｃ
ＡＭアレイ中の各ＣＡＭカスケード２２０の少なくとも
最初のブロック（図３の２０１−１参照）を省電力型の
ＣＡＭブロックで構成する。この省電力型のＣＡＭブロ
ックとしては、たとえば、図５、図６、図７、図９、お
よび図１０に示すゲート回路２１０ｂ、２１０ｃ、２１
０ｄ、２１０ｅ、および２１０ｆのうちの１つを含むＣ
ＡＭブロックが挙げられる。省電力型のＣＡＭブロック
は、各ＣＡＭカスケード２２０の最初のＣＡＭブロック
（２０１−１）と２番目のＣＡＭブロック（２０１−
２）に用いることができるし、あるいは、もっと多くの
ＣＡＭブロックに用いてもよい。この場合、上記各ＣＡ
Ｍカスケード２２０は、当該ＣＡＭカスケード２２０の
残りのＣＡＭブロック（たとえば、２０１−２、・・
・、２０１−ｊ）用により速いＣＡＭブロック（たとえ
ば、図４に示すゲート回路２１０ａを含むＣＡＭブロッ
ク）を複数個用いる。この混合構成では、ＣＡＭアレイ
中のすべての最初のＣＡＭブロック（２０１−１）で
（すなわち、ＣＡＭアレイ中のすべてのＣＡＭカスケー
ド２２０のすべての最初のＣＡＭブロックのサブエント
リで）ＣＡＭ検索比較を同時に実行することができる。
このＣＡＭ検索比較の同時実行は、ＣＡＭアレイ中のす
べての最初のＣＡＭブロック（２０１−１）の入力（Ｉ
Ｎ）線で主クロック信号が“Ｈ”になったときに行な
う。しかし、不一致のサブエントリを含む最初のＣＡＭ
ブロック（２０１−１）を有するＣＡＭカスケード２２
０の後続するＣＡＭブロック（たとえば、２０１−２、
２０１−３、・・・、２０１−ｊ）においては、ＣＡＭ
検索比較を実行しない。換言すると、ＣＡＭアレイのす
べての最初のＣＡＭブロック（２０１−１）のサブエン
トリでＣＡＭ検索比較を実行したあとにＣＡＭ検索比較
を実行できるのは、印加された被比較部と比較して「一
致」サブエントリを含む最初のＣＡＭブロック（２０１
−１）を有するＣＡＭカスケード２２０においてだけで
ある。最初のＣＡＭブロック（２０１−１）（すなわち
省電力型ブロック）のサブエントリ（１１０−１）に含
める、ＣＡＭカスケード２２０のエントリのデータ・ワ
ードのビット数は、当該ＣＡＭカスケード２２０の後続
するＣＡＭブロックの各々に存在するビット数よりも多
くしてもよいし少なくしてもよい。概略次のことが言え
る。最初のサブエントリ（１１０−１）に含めるビット
数を多くするほど、ＣＡＭアレイの後続する一致線（Ｍ
Ｌ）セグメントのキャパシタが蓄えているエネルギーを
ＣＡＭアレイの動作中により多く節約することができ
る。逆に、最初のサブエントリ（１１０−１）に含める
ビット数を少なくするほど、最初の（省電力型）ＣＡＭ
ブロック（２０１−１）はより速く動作することができ
る。また、（図５、図６、および図１０に示すゲート回
路２１０ｂ、２１０ｃ、および２１０ｆ中の）遅延要素
の遅延時間、または、（図７および図９に示すゲート回
路２１０ｄおよび２１０ｅ中の）外部クロック信号（Ｃ
Ｋ−１）のタイミングは、最初のＣＡＭブロック（２０
１−１）の出力有効（ＯＥ）線を制御するものである
が、これらを微調整して性能速度を最適化することがで
きる。（検索有効線〔ＳＥ〕セグメントを駆動する）入
力線（ＩＮ）の電位上昇と、（一致線電位をサンプリン
グしてその論理値をＣＡＭブロックの出力〔ＯＵＴ〕に
印加する）出力有効（ＯＥ）線の電位上昇との間の時間
間隔を調整する（たとえば最小化する）ことにより、最
初のサブエントリ（１１０−１）の一致線電位（すなわ
ち最初のサブエントリ〔１１０−１〕の一致線〔ＭＬ〕
セグメントの電位）が最初のＣＡＭブロック（２０１−
１）内のＣＡＭ比較の論理結果を信頼性よく示すように
なったら直ちに、各ＣＡＭカスケード２２０において最
初のＣＡＭブロック（２０１−１）の出力（ＯＵＴ）が
当該最初のＣＡＭブロック（２０１−１）のＣＡＭ比較
の論理結果をアサートするようにすることができる。出
力有効（ＯＥ）線／ノードの電位を上昇させるこの適切
な時間は、最初のＣＡＭブロック（２０１−１）のサブ
エントリ（１１０−１）中で不一致のビットが１つだけ
の場合に、最初のＣＡＭブロック（２０１−１）のサブ
エントリ（１１０−１）の一致線（ＭＬ）が論理“Ｌ”
電位レベルまで放電するのに十分な時間が経過した直後
である。

【００３７】ＣＡＭアレイ中の各ＣＡＭカスケード２２
０の最初のＣＡＭブロック（２０１−１）のＣＡＭサブ
エントリ１１０（図３参照）で不一致が発生する確率
は、１−（１／２）^P である。ただし、Ｐは、最初の
（省電力型の）ＣＡＭブロック（２０１−１）に格納さ
れているデータ・ワードのビット数である（すなわち、
Ｐ＝Ｘ_i 、ただしｉ＝１）。（この確率では、最初のＣ
ＡＭブロック〔２０１−１〕のサブエントリ１１０に格
納されている各データ・ビットは他の格納ビットと互い
に無関係であり、また、このようなビットはランダムで
ある、と仮定している。この確率は、高めることができ
る。それには、格納データ・ワードの中から統計的に最
も一致しない〔または最も一致しないと予測される〕ビ
ットを最初のＣＡＭサブエントリ〔１１０−１〕に割り
当てることである。）たとえば、Ｐ＝４の場合、ＣＡＭ
アレイ中の最初のＣＡＭサブエントリ内で不一致が発生
する確率は、１５／１６である。（Ｐ＝４の場合とは、
各ＣＡＭカスケード２２０中の最初のＣＡＭブロック
〔２０１−１〕のＣＡＭサブエントリに、ＣＡＭエント
リ／カスケード２２０全体に存在するＷ個のデータ・ビ
ットのうちの４個のデータ・ビットが含まれている場合
である。）この場合、ＣＡＭアレイ中の１６個のＣＡＭ
カスケードのうち１５個（すなわち１６個のＣＡＭエン
トリのうち１５個）は、直ちに不一致になり、一致する
のは１６個のうち１個だけである。不一致になる最初の
ＣＡＭブロック（２０１−１）を有する、１６個のＣＡ
Ｍカスケード２２０のうちの１５個のＣＡＭカスケード
２２０では、残りのＣＡＭブロック（たとえば、２０１
−２、２０１−３、・・・、２０１−ｊ）は、有効にな
らない。なぜなら、後続する各ＣＡＭブロック（たとえ
ば、２０１−２、２０１−３、・・・、２０１−ｊ）の
入力線（ＩＮ）が始めの“Ｌ”電位レベルのままだから
である。したがって、１６個のＣＡＭカスケード２２０
のうち、このような１５個のＣＡＭカスケード２２０内
の後続する（２番目以降のＣＡＭブロックの）一致線
（ＭＬ）は、プリチャージした“Ｈ”電位から放電する
ことはない。

【００３８】このように設計したＣＡＭアレイの省エネ
ルギー能力は、次に示すＣＡＭアレイの実例を用いて説
明することができる。すなわち、１０４８５７６（すな
わち２²⁰）個のＣＡＭエントリを備えたＣＡＭアレイを
考える。（すなわち、Ｎ＝１０４８５７６であり、この
ＣＡＭアレイは１０４８５７６個のＣＡＭカスケード２
２０を備えている）。各ＣＡＭエントリは、１０２４個
のデータ・ビットを格納している（すなわち、Ｗ＝１０
２４である）。各ＣＡＭエントリは、６４個のサブエン
トリに再分割されている（すなわち、ｊ＝６４であ
る）。（最初のサブエントリを含む）各サブエントリ
は、等しい数（Ｐ＝Ｘ＝１６）のビットを格納してい
る。以上のＣＡＭアレイにおいて、最初のＣＡＭブロッ
ク（すなわち省電力型ＣＡＭブロック）（２０１−１）
内で不一致が生じる確率は、１−（１／６５５３６）で
ある（ただし、２¹⁶＝６５５３６）。最初のＣＡＭブロ
ック（２０１−１）内で不一致が生じるこの確率は９
９．９９パーセント超であるから、１０４８５７６エン
トリのうちの１０４８５６０エントリ（が不一致である
こと）を表わしている〔すなわち、１０４８５７６×
（１−（１／６５５３６））＝１０４８５６０〕。した
がって、１０４８５７６個のＣＡＭカスケード２２０の
うちの１０４８５６０個のＣＡＭカスケード２２０で
は、最初の（１６ビットの）ＣＡＭサブエントリ（１１
０−１）だけで（すなわち最初のＣＡＭブロック〔２０
１−１〕内だけで）ＣＡＭ比較を実行する。したがっ
て、１０４８５６０個の不一致のＣＡＭカスケード２２
０の後続するＣＡＭブロック（たとえば、２０１−２、
２０１−３、・・・、２０１−６４）内で行なうＣＡＭ
検索の間に放電する一致線（ＭＬ）セグメントは存在し
ない。したがって、本発明の実施形態に従って構築する
とともに動作する１Ｍ長×１０２４ビット幅のＣＡＭア
レイが実行するＣＡＭ検索で消費する一致線キャパシタ
（Ｃ_ML）の放電エネルギーは、関連技術の１Ｍ長×１６
ビット幅のＣＡＭアレイと同程度である（すなわち、本
発明のエネルギー効率は、関連技術の６４（＝１０２４
÷１６）倍である）。ＣＡＭエントリの幅か広くなるの
につれ、および／または、各ＣＡＭカスケードの最初の
ＣＡＭサブエントリ（１１０−１）の幅が広くなるのに
つれて、電力効率は、ＣＡＭアレイの幅に比例して増大
する。

【００３９】本発明のこのようなＣＡＭアレイの電力消
費は、（最初のＣＡＭブロック〔２０１−１〕に加え）
各ＣＡＭカスケード２２０の２番目のＣＡＭブロック
（２０１−２）、３番目のＣＡＭブロック（２０１−
３）、・・・として省電力型のＣＡＭブロックを用いる
ことにより、さらに低減させることができる。省電力型
のＣＡＭブロックとしては、たとえば、図５、図６、図
７、図９、および図１０に示すゲート回路２１０ｂ、２
１０ｃ、２１０ｄ、２１０ｅ、および２１０ｆのうちの
１つを含むＣＡＭブロックが挙げられる。

【００４０】本発明のＣＡＭアレイで省電力を実現でき
るのは、本発明のＣＡＭブロック・アーキテクチャ（上
位ＣＡＭブロック２０１参照）から成るＣＡＭカスケー
ド２２０の動作が、ＣＡＭサブエントリ（たとえば、１
１０−１、１１０−２、１１０−３、・・・、１１０−
ｊ）に接続された検索線（たとえば各ＣＡＭセル１０２
中のＳＬＴとＳＬＣ）が各ＣＡＭ検索比較の最後に特定
の論理電位レベルに戻ることを必要としないからであ
る。各ＣＡＭ検索サイクルの間、（そして、検索有効線
〔ＳＥ〕セグメントが“Ｌ”に低下する前に）、検索線
（たとえばＳＬＴとＳＬＣ）を固定したのち、評価中の
すべてのＣＡＭサブエントリ１１０中の各ＣＡＭセル１
０２の検索線のうちの少なくとも１つを論理“Ｈ”電位
レベルに固定する。ＣＡＭ検索比較に従うＣＡＭサブエ
ントリ１１０のすべての検索線の状態と無関係に、検索
有効線（ＳＥ）セグメントを論理“Ｈ”電位レベルに保
持したまま、当該ＣＡＭサブエントリ１１０の一致線
（ＭＬ）を初期化することができる。そして、このよう
な初期化の後では、論理“Ｈ”電位レベルにプリチャー
ジした一致線（ＭＬ）セグメントは、検索有効線（Ｓ
Ｅ）セグメントが論理“Ｌ”電位レベルに低下するまで
放電しない。したがって、本発明の実施形態では、検索
線（たとえばＳＬＴとＳＬＣ）は、ＣＡＭ検索サイクル
の終わりでそのままにしておいてかまわない。それゆ
え、特定の検索線が変化するのは、検索すべき次の被比
較部が当該検索線の変化を伴う場合だけである。したが
って、後続するＣＡＭ検索サイクルでは、被比較部の所
定のビットが（先行するＣＡＭ検索サイクルの被比較部
の当該ビットと比べて）変化しない場合には、当該特定
のビットに対応する検索線は変化しない。それゆえ、当
該検索線は、先行状態を維持し続ける。ＣＡＭ比較を行
なわず一致線（ＭＬ）セグメントの放電がない場合に
は、検索線（たとえばＳＬＴとＳＬＣ）を、他の目的に
も（たとえば、ＣＡＭセル１０１の記憶セル１０４に対
する読み書き用のビット線ＢＬＣおよびＢＬＴとして
も）使用することができる。

【００４１】図４は、高速なＣＡＭブロック２１０ａの
回路図である。ＣＡＭブロック２１０ａが備えている一
致線ゲート回路２１０ａは、ＣＡＭ検索が有効になると
直ちに、ＣＡＭブロック２１０ａの入力（ＩＮ）線の電
位を論理“Ｈ”電位に引き上げることにより、ＣＡＭブ
ロック２１０ａの出力（ＯＵＴ）を有効にしている。Ｃ
ＡＭブロック２１０ａは、図３に示すＣＡＭカスケード
２２０の最初のＣＡＭブロック（２０１−１）、２番目
のＣＡＭブロック（２０１−２）、または、後続するＣ
ＡＭブロック（たとえば、２０１−３、・・・、２０１
−ｊ）として使用することができる。本発明の実施形態
に従って構築したＣＡＭカスケード（図３参照）は、最
大ＣＡＭ検索速度（すなわち頻度）に対して最適化する
ことができる。それには、図４のゲート回路２１０ａ
を、ＣＡＭアレイ中のすべてのＣＡＭカスケード２２０
（図３参照）のすべてのＣＡＭブロックで使用する（す
なわち、２０１ａ−１、２０１ａ−２、２０１ａ−３、
・・・、２０１ａ−ｊ）。このような高速なＣＡＭカス
ケード中のすべてのＣＡＭブロック２０１ａは、最初の
ＣＡＭブロック（２０１ａ−１）の入力（ＩＮ）ノード
／線の電位を論理“Ｈ”電位レベルに引き上げた直後
に、有効になる（すなわち、検索有効線〔ＳＥ〕の電位
が論理“Ｌ”電位レベルまで降下する）。この理由は、
最初のＣＡＭブロックの入力（ＩＮ）線に印加される論
理“Ｈ”電位レベルは、最初のＣＡＭブロックを通じて
次のＣＡＭブロックの入力（ＩＮ）ノード／線へ、とい
う具合に、最後のＣＡＭブロックの入力（ＩＮ）ノード
／線まですぐに（すなわち比較的短い伝搬時間Ｔ_PD以内
に）伝搬するからである。したがって、このように高速
な各ＣＡＭカスケード２２０の「ヒット」出力（すなわ
ち最後のＣＡＭブロック〔２０１ａ−ｊ〕の出力〔ＯＵ
Ｔ〕線／ノード）は、最初のＣＡＭブロック（２０１ａ
−１）の一致線（ＭＬ）セグメントが不一致の場合に
“Ｌ”電位レベルに降下するのに十分な時間（たとえば
Ｔ_MD）が経過したのち短時間で、ＣＡＭエントリ全体で
実行したＣＡＭ検索比較の論理結果を信頼性よくアサー
トすることができる。この比較的短い時間は、次の（ｊ
−１）個のＣＡＭブロック２０１ａの各々を通過する伝
搬時間Ｔ_PDの合計〔すなわち（ｊ−１）＊（Ｔ_PD）〕
に、１つのＣＡＭブロック２０１ａ中の一致線（ＭＬ）
セグメントが、不一致の場合に“Ｌ”電位レベルに降下
するのに十分な時間Ｔ_MDを加えた時間にほぼ等しい。
（Ｗビット格納している）幅広のＣＡＭカスケードで
は、この時間〔Ｔ_MD＋（ｊ−１）＊（Ｔ_PD）〕は、関連
技術に従って構築した同じ幅（Ｗ）のＣＡＭエントリの
たった１本の一致線の電位が不一致の場合に“Ｌ”電位
レベルに降下するのに要する時間よりもはるかに短い
（すなわち、本発明の方がはるかに速い）。このこと
は、関連技術に有利な、不一致のビットが１つしかない
「ミス」エントリの場合のＣＡＭ検索にも当てはまる。
（関連技術の、一致線がたった１本のＣＡＭエントリと
比べて）、本発明のＣＡＭカスケード２２０で達成でき
るＣＡＭ検索の削減時間は、検索すべきＣＡＭエントリ
に格納されるデータ・ワードの幅Ｗが増大するのにつれ
て、大きくなる傾向がある。

【００４２】表１は、同じ供給電圧で動作する同じＣＡ
Ｍセル（図１参照）で構築した２つのＣＡＭ回路のコン
ピュータ・シミュレーションから抽出した実験結果であ
る。表１には、データと、次に示す２つの実験対象の間
のＣＡＭ検索時間の比較結果とが示されている。 （＃１）関連技術に従って構築した、Ｗ個の２値ビット
を格納するとともに一致線が１本だけのＣＡＭカスケー
ド。 （＃２）本発明の実施形態に従って構築した、Ｗ個の２
値ビットを格納するとともに高速のＣＡＭカスケード。

【００４３】

【表１】

【００４４】表１に示す結果から、次に示す事項が言え
る。 （ａ）本発明の実施形態に従って構築したＣＡＭアレイ
で実行できるＣＡＭ検索の頻度は、同じ幅の関連技術
の、一致線が１本だけのＣＡＭアレイよりも大きい。 （ｂ）このＣＡＭ検索頻度における本発明の比較優位性
は、上記２つのＣＡＭアレイに格納されるデータ・ワー
ドの幅Ｗが大きくなるほど、増大する。

【００４５】ＣＡＭブロック２０１ａの一致線ゲート回
路２１０ａは、初期化時に（すなわちブロック入力〔Ｉ
Ｎ〕が“Ｌ”電位レベルに保持されているときに）ＣＡ
Ｍブロック２０１ａ内の一致線（ＭＬ）セグメントを
“Ｈ”電位レベルにプリチャージするＰ−ＦＥＴトラン
ジスタ（Ｔ_PCH ）を備えている。一致線ゲート回路２１
０ａは、ＣＡＭブロック２０１ａの入力（ＩＮ）線と検
索有効線（ＳＥ）セグメントとの間に検索有効インバー
タ（Ｉ_SE）を備えており、これにより検索有効線（Ｓ
Ｅ）セグメントに正しい極性の電圧を供給している。し
たがって、論理ＡＮＤゲートの出力有効（ＯＥ）ノード
を出力有効電位レベルに保持したら（たとえばＯＥを
“Ｈ”にしたら）、検索有効線（ＳＥ）セグメントには
検索有効電位レベルを印加する（たとえばＳＥを“Ｌ”
にする）。逆に、初期化時に論理ＡＮＤゲートの出力有
効（ＯＥ）ノードを出力無効電位レベルに保持したら
（たとえばＯＥを“Ｌ”にしたら）、検索有効線（Ｓ
Ｅ）セグメントの電位は、検索無効電位レベルに保持す
る（たとえばＳＥを“Ｈ”にする）。

【００４６】検索有効線（ＳＥ）セグメントを駆動する
検索有効インバータＩ_SEは、ＮＦＥＴ−ＰＦＥＴスタッ
ク、または、当業者にとって公知の他の任意の等価なイ
ンバータ回路を用いて形成することができる。別の実施
形態では、インバータＩ_SEと図４のＡＮＤゲート内部の
インバータは、図１０に示す別の実施形態の場合のよう
に、除去することができる。ＡＮＤゲートの代わりにＮ
ＡＮＤゲートを用い、プリチャージ・トランジスタＴ
_PCH をＮＦＥＴで実装することにより、一致線（ＭＬ）
をプリチャージする“Ｈ”電位レベルを完全供給電位
（Ｖｃｃ）よりも低くすることができる。これにより、
本発明のＣＡＭアレイの実施形態のエネルギー消費をさ
らに低減させることができる。

【００４７】図５は、省電力型のＣＡＭブロック２０１
ｂの回路図である。ＣＡＭブロック２０１ｂは、上述し
たように、本発明の省電力用のＣＡＭカスケード２２０
（図３参照）中で用いることができる。図４のゲート回
路２１０ａと対照的に、図５のゲート回路２１０ｂは、
ブロック入力（ＩＮ）ノード／線と論理ＡＮＤゲートの
出力有効（ＯＥ）ノードとの間に配置された遅延ブロッ
ク「遅延」を備えている。ＣＡＭブロック２０１ｂ中の
「遅延」ブロックは、非反転遅延要素である。「遅延」
ブロックを備えることにより、ＣＡＭブロック２０１ｂ
は、ＣＡＭブロック２０１ｂ中のサブエントリのＣＡＭ
比較の結果（たとえば、「一致」サブエントリの場合、
ＭＬは“Ｈ”のままである、など）に由来する一致線
（ＭＬ）セグメントの論理状態を、ＣＡＭブロック２０
１ｂの出力（ＯＵＴ）を通じてアサートすることが可能
になる。これは、ＣＡＭブロック２０１ｂの入力（Ｉ
Ｎ）ノード／線がブロック有効電位レベルに上昇したの
ち（たとえば、ＩＮが“Ｈ”に上昇したのち）、伝搬遅
延時間Ｔ_D が経過したのちに可能になる。ブロック入力
（ＩＮ）に印加されるブロック有効電位レベル（たとえ
ば“Ｈ”）は検索有効インバータＩ_SEによって反転され
るので、検索有効線（ＳＥ）の電位は検索有効論理電位
まで降下する（たとえば、ＳＥは“Ｌ”電位レベルまで
降下する）。これにより、ＣＡＭブロック２０１ｂ中の
ＣＡＭサブエントリ１１０が不一致のデータを格納して
いる場合、一致線（ＭＬ）セグメントは、同じ“Ｌ”電
位まで降下することが可能になる。非反転「遅延」ブロ
ックの伝搬遅延時間Ｔ_D がＴ_MD（不一致の場合に一致線
〔ＭＬ〕セグメントが“Ｌ”電位レベルに降下する時
間）以上の場合、ＣＡＭブロック２０１ｂの出力（ＯＵ
Ｔ）線が“Ｈ”電位レベルに上昇するのは、ＣＡＭブロ
ック２０１ｂがその時点で印加されている被比較部に関
して「一致」サブエントリを含む場合だけである。した
がって、最初のＣＡＭブロック（２１０ｂ−１）の出力
（ＯＵＴ−１）に接続された入力（ＩＮ−２）を有する
２番目のＣＡＭブロック（２０１ｂ−２）が有効になる
のは、最初のＣＡＭブロック（２１０ｂ−１）のサブエ
ントリ１１０が一致データを格納している場合だけであ
る。それゆえ、最初のＣＡＭブロック（２１０ｂ−１）
のサブエントリ１１０が不一致データを格納している
（「ミス」サブエントリの）場合、同じＣＡＭカスケー
ド２２０（図３参照）中の後続するＣＡＭブロック（た
とえば、２０１ｂ−２、２０１ｂ−３、・・・、２０１
ｂ−ｊ）中の一致線（ＭＬ）セグメントが放電すること
はない。したがって、ＣＡＭブロック２１０ｂは、図３
に示すＣＡＭカスケード２２０の最初のＣＡＭブロック
（２０１−１）、２番目のＣＡＭブロック（２０１−
２）、または、後続するＣＡＭブロック（たとえば、２
０１−３、・・・、２０１−ｊ）として用いて、省エネ
ルギーを実現することができる。

【００４８】図６は、省電力型のＣＡＭブロック２０１
ｃの回路図である。ＣＡＭブロック２０１ｃは、図３の
ＣＡＭカスケード２２０の少なくとも１つのＣＡＭブロ
ック２０１として使用するものであり、図５に示したＣ
ＡＭブロック２０１ｂと機能的に等価である。ＣＡＭブ
ロック２０１ｃは、一致線ゲート回路２１０ｃを備えて
いる。一致線ゲート回路２１０ｃは、ＣＡＭサブエント
リ１１０の検索有効線（ＳＥ）セグメントとＡＮＤゲー
トの出力有効（ＯＥ）ノードとの間に配置された反転
「遅延」ブロックを備えている。ゲート回路２１０ｃの
反転「遅延」ブロックの伝搬遅延時間Ｔ_D は、ゲート回
路２０１ｂの非反転「遅延」ブロックの伝搬遅延時間よ
りも短くしてある。というのは、第１に、ゲート回路２
１０ｃのインバータＩ_SEが有限の伝搬遅延を有するから
であり、第２に、ゲート回路２１０ｃ中の容量性ＳＥ線
セグメントの電位の降下時間の方がＣＡＭブロック２０
１ｃの入力（ＩＮ）線の電位の上昇時間よりも長いから
である。本発明の一部の実施形態では、ゲート回路２１
０ｃの反転「遅延」ブロックを、単一のインバータ、た
とえば長チャネルのＣＭＯＳインバータで実装してい
る。

【００４９】図７は、ＣＡＭブロック２０１ｄの回路図
である。ＣＡＭブロック２０１ｄでは、一致線（ＭＬ）
セグメントの論理電位を、外部クロック信号（ＣＫ）が
制御する時間にＣＡＭブロック２０１ｄの出力（ＯＵ
Ｔ）としてアサートする。ＣＡＭブロック２０１ｄは、
図３に示すＣＡＭカスケード２２０の最初のＣＡＭブロ
ック（２０１−１）、２番目のＣＡＭブロック（２０１
−２）、または、後続するＣＡＭブロック（たとえば、
２０１−３、・・・、２０１−ｊ）として省エネルギー
用に使用することができる。この場合、ＣＡＭブロック
２０１ｄの入力（ＩＮ）線に検索有効電位（すなわち
“Ｈ”）を印加したのち、適切な遅延時間後に、クロッ
ク信号（ＣＫ）線に出力有効電位（すなわち“Ｈ”）を
印加する。あるいは、ＣＡＭブロック２０１ｄは、高速
ＣＡＭブロック（すなわち、ＣＡＭブロック２０１ａの
機能的等価物）として使用することもできる。この場
合、ＣＡＭブロック２０１ｄの入力（ＩＮ）線に検索有
効電位（すなわち“Ｈ”）を印加するのと同時にあるい
はその直後に、クロック信号（ＣＫ）線に出力有効電位
（すなわち“Ｈ”）を印加する。以上のように、ＣＡＭ
ブロック２０１ｄは、そしてＣＡＭアレイ中の複数のＣ
ＡＭブロック群２０１ｄは、（ＣＡＭブロック２０１ａ
のような）高速ＣＡＭブロックとして、あるいは、（Ｃ
ＡＭブロック２０１ｂ、２０１ｃのような）省電力型Ｃ
ＡＭブロックとして構成し動的に制御することができ
る。

【００５０】図８は、ＣＡＭアレイ３３０の回路図であ
る。ＣＡＭアレイ３３０は、複数のＣＡＭカスケード
（たとえば、２２０−１、・・・、２２０−３、２２０
−Ｎ）から成る。各ＣＡＭカスケードは、図７のＣＡＭ
ブロック２０１ｄを複数個備えており、複数の外部クロ
ック信号（ＣＫ）線（ＣＫ−１、ＣＫ−２、・・・、Ｃ
Ｋ−ｊ）を共用している。複数のＣＡＭカスケード２２
０の複数の第１のＣＡＭブロック（２０１ｄ−１）は、
第１列に配置されており、第１のクロック線（ＣＫ−
１）を共有するとともに、ビット線と検索線（図示せ
ず）をも共有している。同様に、複数のＣＡＭカスケー
ド２２０の複数の第２のＣＡＭブロック（２０１ｄ−
２）は、第２列に配置されており、第２のクロック線
（ＣＫ−２）を共有するとともに、ビット線と検索線
（図示せず）をも共有している。

【００５１】各クロック信号（ＣＫ）（たとえば、ＣＫ
−１、ＣＫ２、・・・、ＣＫ−ｊ）は、別々のクロック
信号生成器（たとえば、ＣＬＯＣＫ−１、ＣＬＯＣＫ−
２、・・・、ＣＬＯＣＫ−ｊ）によって印加する。各ク
ロック信号生成器（たとえば、ＣＬＯＣＫ−１、ＣＬＯ
ＣＫ−２、・・・、ＣＬＯＣＫ−ｊ）は、主クロックへ
の第１の接続（２５０）と第２の接続（たとえば、２６
０−１、２６０−２、２６０−３、・・・、２６０−
ｊ）を備えている。主クロックは、システム・クロック
（図示せず）と同期していてもよいし非同期でもよい。
第１の接続（２５０）は直接接続であり、複数のすべて
のクロック信号生成器（たとえば、ＣＬＯＣＫ−１、Ｃ
ＬＯＣＫ−２、・・・、ＣＬＯＣＫ−ｊ）は、主クロッ
クから同期信号を受信する。第２の接続（たとえば、２
６０−１、２６０−２、２６０−３、・・・、２６０−
ｊ）は主クロックへの間接接続であり、複数のクロック
信号生成器（たとえば、ＣＬＯＣＫ−１、ＣＬＯＣＫ−
２、・・・、ＣＬＯＣＫ−ｊ）の各々は、主クロックが
出す信号を異なる時間に検知する。複数のクロック信号
生成器（たとえば、ＣＬＯＣＫ−１、ＣＬＯＣＫ−２、
・・・、ＣＬＯＣＫ−ｊ）の各々は、各クロック信号生
成器が印加するクロック信号（ＣＫ）のタイミング・モ
ードを制御する省電力有効（ＰＳＥ）入力を備えてい
る。ＣＡＭアレイ３３０中のＣＡＭブロックの所定列
（たとえば、〔２０１ｄ−１〕または〔２０１ｄ−
２〕）中のすべてのＣＡＭブロック２０１ｄは、（ＣＡ
Ｍブロック２０１ａのように）高速ＣＡＭブロックとし
て、あるいは、（ＣＡＭブロック２０１ｂまたは２０１
ｃのように）省電力ＣＡＭブロックとして動作しうる。
どちらのＣＡＭブロックとして動作するかは、当該列の
ＣＡＭブロック２０１ｄにクロック信号（ＣＫ）（たと
えば、ＣＫ−１、ＣＫ−２、・・・、ＣＫ−ｊ）を供給
するクロック信号生成器（たとえば、ＣＬＯＣＫ−１、
ＣＬＯＣＫ−２、・・・、ＣＬＯＣＫ−ｊ）の省電力有
効（ＰＳＥ）入力の２値論理状態によって決まる。各省
電力有効（ＰＳＥ）入力は、高速ブロック・モードから
省電力ブロック・モードへ（あるいは、この逆に）独立
に、および／または、動的に切り替えることができる。
それには、ＣＡＭアレイ制御回路（図示せず）が当該省
電力有効（ＰＳＥ）入力に印加する２値論理電位信号を
用いる。したがって、複数のＣＡＭブロック２０１ｄか
ら成るＣＡＭアレイ３３０は、高速ＣＡＭアレイ、省電
力幅広ＣＡＭアレイ、または、省電力機能付き高速幅広
ＣＡＭアレイとして動作させることができる。高速ＣＡ
Ｍアレイの場合には、たとえば、すべての列のＣＡＭブ
ロック２０１ｄを、高速ＣＡＭブロック２０１ａとして
動作するように構成する。省電力幅広ＣＡＭアレイの場
合には、たとえば、すべての列のＣＡＭブロック２０１
ｄを、省電力ＣＡＭブロック２０１ｂまたは２０１ｃと
して動作するように構成する。省電力機能付き高速幅広
ＣＡＭアレイの場合には、たとえば、第１列のＣＡＭブ
ロック（２０１ｄ−１）、または、第１列と第２列のＣ
ＡＭブロック（〔２０１ｄ−１〕と〔２０１ｄ−２〕）
を省電力ＣＡＭブロック２０１ｂまたは２０１ｃとして
構成し、後続するすべての列のＣＡＭブロック（〔２０
１ｄ−２〕、２０１ｄ−３、・・・、２０１ｄ−ｊ）を
高速ＣＡＭブロック２０１ａとして動作するように構成
する。

【００５２】ＣＡＭアレイ３３０中の各ＣＡＭブロック
２０１ｄが備えている外部クロック信号（ＣＫ）線（た
とえば、ＣＫ−１、ＣＫ−２、・・・、ＣＫ−ｊ）によ
って、ＣＡＭアレイ３３０中のすべてのＣＡＭブロック
２０１ｄを同時に初期化することも容易になる。ＣＡＭ
アレイ３３０中のすべてのＣＡＭブロック２０１ｄの同
時初期化は、すべてのクロック信号線（たとえば、主ク
ロック、および、ＣＫ−１、ＣＫ−２、・・・、ＣＫ−
ｊ）に“Ｌ”電位を同時に印加することによって行な
う。このＣＡＭアレイ３３０における同時初期化は、動
的に行なうこともできる。その場合、主クロックがブロ
ック初期化“Ｌ”電位レベルを印加している間に、すべ
てのクロック信号生成器（たとえば、ＣＬＯＣＫ−１、
ＣＬＯＣＫ−２、・・・、ＣＬＯＣＫ−ｊ）のＰＳＥ入
力を、ＣＡＭアレイ３３０中のすべての列のＣＡＭブロ
ック２０１ｄが高速ＣＡＭブロックとして（すなわちＣ
ＡＭブロック２０１ａのように）（たとえば初期化中一
時的に）動作する構成となるように動的に設定する。

【００５３】図９は、ＣＡＭブロック２０１ｅの回路図
である。ＣＡＭブロック２０１ｅは、図８に示すよう
に、外部クロック信号（ＣＫ）を有するＣＡＭアレイ中
のすべてのＣＡＭカスケード２２０中の少なくとも１つ
のＣＡＭブロックとして使用するように適合している。
ＣＡＭブロック２０１ｅは、出力（ＯＵＴ）と、ＣＡＭ
ブロック２０１ｅの入力（ＩＮ）および外部クロック信
号（ＣＫ）が併合して有効にする内部ＣＡＭ比較機能
（すなわち検索有効線〔ＳＥ〕セグメント）とを備えて
いる。検索有効線〔ＳＥ〕セグメントの電位も、外部ク
ロック信号（ＣＫ）が制御する（すなわちゲートす
る）。ＣＡＭブロック２０１ｅを使用することにより、
図８のＣＡＭアレイ３３０のようなＣＡＭアレイ中のす
べてのＣＡＭブロックの同時初期化が容易になる。ＣＡ
Ｍブロック２０１ｅから成るＣＡＭアレイ３３０の同時
初期化は、ＣＡＭブロック２０１ｄから成るＣＡＭアレ
イの同時初期化よりもいくぶん速い。それは、ＣＡＭブ
ロック２０１ｅの回路では、検索有効線（ＳＥ）セグメ
ントを外部クロック信号（ＣＫ）によってより直接に制
御しているからである。

【００５４】図１０は、ＣＡＭブロック２０１ｆの回路
図である。ＣＡＭブロック２０１ｆは、図６のＣＡＭブ
ロック２０１ｃと機能的に似ている。ＣＡＭブロック２
０１ｆは、図３のＣＡＭカスケード２２０の少なくとも
１つのＣＡＭブロック２０１として使用することができ
る。図６のＣＡＭブロック２０１ｃ中のＩＮ信号はアク
ティブ“Ｈ”であるけれども、図１０のＣＡＭブロック
２０１ｆのＩＮ信号はアクティブ“Ｌ”である（「アク
ティブ“Ｈ”」とは論理“Ｈ”電位レベルが真を表わす
論理系であり、「アクティブ“Ｌ”」とは論理“Ｌ”電
位レベルが真を表わす論理系である）。したがって、図
６のＣＡＭブロック２０１ｃ中の一致線プリチャージ・
トランジスタＴ_PCH がＰＦＥＴであるのに対して、ＣＡ
Ｍブロック２０１ｆの一致線プリチャージ・トランジス
タＴ_PCH はＮＦＥＴである。上述したように、ＣＡＭブ
ロック２０１ｆの設計では、図６のＣＡＭブロック２０
１ｃが備えている検索有効インバータＩ_SEが除去されて
いるとともに、ＣＡＭブロック２０１ｃのＡＮＤゲート
がより簡易に実装できるＮＡＮＤゲートで置き換えられ
ている。

【００５５】図１１は、図５と図６に示すＣＡＭブロッ
ク中の検索有効入力（ＩＮ）信号とＯＥ線上の出力有効
信号との間の典型的なタイミング関係（遅延）を示す図
である。論理ＡＮＤゲートの出力有効（ＯＥ）ノードの
電位は、ブロック入力（ＩＮ）の電位と出力有効（Ｏ
Ｅ）ノードの電位との間の伝搬遅延（すなわち、立ち上
がり信号遅延と立ち下がり信号遅延）によって決まる固
定時間間隔（または、別の実施形態では２つの異なった
固定時間間隔）で上昇し降下する。（ＣＡＭブロックの
出力を有効にする信号〔たとえばＯＥノードの立ち上が
り電位〕に対する）信号伝搬遅延は、Ｔ_MD以上にする必
要がある。Ｔ_MDとは、上で定義したように、不一致ビッ
トを１つだけ含むＣＡＭサブエントリの一致線（ＭＬ）
の電位がプリチャージした“Ｈ”電位レベルから信頼性
よく検出可能な“Ｌ”電位レベルまで降下するのに要す
る最小の時間のことである。ＣＡＭブロックを初期化す
るとともにＣＡＭブロックの出力を無効にする立ち下が
り電位の信号伝搬遅延（Ｔ_ID）は、Ｔ_MD未満に短くでき
るし、最小化してＣＡＭブロックの初期化を加速させる
こともできる。

【００５６】図１２は、図７に示すゲート回路２１０ｄ
における入力（ＩＮ）信号と出力有効（ＯＥ）ノードで
の外部クロック信号（ＣＫ）との典型的なタイミング関
係を示すタイミング図である。ＣＡＭブロックの出力有
効（ＯＥ）線は、ＣＡＭブロックの入力（ＩＮ）線が立
ち上がったのち、適切な時間間隔であるＴ_MD後に、立ち
上がらせる（したがって出力を有効にする）必要があ
る。しかし、「一致」サブエントリに起因して“Ｈ”出
力をアサートした場合には、ＣＡＭブロックの出力（Ｏ
ＵＴ）が、次のＣＡＭブロックを有効にするのに十分な
時間経過した直後に、ＣＡＭブロックの出力有効（Ｏ
Ｅ）線を“Ｌ”に立ち下げてもよい（したがって、これ
によりＣＡＭブロックの出力〔ＯＵＴ〕を立ち下げて次
のＣＡＭブロック２０１ｄを再初期化してもよい）。次
に示す場合には、所定のＣＡＭブロックのＯＥ線を
“Ｌ”に立ち下げてもよい。 （１）当該所定のＣＡＭブロックの出力（ＯＵＴ）が、
後続するＣＡＭブロックの出力を有効にするのに十分な
時間次のＣＡＭブロックの出力を有効にした場合。 （２）「ヒット」出力をアサートし（サンプリングしラ
ッチし）た場合。

【００５７】図１３は、本発明の実施形態により構築し
たＣＡＭアレイ（たとえば図８に示すＣＡＭアレイ３３
０）を備えた代表的なディジタル・システムを示す図で
ある。このディジタル・システムは、ディジタル・ネッ
トワーク・ルータ、または、並列処理コンピュータ・シ
ステムを備えることができる。

【００５８】本発明の諸側面は、本発明に係るＣＡＭブ
ロックおよび／または本発明に係る一致線ゲート回路を
記述する電気規則を備えた本発明に係るＡＳＩＣライブ
ラリ要素から成るＡＳＩＣライブラリに組み入れること
ができる。本発明に係るＡＳＩＣライブラリ要素の電気
規則には、デバイス（たとえばトランジスタ、ＡＮＤゲ
ート、インバータなど）およびそれらの間の相互接続
（たとえば一致線セグメント、検索有効線セグメント、
２つのＣＡＭブロック間のＩＮ−ＯＵＴ接続など）を記
載する。本発明に係るＡＳＩＣライブラリ要素の電気規
則は、図２、図３、図４、図５、図６、図７、図８、図
９、図１０、および図１３に示す回路図によって定義す
ることができる。本発明に係るＡＳＩＣライブラリ要素
の電気規則は、ＥＤＩＦ（Electronic Design Intercha
nge Format: 電子設計交換フォーマット）中に記載する
ことができる。当業者は、本発明に係るＡＳＩＣライブ
ラリ要素を用いて、上述したように様々なエントリ幅、
電力要件、および、性能（たとえば検索速度および／ま
たは検索頻度）を備えた本発明に係るＣＡＭアレイを構
築することができる。

【００５９】典型的な実施形態を参照して本発明を特に
示すとともに記述したけれども、当業者が理解しうるよ
うに、本発明の本旨と範囲のうちで、形状、配置、およ
び詳細において上述した変形および他の変形を行ないう
る。

【００６０】まとめとして以下の事項を開示する。 （１）２値の第１のブロック入力および２値の第１のブ
ロック出力と、少なくとも１つのＣＡＭセルを備えた第
１のサブエントリであって、該第１のサブエントリ中の
各ＣＡＭセルが第１の一致線セグメントおよび第１の検
索有効線セグメントに接続されている、第１のサブエン
トリと、２値の第１のゲート入力および２値の第１のゲ
ート出力を備えた第１の組み合わせ論理ゲートであっ
て、前記第１のゲート入力が前記第１の一致線セグメン
トであり、前記第１のゲート出力が前記第１のブロック
出力である、第１の組み合わせ論理ゲートとを備えた第
１のＣＡＭブロックであって、前記２値の第１のブロッ
ク入力に所定の２値の論理電位レベルが印加された場合
にだけ、前記第１のサブエントリでＣＡＭ比較を実行
し、前記第１のサブエントリが「一致」サブエントリで
ある場合に、前記第１のブロック出力が前記所定の２値
論理電位レベルをアサートする第１のＣＡＭブロックを
備えた内容アドレスメモリ（ＣＡＭ）装置。 （２）さらに、２値の第２のブロック入力および２値の
第２のブロック出力と、少なくとも１つのＣＡＭセルを
備えた第２のサブエントリであって、該第２のサブエン
トリ中の各ＣＡＭセルが第２の一致線セグメントおよび
第２の検索有効線セグメントに接続されている、第２の
サブエントリと、２値の第２のゲート入力および２値の
第２のゲート出力を備えた第２の組み合わせ論理ゲート
であって、前記第２のゲート入力が前記第２の一致線セ
グメントであり、前記第２のゲート出力が前記第２のブ
ロック出力である、第２の組み合わせ論理ゲートとを備
えた第２のＣＡＭブロックであって、前記第１のブロッ
ク出力が前記第２のブロック入力である第２のＣＡＭブ
ロックを備えた、上記（１）に記載の装置。 （３）さらに、２値の第３のブロック入力および２値の
第３のブロック出力と、少なくとも１つのＣＡＭセルを
備えた第３のサブエントリであって、該第３のサブエン
トリ中の各ＣＡＭセルが第３の一致線セグメントおよび
第３の検索有効線セグメントに接続されている、第３の
サブエントリと、２値の第３のゲート入力および２値の
第３のゲート出力を備えた第３の組み合わせ論理ゲート
であって、前記第３のゲート入力が前記第３の一致線セ
グメントであり、前記第３のゲート出力が前記第３のブ
ロック出力である、第３の組み合わせ論理ゲートとを備
えた第３のＣＡＭブロックであって、前記第２のブロッ
ク出力が前記第３のブロック入力である第３のＣＡＭブ
ロックを備えた、上記（２）に記載の装置。 （４）前記第１の組み合わせ論理ゲートが、さらに、２
値の第１の出力有効入力を備え、前記第２の組み合わせ
論理ゲートが、さらに、２値の第２の出力有効入力を備
えている、上記（３）に記載の装置。 （５）前記第１のブロック入力が前記第１の出力有効入
力である、上記（４）に記載の装置。 （６）前記第２のブロック入力が前記第２の出力有効入
力である、上記（５）に記載の装置。 （７）前記第１のＣＡＭブロックが、さらに、信号伝搬
遅延間隔、第１の遅延入力、および、第１の遅延出力を
備えた第１の遅延要素を備え、前記第１の出力有効入力
が前記第１の遅延出力である、上記（４）に記載の装
置。 （８）前記第１の遅延要素が非反転遅延要素であり、前
記第１のブロック入力が前記第１の遅延入力である、上
記（７）に記載の装置。 （９）前記第２のブロック入力が前記第２の出力有効入
力である、上記（８）に記載の装置。 （１０）前記所定の２値の論理電位レベルが２値の
“Ｈ”電位レベルであり、前記第１の組み合わせ論理ゲ
ートがＡＮＤゲートであり、前記第２の組み合わせ論理
ゲートがＡＮＤゲートである、上記（４）に記載の装
置。 （１１）複数のＣＡＭエントリであって、各ＣＡＭエン
トリは第１のサブエントリ、第２のサブエントリ、およ
び、第３のサブエントリに分割されており、前記第１の
サブエントリ、前記第２のサブエントリ、および、前記
第３のサブエントリの各々が第１の一致線セグメント、
第２の一致線セグメント、および、第３の一致線セグメ
ントを備えた、複数のＣＡＭエントリを備え、前記第１
の一致線セグメントが第１の組み合わせ論理ゲートを通
じて前記第２の一致線セグメントに論理的に接続されて
おり、前記第２の一致線セグメントが第２の組み合わせ
論理ゲートを通じて前記第３の一致線セグメントに論理
的に接続されている内容アドレス・メモリ・アレイ。 （１２）前記第１の組み合わせ論理ゲートが、第１のゲ
ート入力および第１のゲート出力を備えたＡＮＤゲート
である、上記（１１）に記載のアレイ。 （１３）前記第１のゲート入力が前記第１の一致線セグ
メントである、上記（１２）に記載のアレイ。 （１４）前記第１のサブエントリ、前記第２のサブエン
トリ、および、前記第３のサブエントリの各々が、さら
に、第１の検索有効線セグメント、第２の検索有効線セ
グメント、および、第３の検索有効線セグメントをそれ
ぞれ備え、各検索有効線セグメントが、前記第１の一致
線セグメント、前記第２の一致線セグメント、および、
前記第３の一致線セグメント上の電位が放電するのを防
止するように適合している、上記（１２）に記載のアレ
イ。 （１５）前記第２の検索有効線セグメントが前記第１の
ゲート出力である、上記（１４）に記載のアレイ。 （１６）前記第３のゲート入力が前記第３の一致線セグ
メントであり、前記第３の検索有効線セグメントが前記
第２のゲート出力である、上記（１５）に記載のアレ
イ。 （１７）少なくとも１つのＣＡＭブロックを備えたＣＡ
Ｍエントリを複数個備えたＣＡＭアレイに論理的に接続
されたディジタル・プロセッサを備えたディジタル・シ
ステムであって、各ＣＡＭブロックが、２値のブロック
入力および２値のブロック出力と、少なくとも１つのＣ
ＡＭセルを備えたサブエントリであって、該サブエント
リ中の各ＣＡＭセルが一致線セグメントおよび検索有効
線セグメントに接続されている、サブエントリと、２値
のゲート入力および２値のゲート出力を備えた第１の組
み合わせ論理ゲートであって、前記ゲート入力が前記一
致線セグメントであり、前記ゲート出力が前記ブロック
出力である、第１の組み合わせ論理ゲートとを備え、前
記ブロック入力に所定の２値の論理電位レベルが印加さ
れた場合にだけ、前記サブエントリでＣＡＭ比較を実行
し、前記サブエントリが「一致」サブエントリである場
合に、前記ブロック出力が前記所定の２値論理電位レベ
ルをアサートするディジタル・システム。 （１８）前記サブエントリが「一致」サブエントリであ
る場合にだけ、前記ブロック出力が前記所定の２値の論
理電位レベルをアサートする、上記（１７）に記載のデ
ィジタル・システム。 （１９）ＣＡＭブロック中のデバイスを記述するととも
に、ＣＡＭブロック中のデバイス間の相互接続を記述す
る電気規則を備えたＡＳＩＣライブラリ要素を備えたＡ
ＳＩＣライブラリであって、前記ＣＡＭブロックが、２
値のブロック入力および２値のブロック出力と、少なく
とも１つのＣＡＭセルを備えたサブエントリであって、
前記サブエントリ中の各ＣＡＭセルが一致線セグメント
および検索有効線セグメントに接続されている、サブエ
ントリと、２値のゲート入力および２値のゲート出力を
備えた組み合わせ論理ゲートであって、前記ゲート入力
が前記一致線セグメントであり、前記ゲート出力が前記
ブロック出力である、組み合わせ論理ゲートとを備えて
いる、ＡＳＩＣライブラリ。 （２０）第１のＣＡＭセルおよび第２のＣＡＭセルを備
えたＣＡＭエントリでＣＡＭ比較を実行する方法であっ
て、２値の第１のブロック入力、２値の第１のブロック
出力、ならびに、前記第１のブロック入力および前記第
１のブロック出力に論理的に接続された第１のＣＡＭセ
ルを備えた第１のＣＡＭブロックを準備するステップ
と、前記２値の第１のブロック入力に所定の２値の論理
電位レベルが印加された場合にだけ、前記第１のＣＡＭ
セルでＣＡＭ比較を実行するステップと、前記２値の第
１のブロック入力に前記所定の２値の論理電位レベルが
印加された場合にだけ、前記第１のブロック出力におい
て前記所定の２値の論理電位レベルをアサートするステ
ップと、２値の第２のブロック入力、２値の第２のブロ
ック出力、および、第２のＣＡＭセルを備えた第２のＣ
ＡＭブロックであって、前記第２のＣＡＭセルが前記第
２のブロック入力と前記第２のブロック出力との間に論
理的に接続されており、前記第２のブロック入力が前記
第１のブロック出力である、第２のＣＡＭブロックを準
備するステップと、前記第１のブロック出力に前記所定
の２値の論理電位レベルが印加された場合にだけ、前記
第２のＣＡＭセルでＣＡＭ比較を実行するステップとを
備えた方法。 （２１）さらに、前記第１のＣＡＭセルが第１の被比較
ビットと一致するビットを格納し、前記第２のＣＡＭセ
ルが第２の被比較ビットと一致するビットを格納してい
る場合にだけ、前記第２のブロック出力において前記所
定の２値の論理電位レベルをアサートするステップを備
えた、上記（２０）に記載の方法。 （２２）さらに、前記第１のＣＡＭセルでＣＡＭ比較を
実行した場合にだけ、前記第１のブロック出力において
前記所定の２値の論理電位レベルをアサートするステッ
プを備えた、上記（２０）に記載の方法。 （２３）さらに、前記第１のＣＡＭセルでのＣＡＭ比較
が完了した後にだけ、前記第１のブロック出力において
前記所定の２値の論理電位レベルをアサートするステッ
プを備えた、上記（２１）に記載の方法。 （２４）さらに、前記第１のＣＡＭセルが、比較すべき
被比較ビットと一致するビットを格納している場合にだ
け、前記第１のブロック出力において前記所定の２値の
論理電位レベルをアサートするステップを備えた、上記
（２２）に記載の方法。 （２５）前記ＣＡＭブロックが、さらに、前記第１のＣ
ＡＭセルを含む第１の複数のＣＡＭセルを備えた第１の
サブエントリを備え、前記第１のサブエントリが「一
致」サブエントリである場合にだけ、前記第１のブロッ
ク出力が前記所定の２値の論理電位レベルをアサートす
る、上記（２４）に記載の方法。 （２６）前記所定の２値の論理電位レベルがディジタル
論理“Ｈ”電位レベルである、上記（２５）に記載の方
法。 （２７）前記第１のＣＡＭブロックを準備するステップ
が、さらに、前記第１の複数のＣＡＭセルの各ＣＡＭセ
ルを第１の一致線セグメントに接続するステップを備
え、前記第１の一致線セグメントが第１の組み合わせ論
理ゲートの論理入力であり、前記第１の組み合わせ論理
ゲートが２値の第１のゲート出力を備えており、前記第
１のゲート出力が前記２値の第１のブロック出力を駆動
する、上記（２５）に記載の方法。 （２８）前記第１の組み合わせ論理ゲートが論理ＡＮＤ
ゲートである、上記（２７）に記載の方法。 （２９）前記２値の第１のブロック入力が前記第１の組
み合わせ論理ゲートの別の論理入力に論理的に接続され
ている、上記（２７）に記載の方法。 （３０）ＣＡＭエントリでＣＡＭ比較を実行する方法で
あって、前記ＣＡＭエントリを、少なくとも１つのＣＡ
Ｍセルを備えた第１のサブエントリと、少なくとも１つ
のＣＡＭセルを備えた第２のサブエントリとに分割する
ステップと、２値の第１のブロック入力、２値の第１の
ブロック出力、および、前記第１のサブエントリを備え
た第１のＣＡＭブロックを準備するステップと、前記２
値の第１のブロック入力に所定の２値の論理電位レベル
が印加された場合にだけ、前記第１のサブエントリでＣ
ＡＭ比較を実行するステップと、前記第１のサブエント
リでの前記ＣＡＭ比較によって「一致」サブエントリを
検出した場合、前記第１のブロック出力において前記所
定の２値の論理電位レベルをアサートするステップと、
２値の第２のブロック入力および２値の第２のブロック
出力を備えた第２のＣＡＭブロックであって、前記第１
のブロック出力が前記第２のブロック入力であり、前記
第２のＣＡＭブロックが前記第２のサブエントリを備え
ている、第２のＣＡＭブロックを準備するステップと、
前記２値の第２のブロック入力に前記所定の２値の論理
電位レベルが印加された場合にだけ、前記第２のサブエ
ントリでＣＡＭ比較を実行するステップと、前記第２の
サブエントリでの前記ＣＡＭ比較によって「一致」サブ
エントリを検出した場合、前記第２のブロック出力にお
いて前記所定の２値の論理電位レベルをアサートするス
テップとを備えた方法。 （３１）さらに、前記第１のサブエントリでの前記ＣＡ
Ｍ比較によって「一致」サブエントリを検出した場合に
だけ、前記第１のブロック出力において前記所定の２値
の論理電位レベルをアサートするステップを備えた、上
記（３０）に記載の方法。 （３２）前記第１のサブエントリでの前記ＣＡＭ比較に
よって「一致」サブエントリを検出した場合にだけ、前
記第１のブロック出力において前記所定の２値の論理電
位レベルをアサートする前記ステップが、前記第１のブ
ロック入力と前記第１のブロック出力との間に遅延を準
備するステップを備えている、上記（３１）に記載の方
法。 （３３）さらに、前記第２のサブエントリでの前記ＣＡ
Ｍ比較によって「一致」サブエントリを検出した場合に
だけ、前記第２のブロック出力において前記所定の２値
の論理電位レベルをアサートするステップを備えた、上
記（３２）に記載の方法。 （３４）前記第２のサブエントリでの前記ＣＡＭ比較に
よって「一致」サブエントリを検出した場合にだけ、前
記第２のブロック出力において前記所定の２値の論理電
位レベルをアサートする前記ステップが、前記第２のブ
ロック入力と前記第２のブロック出力との間に遅延を準
備するステップを備えている、上記（３３）に記載の方
法。

【図面の簡単な説明】

【図１】 一致線（ＭＬ）と検索有効線（ＳＥ）を備え
た、関連技術の内容アドレス・メモリ（ＣＡＭ）セルの
回路図である。

【図２】 本発明の実施形態による、一致線セグメン
ト、検索有効線セグメント、検索有効入力、および、一
致線ゲート回路がアサートする出力を備えたＣＡＭサブ
エントリを備えた、本発明に係る上位ＣＡＭブロックの
回路図である。

【図３】 各ＣＡＭブロックの出力が次のＣＡＭブロッ
クの検索有効入力となり、最後のＣＡＭブロックの出力
がＣＡＭエントリ全体の論理「ヒット」出力になるよう
なカスケード態様で論理的に接続された、図２の複数の
上位ＣＡＭブロックを備えたＣＡＭカスケードを示す図
である。

【図４】 図３のＣＡＭカスケードの最初、２番目、そ
れ以降のＣＡＭブロックとして使用するＣＡＭブロック
であって、ＣＡＭ検索比較が有効になった直後にＣＡＭ
ブロックの出力を有効にする一致線ゲート回路を備えた
第１のＣＡＭブロックの回路図である。

【図５】 図３のＣＡＭカスケードの少なくとも１つの
ＣＡＭブロックとして使用するＣＡＭブロックであっ
て、出力を遅延させる遅延要素を備えた一致線ゲート回
路を備えた第２のＣＡＭブロックの回路図である。

【図６】 図３のＣＡＭカスケードの少なくとも１つの
ＣＡＭブロックとして使用するＣＡＭブロックであっ
て、出力を遅延させる遅延要素を備えた、図５に示すＣ
ＡＭブロックと機能的に等価なＣＡＭブロックの回路図
である。

【図７】 図３または図８中の各ＣＡＭカスケードの少
なくとも１つのＣＡＭブロックとして使用するＣＡＭブ
ロックであって、外部クロック信号によって遅延させる
出力を備えた一致線ゲート回路を備えた第３のＣＡＭブ
ロックの回路図である。

【図８】 図７のＣＡＭブロックを複数個備え、外部ク
ロック信号線を共有する複数のＣＡＭカスケードを備え
たＣＡＭアレイの回路図である。

【図９】 図３または図８中の各ＣＡＭカスケードの少
なくとも１つのＣＡＭブロックとして使用するＣＡＭブ
ロックであって、ＣＡＭブロックの入力と外部クロック
信号によって出力とＣＡＭ比較機能を有効にする第４の
ＣＡＭブロックの回路図である。

【図１０】 図３中のＣＡＭカスケードの少なくとも１
つのＣＡＭブロックとして使用するＣＡＭブロックであ
って、一致線プリチャージ・トランジスタをＮＦＥＴに
した、図６に示すＣＡＭブロックの変形例の回路図であ
る。

【図１１】 図５と図６に示すＣＡＭブロックにおい
て、検索有効入力信号ＩＮとＯＥ線における出力有効信
号との間の典型的なタイミング関係（遅延）を示すタイ
ミング図である。

【図１２】 図７に示すゲート回路において、入力信号
ＩＮと出力有効（ＯＥ）ノードにおける外部クロック信
号ＣＫとの間の典型的なタイミング関係を示すタイミン
グ図である。

【図１３】 本発明の実施形態により構築したＣＡＭア
レイを備えた代表的なディジタル・システムを示す図で
ある。

【符号の説明】

１０１ ＣＡＭセル １０２ ＣＡＭセル １０４ ＲＡＭ記憶セル １１０ ＣＡＭサブエントリ ２０１ ＣＡＭブロック ２１０ 一致線ゲート回路 ２１１ 論理ゲート ＭＬ 一致線 ＳＥ 検索有効線 ＷＬ ワード線 ＳＬＴ 検索線 ＳＬＣ 検索線 ＢＬＴ ビット線 ＢＬＣ ビット線

───────────────────────────────────────────────────── フロントページの続き (72)発明者 タール・エス・ゴードン アメリカ合衆国 バーモント州 05403、 サウス バーリントン、ドーセット スト リート 345、ユニット １ (72)発明者 ラフル・ケイ・ナドカーニ アメリカ合衆国 バーモント州 05446、 コルチェスター、セイヤー ベイ ロード 69

Claims (34)

【特許請求の範囲】
1. 【請求項１】２値の第１のブロック入力および２値の第
   １のブロック出力と、 少なくとも１つのＣＡＭセルを備えた第１のサブエント
   リであって、該第１のサブエントリ中の各ＣＡＭセルが
   第１の一致線セグメントおよび第１の検索有効線セグメ
   ントに接続されている、第１のサブエントリと、 ２値の第１のゲート入力および２値の第１のゲート出力
   を備えた第１の組み合わせ論理ゲートであって、前記第
   １のゲート入力が前記第１の一致線セグメントであり、
   前記第１のゲート出力が前記第１のブロック出力であ
   る、第１の組み合わせ論理ゲートとを備えた第１のＣＡ
   Ｍブロックであって、 前記２値の第１のブロック入力に所定の２値の論理電位
   レベルが印加された場合にだけ、前記第１のサブエント
   リでＣＡＭ比較を実行し、 前記第１のサブエントリが「一致」サブエントリである
   場合に、前記第１のブロック出力が前記所定の２値論理
   電位レベルをアサートする第１のＣＡＭブロックを備え
   た内容アドレスメモリ（ＣＡＭ）装置。
2. 【請求項２】 さらに、 ２値の第２のブロック入力および２値の第２のブロック
   出力と、 少なくとも１つのＣＡＭセルを備えた第２のサブエント
   リであって、該第２のサブエントリ中の各ＣＡＭセルが
   第２の一致線セグメントおよび第２の検索有効線セグメ
   ントに接続されている、第２のサブエントリと、 ２値の第２のゲート入力および２値の第２のゲート出力
   を備えた第２の組み合わせ論理ゲートであって、前記第
   ２のゲート入力が前記第２の一致線セグメントであり、
   前記第２のゲート出力が前記第２のブロック出力であ
   る、第２の組み合わせ論理ゲートとを備えた第２のＣＡ
   Ｍブロックであって、 前記第１のブロック出力が前記第２のブロック入力であ
   る第２のＣＡＭブロックを備えた、請求項１に記載の装
   置。
3. 【請求項３】 さらに、 ２値の第３のブロック入力および２値の第３のブロック
   出力と、 少なくとも１つのＣＡＭセルを備えた第３のサブエント
   リであって、該第３のサブエントリ中の各ＣＡＭセルが
   第３の一致線セグメントおよび第３の検索有効線セグメ
   ントに接続されている、第３のサブエントリと、 ２値の第３のゲート入力および２値の第３のゲート出力
   を備えた第３の組み合わせ論理ゲートであって、前記第
   ３のゲート入力が前記第３の一致線セグメントであり、
   前記第３のゲート出力が前記第３のブロック出力であ
   る、第３の組み合わせ論理ゲートとを備えた第３のＣＡ
   Ｍブロックであって、 前記第２のブロック出力が前記第３のブロック入力であ
   る第３のＣＡＭブロックを備えた、請求項２に記載の装
   置。
4. 【請求項４】前記第１の組み合わせ論理ゲートが、さら
   に、２値の第１の出力有効入力を備え、 前記第２の組み合わせ論理ゲートが、さらに、２値の第
   ２の出力有効入力を備えている、請求項３に記載の装
   置。
5. 【請求項５】前記第１のブロック入力が前記第１の出力
   有効入力である、請求項４に記載の装置。
6. 【請求項６】前記第２のブロック入力が前記第２の出力
   有効入力である、請求項５に記載の装置。
7. 【請求項７】前記第１のＣＡＭブロックが、さらに、信
   号伝搬遅延間隔、第１の遅延入力、および、第１の遅延
   出力を備えた第１の遅延要素を備え、 前記第１の出力有効入力が前記第１の遅延出力である、
   請求項４に記載の装置。
8. 【請求項８】前記第１の遅延要素が非反転遅延要素であ
   り、 前記第１のブロック入力が前記第１の遅延入力である、
   請求項７に記載の装置。
9. 【請求項９】前記第２のブロック入力が前記第２の出力
   有効入力である、請求項８に記載の装置。
10. 【請求項１０】前記所定の２値の論理電位レベルが２値
    の“Ｈ”電位レベルであり、 前記第１の組み合わせ論理ゲートがＡＮＤゲートであ
    り、 前記第２の組み合わせ論理ゲートがＡＮＤゲートであ
    る、請求項４に記載の装置。
11. 【請求項１１】複数のＣＡＭエントリであって、各ＣＡ
    Ｍエントリは第１のサブエントリ、第２のサブエント
    リ、および、第３のサブエントリに分割されており、前
    記第１のサブエントリ、前記第２のサブエントリ、およ
    び、前記第３のサブエントリの各々が第１の一致線セグ
    メント、第２の一致線セグメント、および、第３の一致
    線セグメントを備えた、複数のＣＡＭエントリを備え、 前記第１の一致線セグメントが第１の組み合わせ論理ゲ
    ートを通じて前記第２の一致線セグメントに論理的に接
    続されており、 前記第２の一致線セグメントが第２の組み合わせ論理ゲ
    ートを通じて前記第３の一致線セグメントに論理的に接
    続されている内容アドレス・メモリ・アレイ。
12. 【請求項１２】前記第１の組み合わせ論理ゲートが、第
    １のゲート入力および第１のゲート出力を備えたＡＮＤ
    ゲートである、請求項１１に記載のアレイ。
13. 【請求項１３】前記第１のゲート入力が前記第１の一致
    線セグメントである、請求項１２に記載のアレイ。
14. 【請求項１４】前記第１のサブエントリ、前記第２のサ
    ブエントリ、および、前記第３のサブエントリの各々
    が、さらに、第１の検索有効線セグメント、第２の検索
    有効線セグメント、および、第３の検索有効線セグメン
    トをそれぞれ備え、各検索有効線セグメントが、前記第
    １の一致線セグメント、前記第２の一致線セグメント、
    および、前記第３の一致線セグメント上の電位が放電す
    るのを防止するように適合している、請求項１２に記載
    のアレイ。
15. 【請求項１５】前記第２の検索有効線セグメントが前記
    第１のゲート出力である、請求項１４に記載のアレイ。
16. 【請求項１６】前記第３のゲート入力が前記第３の一致
    線セグメントであり、前記第３の検索有効線セグメント
    が前記第２のゲート出力である、請求項１５に記載のア
    レイ。
17. 【請求項１７】少なくとも１つのＣＡＭブロックを備え
    たＣＡＭエントリを複数個備えたＣＡＭアレイに論理的
    に接続されたディジタル・プロセッサを備えたディジタ
    ル・システムであって、 各ＣＡＭブロックが、 ２値のブロック入力および２値のブロック出力と、 少なくとも１つのＣＡＭセルを備えたサブエントリであ
    って、該サブエントリ中の各ＣＡＭセルが一致線セグメ
    ントおよび検索有効線セグメントに接続されている、サ
    ブエントリと、 ２値のゲート入力および２値のゲート出力を備えた第１
    の組み合わせ論理ゲートであって、前記ゲート入力が前
    記一致線セグメントであり、前記ゲート出力が前記ブロ
    ック出力である、第１の組み合わせ論理ゲートとを備
    え、 前記ブロック入力に所定の２値の論理電位レベルが印加
    された場合にだけ、前記サブエントリでＣＡＭ比較を実
    行し、 前記サブエントリが「一致」サブエントリである場合
    に、前記ブロック出力が前記所定の２値論理電位レベル
    をアサートするディジタル・システム。
18. 【請求項１８】前記サブエントリが「一致」サブエント
    リである場合にだけ、前記ブロック出力が前記所定の２
    値の論理電位レベルをアサートする、請求項１７に記載
    のディジタル・システム。
19. 【請求項１９】ＣＡＭブロック中のデバイスを記述する
    とともに、ＣＡＭブロック中のデバイス間の相互接続を
    記述する電気規則を備えたＡＳＩＣライブラリ要素を備
    えたＡＳＩＣライブラリであって、 前記ＣＡＭブロックが、 ２値のブロック入力および２値のブロック出力と、 少なくとも１つのＣＡＭセルを備えたサブエントリであ
    って、前記サブエントリ中の各ＣＡＭセルが一致線セグ
    メントおよび検索有効線セグメントに接続されている、
    サブエントリと、 ２値のゲート入力および２値のゲート出力を備えた組み
    合わせ論理ゲートであって、前記ゲート入力が前記一致
    線セグメントであり、前記ゲート出力が前記ブロック出
    力である、組み合わせ論理ゲートとを備えている、ＡＳ
    ＩＣライブラリ。
20. 【請求項２０】第１のＣＡＭセルおよび第２のＣＡＭセ
    ルを備えたＣＡＭエントリでＣＡＭ比較を実行する方法
    であって、 ２値の第１のブロック入力、２値の第１のブロック出
    力、ならびに、前記第１のブロック入力および前記第１
    のブロック出力に論理的に接続された第１のＣＡＭセル
    を備えた第１のＣＡＭブロックを準備するステップと、 前記２値の第１のブロック入力に所定の２値の論理電位
    レベルが印加された場合にだけ、前記第１のＣＡＭセル
    でＣＡＭ比較を実行するステップと、 前記２値の第１のブロック入力に前記所定の２値の論理
    電位レベルが印加された場合にだけ、前記第１のブロッ
    ク出力において前記所定の２値の論理電位レベルをアサ
    ートするステップと、 ２値の第２のブロック入力、２値の第２のブロック出
    力、および、第２のＣＡＭセルを備えた第２のＣＡＭブ
    ロックであって、前記第２のＣＡＭセルが前記第２のブ
    ロック入力と前記第２のブロック出力との間に論理的に
    接続されており、前記第２のブロック入力が前記第１の
    ブロック出力である、第２のＣＡＭブロックを準備する
    ステップと、 前記第１のブロック出力に前記所定の２値の論理電位レ
    ベルが印加された場合にだけ、前記第２のＣＡＭセルで
    ＣＡＭ比較を実行するステップとを備えた方法。
21. 【請求項２１】 さらに、 前記第１のＣＡＭセルが第１の被比較ビットと一致する
    ビットを格納し、前記第２のＣＡＭセルが第２の被比較
    ビットと一致するビットを格納している場合にだけ、前
    記第２のブロック出力において前記所定の２値の論理電
    位レベルをアサートするステップを備えた、請求項２０
    に記載の方法。
22. 【請求項２２】 さらに、 前記第１のＣＡＭセルでＣＡＭ比較を実行した場合にだ
    け、前記第１のブロック出力において前記所定の２値の
    論理電位レベルをアサートするステップを備えた、請求
    項２０に記載の方法。
23. 【請求項２３】 さらに、 前記第１のＣＡＭセルでのＣＡＭ比較が完了した後にだ
    け、前記第１のブロック出力において前記所定の２値の
    論理電位レベルをアサートするステップを備えた、請求
    項２１に記載の方法。
24. 【請求項２４】 さらに、 前記第１のＣＡＭセルが、比較すべき被比較ビットと一
    致するビットを格納している場合にだけ、前記第１のブ
    ロック出力において前記所定の２値の論理電位レベルを
    アサートするステップを備えた、請求項２２に記載の方
    法。
25. 【請求項２５】前記ＣＡＭブロックが、さらに、前記第
    １のＣＡＭセルを含む第１の複数のＣＡＭセルを備えた
    第１のサブエントリを備え、 前記第１のサブエントリが「一致」サブエントリである
    場合にだけ、前記第１のブロック出力が前記所定の２値
    の論理電位レベルをアサートする、請求項２４に記載の
    方法。
26. 【請求項２６】前記所定の２値の論理電位レベルがディ
    ジタル論理“Ｈ”電位レベルである、請求項２５に記載
    の方法。
27. 【請求項２７】前記第１のＣＡＭブロックを準備するス
    テップが、さらに、前記第１の複数のＣＡＭセルの各Ｃ
    ＡＭセルを第１の一致線セグメントに接続するステップ
    を備え、 前記第１の一致線セグメントが第１の組み合わせ論理ゲ
    ートの論理入力であり、前記第１の組み合わせ論理ゲー
    トが２値の第１のゲート出力を備えており、前記第１の
    ゲート出力が前記２値の第１のブロック出力を駆動す
    る、請求項２５に記載の方法。
28. 【請求項２８】前記第１の組み合わせ論理ゲートが論理
    ＡＮＤゲートである、請求項２７に記載の方法。
29. 【請求項２９】前記２値の第１のブロック入力が前記第
    １の組み合わせ論理ゲートの別の論理入力に論理的に接
    続されている、請求項２７に記載の方法。
30. 【請求項３０】ＣＡＭエントリでＣＡＭ比較を実行する
    方法であって、 前記ＣＡＭエントリを、少なくとも１つのＣＡＭセルを
    備えた第１のサブエントリと、少なくとも１つのＣＡＭ
    セルを備えた第２のサブエントリとに分割するステップ
    と、 ２値の第１のブロック入力、２値の第１のブロック出
    力、および、前記第１のサブエントリを備えた第１のＣ
    ＡＭブロックを準備するステップと、 前記２値の第１のブロック入力に所定の２値の論理電位
    レベルが印加された場合にだけ、前記第１のサブエント
    リでＣＡＭ比較を実行するステップと、 前記第１のサブエントリでの前記ＣＡＭ比較によって
    「一致」サブエントリを検出した場合、前記第１のブロ
    ック出力において前記所定の２値の論理電位レベルをア
    サートするステップと、 ２値の第２のブロック入力および２値の第２のブロック
    出力を備えた第２のＣＡＭブロックであって、前記第１
    のブロック出力が前記第２のブロック入力であり、前記
    第２のＣＡＭブロックが前記第２のサブエントリを備え
    ている、第２のＣＡＭブロックを準備するステップと、 前記２値の第２のブロック入力に前記所定の２値の論理
    電位レベルが印加された場合にだけ、前記第２のサブエ
    ントリでＣＡＭ比較を実行するステップと、 前記第２のサブエントリでの前記ＣＡＭ比較によって
    「一致」サブエントリを検出した場合、前記第２のブロ
    ック出力において前記所定の２値の論理電位レベルをア
    サートするステップとを備えた方法。
31. 【請求項３１】 さらに、 前記第１のサブエントリでの前記ＣＡＭ比較によって
    「一致」サブエントリを検出した場合にだけ、前記第１
    のブロック出力において前記所定の２値の論理電位レベ
    ルをアサートするステップを備えた、請求項３０に記載
    の方法。
32. 【請求項３２】前記第１のサブエントリでの前記ＣＡＭ
    比較によって「一致」サブエントリを検出した場合にだ
    け、前記第１のブロック出力において前記所定の２値の
    論理電位レベルをアサートする前記ステップが、 前記第１のブロック入力と前記第１のブロック出力との
    間に遅延を準備するステップを備えている、請求項３１
    に記載の方法。
33. 【請求項３３】 さらに、 前記第２のサブエントリでの前記ＣＡＭ比較によって
    「一致」サブエントリを検出した場合にだけ、前記第２
    のブロック出力において前記所定の２値の論理電位レベ
    ルをアサートするステップを備えた、請求項３２に記載
    の方法。
34. 【請求項３４】前記第２のサブエントリでの前記ＣＡＭ
    比較によって「一致」サブエントリを検出した場合にだ
    け、前記第２のブロック出力において前記所定の２値の
    論理電位レベルをアサートする前記ステップが、 前記第２のブロック入力と前記第２のブロック出力との
    間に遅延を準備するステップを備えている、請求項３３
    に記載の方法。