JPH09120687A - データ処理システムのための内容アドレス可能メモリ - Google Patents

データ処理システムのための内容アドレス可能メモリ

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JPH09120687A
JPH09120687A JP8238868A JP23886896A JPH09120687A JP H09120687 A JPH09120687 A JP H09120687A JP 8238868 A JP8238868 A JP 8238868A JP 23886896 A JP23886896 A JP 23886896A JP H09120687 A JPH09120687 A JP H09120687A
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memory
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JP8238868A
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George M Braceras
ジョージ・マリア・ブラセラス
Donald A Evans
ドナルド・アルバート・エヴァンス
Reid A Wistort
レイド・アレン・ウィストート
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  • Memory System Of A Hierarchy Structure (AREA)

Abstract

(57)【要約】 【課題】 ストローブの必要をなくしＣＡＭの全体的パ
フォーマンスを改善する、完全連想式ＣＡＭを提供す
る。 【解決手段】 本発明によるＣＡＭは、ＣＡＭのエント
リのただ１つが、印加されるアドレスに一致するという
事実を利用する。ＣＡＭのエントリが印加されたアドレ
スに一致した場合、そのアドレスは他のＣＡＭエントリ
とは一致しなかったと想定される。したがって、メモリ
・アレイ内のあるエントリにアクセスする場合、メモリ
内で前記の一致エントリに対応していないＣＡＭエント
リの一致線は、それぞれ事前充電された状態のままであ
ると判断することができる。このような他の状態情報を
用いることによって、ストローブを使用せずに適切なメ
モリ・ビットを選択することができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、高速メモリを使用
してデータのルックアップを行うデータ処理システムに
関する。より詳細には、本発明は、そのようなシステム
における完全連想式内容アドレス可能メモリに関する。
【０００２】
【従来の技術】アドレスや位置ではなく内容によってア
クセスされるメモリ装置は、連想メモリまたは内容アド
レス可能メモリ（ＣＡＭ）と呼ばれる。任意のワードを
任意の記憶位置に保持することができるとき、そのメモ
リは完全連想式である。
【０００３】ワードをＣＡＭから読み取るとき、そのワ
ードの内容またはワードの一部が指定される。メモリは
指定された内容と一致するワードを探し出し、読取りの
ためにそれをマークする。
【０００４】図１は従来のＣＡＭを実施するのに必要な
論理的構成要素の概要を示すブロック図である。この図
には、アドレス・レジスタ１１０、キー・レジスタ１１
２、比較アレイ１１４、メモリ・アレイ１１６が示され
ている。このようなＣＡＭは従来技術において公知であ
る。
【０００５】図２及び図３は、図１のブロック１１４の
回路と同様の、従来技術による比較アレイを実施した回
路を示す。図２は図３に続く。この図には、線２１０を
メンバーとする１組のアドレス線（ＡＤＤＲ）と、エン
トリ２１２など同一エントリの列が示されている。エン
トリ２１２は、一致線０とワード線０を含む。
【０００６】エントリ２１２はまた、１行のＸＯＲゲー
ト及び対応するＮＦＥＴをも含む。各ＸＯＲゲートはア
ドレス線及びメモリ要素からの入力を受信する。メモリ
要素の内容は、図示されていない回路を使用して設定さ
れる。各ＸＯＲゲートの出力は、そのドレインが一致線
に接続されているＮＦＥＴを駆動する。各一致線は、Ｐ
ＦＥＴにより高状態に事前充電（プリチャージ）されて
いる。また、各一致線はストローブとＡＮＤされて、ワ
ード線上に出力を生成する。
【０００７】例えば、ＸＯＲゲート２１４はアドレス線
２１０及びメモリ要素２１６からの入力を受信する。ゲ
ート２１４はＮＦＥＴ２１８を駆動する。ＮＦＥＴ２１
８のドレインは、一致線０に接続される。一致線０は図
３のＰＦＥＴ２２０により高に事前充電される。一致線
０とストローブ線２２２は、ＡＮＤゲート２２４に入力
される。ＡＮＤゲート２２４の出力はワード線０であ
る。
【０００８】使用に際しては、アドレス・レジスタ１１
０の内容はキー・レジスタ１１２によってマスクされ、
その結果得られるビットがアドレス線に印加される。各
一致線は高に事前充電されている。各ＸＯＲゲートはそ
のアドレス線上の信号をメモリ要素の信号と比較し、そ
の出力でＮＦＥＴを駆動する。ＸＯＲゲートの出力が高
のときは、ＮＦＥＴは一致線を低に駆動する。次いでス
トローブ２２２はＣＡＭ内の各エントリの一致線をサン
プリングし、その結果がメモリ・アレイ１１６に送られ
る。
【０００９】図４及び図５は、メモリ・アレイ１１６の
典型的なメモリ・アレイ・ビット・スライスを示し、従
来技術を理解するのに必要な要素を示している。図４は
図５に続く。図４に示されるように、メモリ要素エント
リ０はＮＦＥＴ３１０を駆動し、メモリ要素０の反転が
ＮＦＥＴ３１２を駆動する。ＮＦＥＴ３１０と３１２の
ドレインは、それぞれＮＦＥＴ３１４と３１６のソース
に接続されている。ＮＦＥＴ３１４と３１６はワード線
０によって駆動される。ＮＦＥＴ３１４と３１６のドレ
インは、それぞれビット線３１８と３２０に接続されて
いる。ビット線３１８と３２０は、図５のＰＦＥＴ３２
２と３２４により高に事前充電されている。事前充電さ
れたビット線は次いで反転され、アレイ・ビット・スラ
イスの真出力及び補出力となる。
【００１０】実際、高のワード線はその関連するＮＦＥ
Ｔを駆動し、それによって真ビット線がメモリ要素の反
転となり、また補ビット線がメモリ要素の状態となる。
次いで各ビット線が反転され、それによって出力線がメ
モリ要素の状態を反映するようになる。
【００１１】ＣＡＭの主要な利点はスピードである。Ｃ
ＡＭはデータの関連付けによる並列探索を行うのに非常
に適している。さらに、キー・レジスタ１１２を使用す
ることにより、ワード全体またはワード内の特定フィー
ルドの探索が可能となる。しかしながら、ＣＡＭは、各
エントリが突合せのための論理回路及び記憶能力を必要
とするため、一般にランダム・アクセス・メモリより高
価である。このため、ＣＡＭはＣＰＵに関連するメモリ
管理装置におけるような、探索時間が非常にクリティカ
ルで短時間でなければならないようなアプリケーション
に使用される。
【００１２】従来技術のＣＡＭにおいては、ストローブ
は最も遅い一致線の後に起こるようにタイミングを設定
しなくてはならず、そうしないとワード線が正しくない
状態に置かれる恐れがあった。しかし、一致線とストロ
ーブの間の大きな時間マージン分だけＣＡＭのパフォー
マンスが低下していた。したがって、ストローブ線のタ
イミングはＣＡＭのパフォーマンスにとってクリティカ
ルであった。一致線とストローブの間のこうした競争状
態は、ＣＡＭの設計にエラーが生じる大きな危険を増大
させていた。
【００１３】したがって、本技術分野ではストローブと
一致線の間の競争状態を解消するＣＡＭを実施する方法
及びシステムが必要とされている。
【００１４】
【発明が解決しようとする課題】本発明の目的は、より
効率的なデータ処理システムを提供することである。
【００１５】本発明の他の目的は、従来技術による内容
アドレス可能メモリに見られるストローブ、及びそれに
付随するストローブと一致線の間の競争状態を解消す
る、完全連想式内容アドレス可能メモリを実施するシス
テムを提供することである。
【００１６】
【課題を解決するための手段】本発明の前記その他の目
的は、ストローブの必要をなくしＣＡＭの全体的パフォ
ーマンスを改善する完全連想式ＣＡＭを実施するシステ
ムによって達成される。本発明のＣＡＭは、一致するも
のがある場合、ＣＡＭの１つのエントリだけが印加され
たアドレスに一致するという事実を利用する。あるＣＡ
Ｍエントリが、印加されたアドレスに一致した場合、そ
のアドレスは他のＣＡＭエントリには一致しなかったと
想定できる。したがって、メモリ・アレイ内のあるエン
トリにアクセスするためには、メモリ内のこの特定の一
致エントリに対応していないＣＡＭエントリの一致線
は、それぞれ事前充電状態のままであると判断できる。
このような他の状態情報を用いることにより、ストロー
ブを使用せずに適切なメモリ・ビットを選択することが
できる。
【００１７】以下の詳細な説明がより良く理解できるよ
うに、本発明の特徴及び技術的利点の概要を大まかに述
べた。本発明の特許請求の範囲の主題をなす、発明の追
加の特徴及び利点については以下で述べる。ここに開示
する概念及び特定の実施形態は、本発明と同じ目的を実
行するため修正を加えたり、他の構造を設計するための
基礎として容易に使用できることが当業者には理解され
よう。そのような同等な構成が特許請求の範囲で定める
本発明の趣旨及び範囲から逸脱するものでないことが、
当業者には認識されよう。
【００１８】
【発明の実施の形態】本発明を実施するための代表的な
ハードウェア環境を図６に示す。図６は、PowerＰＣマ
イクロプロセッサなどの、少なくとも１つの中央演算処
理装置（ＣＰＵ）４１０と、システム・バス４１２を介
して相互接続される他のいくつかの装置を有する本発明
によるワークステーションの、代表的なハードウェア構
成を示す。図６に示したワークステーションは、読取り
専用メモリ（ＲＯＭ）４１４と、ランダム・アクセス・
メモリ（ＲＡＭ）４１６と、ディスク装置４２０やテー
プ・ドライブ４４０などの周辺装置をバス４１２に接続
するための入出力（Ｉ／Ｏ）アダプタ４１８と、キーボ
ード４２４、マウス４２６、スピーカ４２８、マイクロ
フォン４３２、及び／あるいはタッチ・スクリーン装置
（図示せず）などその他のユーザのインターフェース装
置をバス４１２に接続するためのユーザ・インターフェ
ース・アダプタ４２２と、このワークステーションをデ
ータ処理ネットワークに接続するための通信アダプタ４
３４と、バス４１２を表示装置４３８に接続するための
表示アダプタ４３６を含む。
【００１９】ＣＰＵ４１０内には、本発明を実施した少
なくとも１つの内容アドレス可能メモリ（ＣＡＭ）４４
０がある。ＣＡＭ４４０は、比較アレイ及びメモリ・ア
レイを有する点で図１に示したＣＡＭと同じである。Ｃ
ＡＭ４４０は完全連想式である。ＣＰＵ４１０は、高速
のデータ・ルックアップを必要とするあらゆる目的のた
めにＣＡＭ４４０を使用することができる。例えば、ブ
ロック・アドレス変換装置として典型的に用いられる。
【００２０】図７にＣＡＭ４４０の概要を示す。図７は
４つのエントリ０〜３を有する比較アレイ５１０、比較
アレイ５１０のエントリに対応する４つのＲＡＭエント
リ０〜３を有するメモリ・アレイ５１２、及びＲＡＭエ
ントリからの選択に使用されるＭＵＸ５１４を含む。メ
モリ・アレイ５１２はＲＡＭ４１６内にあってもよい
し、ＣＡＭ４４０内の別のメモリ空間にあってもよい。
【００２１】複数のアドレス線５１６が、アドレスを比
較アレイ５１０に印加するために使用される。比較アレ
イ５１０の各エントリは対応するミス線を有し、そのエ
ントリがアドレスと一致しない場合にそのミス線がアサ
ートされる。エントリ０のミス線はＲＡＭエントリ１に
接続され、エントリ１のミス線はＲＡＭエントリ０に接
続される。さらに、エントリ０と１のミス線は共にＡＮ
Ｄされ、その結果生じる出力はＭＵＸ５１４に送られ
る。エントリ２と３も同様に構成されている。
【００２２】図７のブロック図にしたがってＣＡＭ４４
０を実施する論理回路が図８〜図１１に示されている。
図８及び図９は比較アレイの好ましい実施形態を示し、
図１０及び図１１はメモリ・アレイ・ビット・スライス
の好ましい実施形態を示す。これらの回路が一緒になっ
て、本発明のＣＡＭを実施する。なお、図８は１点鎖線
で図９に続き、図１０は１点鎖線で図１１に続く。
【００２３】なお、図８〜図１１に示す回路は例示的な
ものにすぎない。図８及び図９に示すものと同様の本発
明による比較アレイは、アドレス線及びエントリをいく
つ有していてもよい。同様に、メモリ・アレイも図１０
及び図１１に示すものと同じように、ビット・スライス
をいくつ有していてもよい。さらに、各ビット・スライ
スは、比較アレイ中の各エントリがビット・スライス内
に対応するエントリを有する限り、エントリをいくつ有
していてもよい。アドレス線、エントリ、及びビット・
スライスの数は、データ処理システムで使用される特定
のアドレス・フォーマットとワード・サイズによって決
まる。
【００２４】図８及び図９はメモリ・アレイにアクセス
するために用いられる回路を示す。この回路は、アドレ
スがＣＡＭ内のエントリに一致するかどうかを判断す
る。図８及び図９の回路は、アドレスのビットを供給す
るための４つのアドレス線６１０−６１６を有する。さ
らに、この回路はＣＡＭアドレスを保持するための４つ
のエントリ（エントリ０〜３）を有する。エントリ０な
どの各エントリは、４つのＸＯＲゲート６２６、６３
０、６３４、６３８を有し、各ＸＯＲゲートは対応する
ＮＦＥＴ６２８、６３２、６３６、６４０のゲートを駆
動する。各ＸＯＲゲート６２６、６３０、６３４、６３
８は、関連するメモリ要素６４２〜６４８及び対応する
アドレス線６１０〜６１６からの入力を受け取る。メモ
リ要素の設計、ロード、読取りは当業界で公知であり、
ここで論じる必要はない。あるエントリの各ＮＦＥＴの
ドレインは、そのエントリ用の一致線に接続される。例
えば、エントリ０のＮＦＥＴ６２８、６３２、６３６、
６４０のドレインは、一致線０に接続される。
【００２５】ＰＦＥＴ６５０〜６５６は、各一致線をＶ
DDに事前充電する（以下「高」または「１」と称す
る）。また、各一致線はその出力で反転され、ミス信号
０〜３を生ずる。さらに、ミス０はミス１とＡＮＤされ
てミス信号０１を生じ、ミス２はミス３とＡＮＤされて
ミス信号２３を生ずる。
【００２６】使用に際しては、引数がアドレス線６１０
〜６１６に印加される。あるアドレス線上の信号がメモ
リ要素に一致しない場合、その素子の一致線は低に駆動
される。例えば、アドレス線６１０が１でありメモリ要
素６４２が０である場合、ＸＯＲゲート６２６は高信号
をＮＦＥＴ６２８のゲートに送る。次いでＮＦＥＴ６２
８は一致線０を低に駆動する。一致線０は反転され、し
たがって、ミス０線は高である。
【００２７】引数があるエントリのすべてのメモリ要素
に一致する場合、そのエントリの一致線は高状態に事前
充電されたままとなる。その一致線が反転され、したが
ってそのエントリのミス線は低になる。
【００２８】図１０及び図１１は、図９のミス信号を用
いた本発明のメモリ・アレイ・ビット・スライスを示
す。ミス信号０〜３、ミス０１、及びミス２３がビット
・スライスに入力される。ビット・スライス中の回路
が、これらの入力信号を用いて、そのビット・スライス
中の印加されたアドレスに一致するビットの状態を反映
する真出力及び補出力を生ずる。
【００２９】図１０及び図１１のビット・スライスは、
ＣＡＭ４４０内の各エントリごとに１つずつ、合計４つ
のメモリ要素を有する。各素子の真信号及び補信号は別
々のＮＦＥＴのゲートに接続される。各ＮＦＥＴのドレ
インは、ミス信号によって駆動される他のＮＦＥＴのソ
ースに接続される。後者のＮＦＥＴのドレインは、ＰＦ
ＥＴにより高に事前充電された線に接続され、ミス０１
及びミス２３信号を使用してビット・スライスからの適
切な出力を選択するマルチプレクサ（ＭＵＸ）と接続す
る。
【００３０】例えば、メモリ要素７０８はＮＦＥＴ７１
０のゲートを駆動する。ＮＦＥＴ７１０のドレインは、
ＮＦＥＴ７１２のソースに接続される。ミス１線はＮＦ
ＥＴ７１２のゲートを駆動する。ＮＦＥＴ７１２のドレ
インは、ＰＦＥＴ７１４により高に事前充電されている
線に接続され、インバータ７１６によって反転されてか
らＮＦＥＴ７１８のゲートに接続される。ＮＦＥＴ７１
８のソースはＮＦＥＴ７２０のドレインに接続される。
ＮＦＥＴ７２０はミス２３により駆動される。ＮＦＥＴ
７１８のドレインはＰＦＥＴ７２２により高に事前充電
され、インバータ７２４により反転されてビット・スラ
イスの真出力になる。
【００３１】図１０のエントリ０が、ＣＡＭ４４０に供
給される引数に一致すると仮定する。したがって、ミス
０とミス０１は低であり、ミス１〜３とミス２３は高で
ある。またメモリ要素７０８が「１」の値を有すると仮
定する。
【００３２】したがって、ＮＦＥＴ７１２は、インバー
タ７１６に接続された線を低に駆動する。その結果、Ｎ
ＦＥＴ７１８は高に駆動されることになる。ミス２３は
１であり、そのためＮＦＥＴ７２０がＮＦＥＴ７１８の
ソースを低に駆動する。ＮＦＥＴ７１８のドレインから
の信号は反転され、その出力は、メモリ要素７０８の適
切な真の値である１となる。図１０及び図１１の回路
が、可能な入力のあらゆる組合せに応じて正しい真出力
及び補出力を提供することを、当業者は即座に了解する
であろう。
【００３３】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００３４】（１）複数のＣＡＭエントリを有する比較
アレイと、それぞれある値を有するメモリ要素を有する
複数のＲＡＭエントリを有するメモリ・アレイとを備え
る内容アドレス可能メモリであって、前記比較アレイ
が、アドレスを受信するアドレス受信手段と、前記アド
レスをＣＡＭエントリと比較して前記アドレスがＣＡＭ
エントリと一致するかどうかを決定する比較手段と、各
ＣＡＭエントリごとにそれがアドレスと一致しているか
どうかを示すミス出力信号を発生し、かつ前記ミス出力
信号の論理的組合せを表す組合せ出力信号を発生するた
めの第１の出力手段とを備え、前記メモリ・アレイが、
前記比較アレイから前記ミス出力信号及び前記組合せ出
力信号を受信するための出力受信手段と、前記ミス出力
信号及び前記組合せ出力信号からＲＡＭエントリを選択
するための選択手段と、選択されたＲＡＭエントリのメ
モリ要素の値を示すＲＡＭ出力信号をメモリ・アレイか
ら発生するための第２の出力手段とを備える、内容アド
レス可能メモリ。 （２）前記ＲＡＭ出力信号が、選択されたＲＡＭエント
リの値の真数及び補数を示すことを特徴とする、上記
（１）に記載の内容アドレス可能メモリ。 （３）前記アドレス受信手段が複数のアドレス線を含む
ことを特徴とする、上記（１）に記載の内容アドレス可
能メモリ。 （４）前記比較手段が、ＣＡＭエントリに関連する複数
のＣＡＭメモリ要素と、ＣＡＭエントリに関連し、それ
ぞれがＣＡＭメモリ要素及びアドレス受信手段からの入
力を受信する複数のＸＯＲゲートと、ドレインを有し、
それぞれがＸＯＲゲートによって駆動される複数のＮＦ
ＥＴと、高低の状態を有し、ＣＡＭエントリに関連し、
各ＮＦＥＴのドレインがそれに接続される、一致線とを
備えることを特徴とする、上記（１）に記載の内容アド
レス可能メモリ。 （５）前記一致線が高に事前充電されており、ＸＯＲゲ
ートにより受信されたＣＡＭメモリ要素からの入力がア
ドレス受信手段からの入力と一致しない場合に、ＮＦＥ
Ｔによって低に駆動されることを特徴とする、上記
（４）に記載の内容アドレス可能メモリ。 （６）前記第１の出力手段が、それぞれがＣＡＭエント
リに関連し、ある状態を有する複数の一致線と、それぞ
れが一致線の状態を反転し、それによってミス信号を生
成する複数のインバータと、それぞれが複数のミス信号
の状態を比較して組合せ信号を出力する複数の論理ゲー
トとを備えることを特徴とする、上記（１）に記載の内
容アドレス可能メモリ。 （７）前記論理ゲートがＡＮＤゲートであることを特徴
とする、上記（６）に記載の内容アドレス可能メモリ。 （８）前記出力受信手段が、前記第１の出力手段から受
信された複数のミス線を備えることを特徴とする、上記
（１）に記載の内容アドレス可能メモリ。 （９）前記選択手段が、ソースとドレインを有し、それ
ぞれがＲＡＭエントリに関連しかつＲＡＭエントリの値
によって駆動される複数の第１のＮＦＥＴと、ソースと
ドレインを有し、それぞれのソースが第１のＮＦＥＴの
ドレインに接続されかつそれぞれが比較アレイから受信
したミス出力信号によって駆動される複数の第２のＮＦ
ＥＴと、第２のＮＦＥＴのドレイン及び組合せ出力信号
に接続された出力選択手段とからなり、前記出力選択手
段が、組合せ出力信号を用いてアドレスと一致するエン
トリの値を選択することを特徴とする、上記（１）に記
載の内容アドレス可能メモリ。 （１０）前記出力選択手段がマルチプレクサであること
を特徴とする、上記（９）に記載の内容アドレス可能メ
モリ。 （１１）メモリ・アドレス要求を内容アドレス可能メモ
リに送る処理装置と、複数のＣＡＭエントリを有する比
較アレイと、それぞれある値を有するメモリ要素を有す
る複数のＲＡＭエントリを有するメモリ・アレイとを備
える、内容アドレス可能メモリからデータを検索するた
めのデータ処理システムであって、前記比較アレイが、
アドレス受信用のアドレス受信手段と、前記アドレスを
ＣＡＭエントリと比較して両者が一致するかどうかを決
定するための比較手段と、各ＣＡＭエントリごとにそれ
がアドレスと一致するかどうかを示す出力信号を発生
し、かつ前記ミス出力信号の論理的組合せを表す組合せ
出力信号を発生するための第１の出力手段とを備え、前
記メモリ・アレイが、比較アレイから前記ミス出力信号
及び前記組合せ出力信号を受信するための出力受信手段
と、ミス出力信号及び組合せ出力信号からＲＡＭエント
リを選択するための選択手段と、選択されたＲＡＭエン
トリのメモリ要素の値を示すＲＡＭ出力信号をメモリ・
アレイから発生し、該ＲＡＭ出力信号を処理装置に送る
ための第２の出力手段とを備える、データ処理システ
ム。 （１２）前記ＲＡＭ出力信号が、選択されたＲＡＭエン
トリの値の真数及び補数を示すことを特徴とする、上記
（１１）に記載のデータ処理システム。 （１３）前記アドレス受信手段が複数のアドレス線を備
えることを特徴とする、上記（１１）に記載のデータ処
理システム。 （１４）前記比較手段が、ＣＡＭエントリに関連する複
数のＣＡＭメモリ要素と、ＣＡＭエントリに関連し、そ
れぞれがＣＡＭメモリ要素及びアドレス受信手段からの
入力を受信する複数のＸＯＲゲートと、ドレインを有
し、それぞれがＸＯＲゲートにより駆動される複数のＮ
ＦＥＴと、高低の状態を有し、ＣＡＭエントリに関連
し、各ＮＦＥＴのドレインがそれに接続される一致線と
を備えることを特徴とする、上記（１１）に記載のデー
タ処理システム。 （１５）前記一致線が高に事前充電されており、ＸＯＲ
ゲートによって受信されたＣＡＭメモリ要素からの入力
がアドレス受信手段からの入力と一致しない場合に、Ｎ
ＦＥＴにより低に駆動されることを特徴とする、上記
（１４）に記載のデータ処理システム。 （１６）前記第１の出力手段が、それぞれがＣＡＭエン
トリに関連し、ある状態を有する複数の一致線と、それ
ぞれが一致線の状態を反転し、それによってミス信号を
生成する複数のインバータと、それぞれが複数のミス信
号の状態を比較して組合せ信号を出力する複数の論理ゲ
ートとを備えることを特徴とする、上記（１１）に記載
のデータ処理システム。 （１７）前記論理ゲートがＡＮＤゲートであることを特
徴とする、上記（１６）に記載のデータ処理システム。 （１８）前記出力受信手段が、第１の出力手段から受信
した複数のミス線を備えることを特徴とする、上記（１
１）に記載のデータ処理システム。 （１９）前記選択手段が、ソースとドレインを有し、そ
れぞれがＲＡＭエントリに関連しかつＲＡＭエントリの
値によって駆動される複数の第１のＮＦＥＴと、ソース
とドレインを有し、それぞれのソースが第１のＮＦＥＴ
のドレインに接続されかつそれぞれが比較アレイから受
信したミス出力信号によって駆動される複数の第２のＮ
ＦＥＴと、第２のＮＦＥＴのドレインと組合せ出力信号
とに接続された出力選択手段とからなり、前記出力選択
手段が組合せ出力信号を用いて前記アドレスと一致する
エントリの値を選択することを特徴とする、上記（１
１）に記載のデータ処理システム。 （２０）前記出力選択手段がマルチプレクサであること
を特徴とする、上記（１９）に記載のデータ処理システ
ム。
【図面の簡単な説明】
【図１】従来の内容アドレス可能メモリ（ＣＡＭ）を示
す図である。
【図２】従来のＣＡＭの比較アレイの一部を示す図であ
る。
【図３】従来のＣＡＭの比較アレイの残りの部分を示す
図である。
【図４】従来のＣＡＭのメモリ・アレイ・ビット・スラ
イスの一部を示す図である。
【図５】従来のＣＡＭのメモリ・アレイ・ビット・スラ
イスの残りの部分を示す図である。
【図６】本発明を実施したデータ処理システムを示す図
である。
【図７】本発明のＣＡＭを示す図である。
【図８】本発明の比較アレイの一部を示す図である。
【図９】本発明の比較アレイの残りの部分を示す図であ
る。
【図１０】本発明のメモリ・アレイ・ビット・スライス
の一部を示す図である。
【図１１】本発明のメモリ・アレイ・ビット・スライス
の残りの部分を示す図である。
【符号の説明】
４１０ 中央演算処理装置（ＣＰＵ） ４１２ システム・バス ４１４ 読取り専用メモリ（ＲＯＭ） ４１６ ランダム・アクセス・メモリ（ＲＡＭ） ４１８ 入出力（Ｉ／Ｏ）アダプタ ４２０ ディスク装置 ４２２ ユーザ・インターフェース・アダプタ ４２４ キーボード ４２６ マウス ４２８ スピーカ ４３２ マイクロフォン ４３４ 通信アダプタ ４３８ 表示装置 ４４０ アドレス可能メモリ（ＣＡＭ） ５１０ 比較アレイ ５１２ メモリ・アレイ ５１４ ＭＵＸ ５１６ アドレス線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ドナルド・アルバート・エヴァンス アメリカ合衆国05495 バーモント州ウィ リストンシーダー・レーン 218 (72)発明者 レイド・アレン・ウィストート アメリカ合衆国05494 バーモント州ウェ ストフォード ミルトン＝ウェストフォー ド・ロード 448

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】複数のＣＡＭエントリを有する比較アレイ
    と、それぞれある値を有するメモリ要素を有する複数の
    ＲＡＭエントリを有するメモリ・アレイとを備える内容
    アドレス可能メモリであって、 前記比較アレイが、 アドレスを受信するアドレス受信手段と、 前記アドレスをＣＡＭエントリと比較して前記アドレス
    がＣＡＭエントリと一致するかどうかを決定する比較手
    段と、 各ＣＡＭエントリごとにそれがアドレスと一致している
    かどうかを示すミス出力信号を発生し、かつ前記ミス出
    力信号の論理的組合せを表す組合せ出力信号を発生する
    ための第１の出力手段とを備え、 前記メモリ・アレイが、 前記比較アレイから前記ミス出力信号及び前記組合せ出
    力信号を受信するための出力受信手段と、 前記ミス出力信号及び前記組合せ出力信号からＲＡＭエ
    ントリを選択するための選択手段と、 選択されたＲＡＭエントリのメモリ要素の値を示すＲＡ
    Ｍ出力信号をメモリ・アレイから発生するための第２の
    出力手段とを備える、 内容アドレス可能メモリ。
  2. 【請求項２】前記ＲＡＭ出力信号が、選択されたＲＡＭ
    エントリの値の真数及び補数を示すことを特徴とする、
    請求項１に記載の内容アドレス可能メモリ。
  3. 【請求項３】前記アドレス受信手段が複数のアドレス線
    を含むことを特徴とする、請求項１に記載の内容アドレ
    ス可能メモリ。
  4. 【請求項４】前記比較手段が、 ＣＡＭエントリに関連する複数のＣＡＭメモリ要素と、 ＣＡＭエントリに関連し、それぞれがＣＡＭメモリ要素
    及びアドレス受信手段からの入力を受信する複数のＸＯ
    Ｒゲートと、 ドレインを有し、それぞれがＸＯＲゲートによって駆動
    される複数のＮＦＥＴと、 高低の状態を有し、ＣＡＭエントリに関連し、各ＮＦＥ
    Ｔのドレインがそれに接続される、一致線とを備えるこ
    とを特徴とする、請求項１に記載の内容アドレス可能メ
    モリ。
  5. 【請求項５】前記一致線が高に事前充電されており、Ｘ
    ＯＲゲートにより受信されたＣＡＭメモリ要素からの入
    力がアドレス受信手段からの入力と一致しない場合に、
    ＮＦＥＴによって低に駆動されることを特徴とする、請
    求項４に記載の内容アドレス可能メモリ。
  6. 【請求項６】前記第１の出力手段が、 それぞれがＣＡＭエントリに関連し、ある状態を有する
    複数の一致線と、 それぞれが一致線の状態を反転し、それによってミス信
    号を生成する複数のインバータと、 それぞれが複数のミス信号の状態を比較して組合せ信号
    を出力する複数の論理ゲートとを備えることを特徴とす
    る、請求項１に記載の内容アドレス可能メモリ。
  7. 【請求項７】前記論理ゲートがＡＮＤゲートであること
    を特徴とする、請求項６に記載の内容アドレス可能メモ
    リ。
  8. 【請求項８】前記出力受信手段が、前記第１の出力手段
    から受信された複数のミス線を備えることを特徴とす
    る、請求項１に記載の内容アドレス可能メモリ。
  9. 【請求項９】前記選択手段が、ソースとドレインを有
    し、それぞれがＲＡＭエントリに関連しかつＲＡＭエン
    トリの値によって駆動される複数の第１のＮＦＥＴと、
    ソースとドレインを有し、それぞれのソースが第１のＮ
    ＦＥＴのドレインに接続されかつそれぞれが比較アレイ
    から受信したミス出力信号によって駆動される複数の第
    ２のＮＦＥＴと、第２のＮＦＥＴのドレイン及び組合せ
    出力信号に接続された出力選択手段とからなり、前記出
    力選択手段が、組合せ出力信号を用いてアドレスと一致
    するエントリの値を選択することを特徴とする、請求項
    １に記載の内容アドレス可能メモリ。
  10. 【請求項１０】前記出力選択手段がマルチプレクサであ
    ることを特徴とする、請求項９に記載の内容アドレス可
    能メモリ。
  11. 【請求項１１】メモリ・アドレス要求を内容アドレス可
    能メモリに送る処理装置と、 複数のＣＡＭエントリを有する比較アレイと、 それぞれある値を有するメモリ要素を有する複数のＲＡ
    Ｍエントリを有するメモリ・アレイとを備える、内容ア
    ドレス可能メモリからデータを検索するためのデータ処
    理システムであって、 前記比較アレイが、 アドレス受信用のアドレス受信手段と、 前記アドレスをＣＡＭエントリと比較して両者が一致す
    るかどうかを決定するための比較手段と、 各ＣＡＭエントリごとにそれがアドレスと一致するかど
    うかを示す出力信号を発生し、かつ前記ミス出力信号の
    論理的組合せを表す組合せ出力信号を発生するための第
    １の出力手段とを備え、 前記メモリ・アレイが、 比較アレイから前記ミス出力信号及び前記組合せ出力信
    号を受信するための出力受信手段と、 ミス出力信号及び組合せ出力信号からＲＡＭエントリを
    選択するための選択手段と、 選択されたＲＡＭエントリのメモリ要素の値を示すＲＡ
    Ｍ出力信号をメモリ・アレイから発生し、該ＲＡＭ出力
    信号を処理装置に送るための第２の出力手段とを備え
    る、データ処理システム。
  12. 【請求項１２】前記ＲＡＭ出力信号が、選択されたＲＡ
    Ｍエントリの値の真数及び補数を示すことを特徴とす
    る、請求項１１に記載のデータ処理システム。
  13. 【請求項１３】前記アドレス受信手段が複数のアドレス
    線を備えることを特徴とする、請求項１１に記載のデー
    タ処理システム。
  14. 【請求項１４】前記比較手段が、 ＣＡＭエントリに関連する複数のＣＡＭメモリ要素と、 ＣＡＭエントリに関連し、それぞれがＣＡＭメモリ要素
    及びアドレス受信手段からの入力を受信する複数のＸＯ
    Ｒゲートと、 ドレインを有し、それぞれがＸＯＲゲートにより駆動さ
    れる複数のＮＦＥＴと、 高低の状態を有し、ＣＡＭエントリに関連し、各ＮＦＥ
    Ｔのドレインがそれに接続される一致線とを備えること
    を特徴とする、請求項１１に記載のデータ処理システ
    ム。
  15. 【請求項１５】前記一致線が高に事前充電されており、
    ＸＯＲゲートによって受信されたＣＡＭメモリ要素から
    の入力がアドレス受信手段からの入力と一致しない場合
    に、ＮＦＥＴにより低に駆動されることを特徴とする、
    請求項１４に記載のデータ処理システム。
  16. 【請求項１６】前記第１の出力手段が、 それぞれがＣＡＭエントリに関連し、ある状態を有する
    複数の一致線と、 それぞれが一致線の状態を反転し、それによってミス信
    号を生成する複数のインバータと、 それぞれが複数のミス信号の状態を比較して組合せ信号
    を出力する複数の論理ゲートとを備えることを特徴とす
    る、請求項１１に記載のデータ処理システム。
  17. 【請求項１７】前記論理ゲートがＡＮＤゲートであるこ
    とを特徴とする、請求項１６に記載のデータ処理システ
    ム。
  18. 【請求項１８】前記出力受信手段が、第１の出力手段か
    ら受信した複数のミス線を備えることを特徴とする、請
    求項１１に記載のデータ処理システム。
  19. 【請求項１９】前記選択手段が、 ソースとドレインを有し、それぞれがＲＡＭエントリに
    関連しかつＲＡＭエントリの値によって駆動される複数
    の第１のＮＦＥＴと、 ソースとドレインを有し、それぞれのソースが第１のＮ
    ＦＥＴのドレインに接続されかつそれぞれが比較アレイ
    から受信したミス出力信号によって駆動される複数の第
    ２のＮＦＥＴと、 第２のＮＦＥＴのドレインと組合せ出力信号とに接続さ
    れた出力選択手段とからなり、前記出力選択手段が組合
    せ出力信号を用いて前記アドレスと一致するエントリの
    値を選択することを特徴とする、請求項１１に記載のデ
    ータ処理システム。
  20. 【請求項２０】前記出力選択手段がマルチプレクサであ
    ることを特徴とする、請求項１９に記載のデータ処理シ
    ステム。
JP8238868A 1995-09-13 1996-09-10 データ処理システムのための内容アドレス可能メモリ Pending JPH09120687A (ja)

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