JP3015493B2 - 半導体連想記憶装置 - Google Patents
半導体連想記憶装置Info
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- JP3015493B2 JP3015493B2 JP3097587A JP9758791A JP3015493B2 JP 3015493 B2 JP3015493 B2 JP 3015493B2 JP 3097587 A JP3097587 A JP 3097587A JP 9758791 A JP9758791 A JP 9758791A JP 3015493 B2 JP3015493 B2 JP 3015493B2
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- associative memory
- cell array
- memory device
- encoder circuit
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- G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F16/00—Information retrieval; Database structures therefor; File system structures therefor
- G06F16/90—Details of database functions independent of the retrieved data types
- G06F16/903—Querying
- G06F16/90335—Query processing
- G06F16/90339—Query processing by using parallel associative memories or content-addressable memories
Description
【発明の詳細な説明】
【０００１】［発明の目的］
【０００２】
【産業上の利用分野】本発明は半導体連想記憶装置に関
し、特に連想記憶として使用され、効率良くエントリ更
新ができ、容易に比較動作テストが可能な半導体連想記
憶装置に関する。
し、特に連想記憶として使用され、効率良くエントリ更
新ができ、容易に比較動作テストが可能な半導体連想記
憶装置に関する。
【０００３】
【従来の技術】従来、半導体連想記憶装置では、連想メ
モリのヒットエントリナンバーを検出する技術は用いら
れておらず、図５に示すような連想メモリのヒット／ミ
スを検出する回路、若しくは１エントリ以上のヒットつ
まりエントリの多重選択の検出を行なう回路が用いられ
ていた。
モリのヒットエントリナンバーを検出する技術は用いら
れておらず、図５に示すような連想メモリのヒット／ミ
スを検出する回路、若しくは１エントリ以上のヒットつ
まりエントリの多重選択の検出を行なう回路が用いられ
ていた。
【０００４】例えば、図５に示す構成の半導体連想記憶
装置では、ＣＡＭセルアレイ１を構成するＣＡＭセル
は、データを記憶するフリップフロップと、ＥＸＯＲ
（Exclusive-OR；排他的論理和）回路から成り、１つの
エントリのＣＡＭセルのＥＸＯＲ回路は、アレイを横断
するマッチ線ＣＭＬi にそれぞれ連ねられている。この
マッチ線ＣＭＬi は、プリチャージ期間ＴP 中にサーチ
動作が行なわれて、各エントリのデータが、外部から入
力されたデータと並列に比べられ、その照合結果が一致
（ヒット）したエントリのマッチ線は”Ｈ”のまま残
り、そうでなかった（ミス）エントリのマッチ線は、Ｃ
ＡＭセル中のＥＸＯＲ回路によって”Ｌ”にディスチャ
ージされる。そして、ＲＡＭセルアレイ３中のヒットし
たエントリに対応するワード線ＲＷＬi が開き、データ
が読み出される。
装置では、ＣＡＭセルアレイ１を構成するＣＡＭセル
は、データを記憶するフリップフロップと、ＥＸＯＲ
（Exclusive-OR；排他的論理和）回路から成り、１つの
エントリのＣＡＭセルのＥＸＯＲ回路は、アレイを横断
するマッチ線ＣＭＬi にそれぞれ連ねられている。この
マッチ線ＣＭＬi は、プリチャージ期間ＴP 中にサーチ
動作が行なわれて、各エントリのデータが、外部から入
力されたデータと並列に比べられ、その照合結果が一致
（ヒット）したエントリのマッチ線は”Ｈ”のまま残
り、そうでなかった（ミス）エントリのマッチ線は、Ｃ
ＡＭセル中のＥＸＯＲ回路によって”Ｌ”にディスチャ
ージされる。そして、ＲＡＭセルアレイ３中のヒットし
たエントリに対応するワード線ＲＷＬi が開き、データ
が読み出される。
【０００５】これら従来の方式では、連想メモリのエン
トリの更新を実行する際に、ランダムに更新するエント
リが選択されるため、最も最近ヒットしたエントリが更
新されてしまう恐れがあり、効率が良くない。また、テ
スト時においても、全エントリの比較動作を確認するこ
とが困難である。
トリの更新を実行する際に、ランダムに更新するエント
リが選択されるため、最も最近ヒットしたエントリが更
新されてしまう恐れがあり、効率が良くない。また、テ
スト時においても、全エントリの比較動作を確認するこ
とが困難である。
【０００６】
【発明が解決しようとする課題】以上のように、従来の
半導体連想記憶装置では、連想メモリのエントリの更新
を実行する際に、ランダムに更新するエントリが選択さ
れるために効率が悪い、またテスト時においても全エン
トリの比較動作を確認することが難かしいという欠点が
あった。
半導体連想記憶装置では、連想メモリのエントリの更新
を実行する際に、ランダムに更新するエントリが選択さ
れるために効率が悪い、またテスト時においても全エン
トリの比較動作を確認することが難かしいという欠点が
あった。
【０００７】本発明は、上記問題点を解決するもので、
その目的は、連想メモリのエントリの更新を効率良く実
行し、更には連想メモリの比較動作のテストを容易に行
なうことのできる半導体連想記憶装置を提供することで
ある。
その目的は、連想メモリのエントリの更新を効率良く実
行し、更には連想メモリの比較動作のテストを容易に行
なうことのできる半導体連想記憶装置を提供することで
ある。
【０００８】
【課題を解決するための手段】前記課題を解決するため
に、本発明の第１の特徴は、図１に示す如く、内部の保
持データと外部からの入力データを照合してヒット／ミ
スを検出する機能を備えるＣＡＭセルから構成されてＮ
個のエントリを持つＣＡＭセルアレイ１と、該ＣＡＭセ
ルアレイ１のＮ本のマッチ線上の信号によって直接アク
セスされるＲＡＭセルアレイ３とを備える半導体連想記
憶装置において、各エントリのエントリ番号を特定しＲ
ＡＭへのアクセスが行なわれたエントリのエントリ番号
を出力するエンコーダ回路７をＲＡＭセルアレイのワー
ド線上に設けたことである。
に、本発明の第１の特徴は、図１に示す如く、内部の保
持データと外部からの入力データを照合してヒット／ミ
スを検出する機能を備えるＣＡＭセルから構成されてＮ
個のエントリを持つＣＡＭセルアレイ１と、該ＣＡＭセ
ルアレイ１のＮ本のマッチ線上の信号によって直接アク
セスされるＲＡＭセルアレイ３とを備える半導体連想記
憶装置において、各エントリのエントリ番号を特定しＲ
ＡＭへのアクセスが行なわれたエントリのエントリ番号
を出力するエンコーダ回路７をＲＡＭセルアレイのワー
ド線上に設けたことである。
【０００９】本発明の第２の特徴は、請求項１に記載の
半導体連想記憶装置において、前記エンコーダ回路７が
ＲＯＭで構成されることである。
半導体連想記憶装置において、前記エンコーダ回路７が
ＲＯＭで構成されることである。
【００１０】本発明の第３の特徴は、請求項１に記載の
半導体連想記憶装置において、前記エンコーダ回路７が
ＳＲＡＭ若しくはＤＲＡＭで構成されることである。
半導体連想記憶装置において、前記エンコーダ回路７が
ＳＲＡＭ若しくはＤＲＡＭで構成されることである。
【００１１】本発明の第４の特徴は、請求項２に記載の
半導体連想記憶装置において、前記エンコーダ回路７
が、エントリ数Ｎを表現可能なビット数の第１及び第２
のビット線ＢＬ及びＢＬＢによるビット線対と、前記Ｃ
ＡＭセルアレイの照合結果であるワード線ＥＷＬm と、
ゲートが前記ワード線ＥＷＬm に接続されたＮＭＯＳト
ランジスタとから成る記憶セルをアレイ状に配置して構
成され、情報”０”を保持するビットは前記第１のビッ
ト線ＢＬと電源ＶＳＳ間に前記ＮＭＯＳトランジスタを
接続し、情報”１”を保持するビットは前記第２のビッ
ト線ＢＬＢと電源ＶＳＳ間に前記ＮＭＯＳトランジスタ
を接続して構成されることである。
半導体連想記憶装置において、前記エンコーダ回路７
が、エントリ数Ｎを表現可能なビット数の第１及び第２
のビット線ＢＬ及びＢＬＢによるビット線対と、前記Ｃ
ＡＭセルアレイの照合結果であるワード線ＥＷＬm と、
ゲートが前記ワード線ＥＷＬm に接続されたＮＭＯＳト
ランジスタとから成る記憶セルをアレイ状に配置して構
成され、情報”０”を保持するビットは前記第１のビッ
ト線ＢＬと電源ＶＳＳ間に前記ＮＭＯＳトランジスタを
接続し、情報”１”を保持するビットは前記第２のビッ
ト線ＢＬＢと電源ＶＳＳ間に前記ＮＭＯＳトランジスタ
を接続して構成されることである。
【００１２】本発明の第４の特徴は、請求項２に記載の
半導体連想記憶装置において、前記エンコーダ回路は、
エントリ数Ｎを表現可能なビット数のビット線と、前記
ＣＡＭセルアレイの照合結果であるワード線と、ゲート
が前記ワード線に接続され前記ビット線と電源間に接続
されたＮＭＯＳトランジスタとから成る記憶セルをアレ
イ状に配量して構成され、前記記憶セルが情報”０”を
保持するビットに対してのみ構成されることである。
半導体連想記憶装置において、前記エンコーダ回路は、
エントリ数Ｎを表現可能なビット数のビット線と、前記
ＣＡＭセルアレイの照合結果であるワード線と、ゲート
が前記ワード線に接続され前記ビット線と電源間に接続
されたＮＭＯＳトランジスタとから成る記憶セルをアレ
イ状に配量して構成され、前記記憶セルが情報”０”を
保持するビットに対してのみ構成されることである。
【００１３】本発明の第５の特徴は、請求項１、２、
３、または４に記載の半導体連想記憶装置において、前
記エンコーダ回路は、ｌｏｇ2 Ｎ以上で最小の整数のビ
ット数で構成されることである。
３、または４に記載の半導体連想記憶装置において、前
記エンコーダ回路は、ｌｏｇ2 Ｎ以上で最小の整数のビ
ット数で構成されることである。
【００１４】
【作用】本発明の半導体連想記憶装置では、ＣＡＭセル
アレイ１とその比較結果によってアクセスされ、データ
の読み出しを行うＲＡＭセルアレイ３によって構成され
る半導体連想記憶装置において、各エントリのエントリ
番号を特定することのできるエンコーダ回路７を備え、
ＲＡＭセルアレイ３へのアクセスが行なわれたエントリ
のエントリ番号を出力する。従って、エンコーダ回路７
の出力をレジスタ等で記憶しておき、エントリの更新時
に参照することによって、最も最近ヒットしたエントリ
が更新されることを防止でき、また、半導体連想記憶装
置の比較動作のテストも容易に行うことができる。
アレイ１とその比較結果によってアクセスされ、データ
の読み出しを行うＲＡＭセルアレイ３によって構成され
る半導体連想記憶装置において、各エントリのエントリ
番号を特定することのできるエンコーダ回路７を備え、
ＲＡＭセルアレイ３へのアクセスが行なわれたエントリ
のエントリ番号を出力する。従って、エンコーダ回路７
の出力をレジスタ等で記憶しておき、エントリの更新時
に参照することによって、最も最近ヒットしたエントリ
が更新されることを防止でき、また、半導体連想記憶装
置の比較動作のテストも容易に行うことができる。
【００１５】
【実施例】以下、本発明に係る実施例を図面に基づいて
説明する。
説明する。
【００１６】図１に本発明の第１の実施例に係る半導体
連想記憶装置の構成図を示す。
連想記憶装置の構成図を示す。
【００１７】本実施例の半導体連想記憶装置は、比較動
作を実行するＣＡＭセルアレイ１と、その結果に対応し
てアクセスされるＲＡＭセルアレイ３と、前記の２つの
ブロック間に配置されるロジック回路５と、そしてアク
セスされたＲＡＭセルアレイ３のエントリ番号を出力す
るエンコーダ回路７で構成される。このエンコーダ回路
７は図１のように、半導体連想記憶装置の端、若しくは
本実施例の変形として、図２のようにＣＡＭセルアレイ
１とＲＡＭセルアレイ３の間に配置される。次に、この
半導体連想記憶装置の動作を説明する。先ずＣＡＭセル
アレイ１に比較データが入力され、比較動作が実行され
る。その結果ヒットしたエントリが存在する場合それに
対応するＲＡＭセルアレイ３のエントリデータが読み出
される。更にそのヒットしたエントリの番号がエンコー
ダ回路７より出力される。このエントリ番号は、リプレ
ース時もしくはテスト時に参照される。
作を実行するＣＡＭセルアレイ１と、その結果に対応し
てアクセスされるＲＡＭセルアレイ３と、前記の２つの
ブロック間に配置されるロジック回路５と、そしてアク
セスされたＲＡＭセルアレイ３のエントリ番号を出力す
るエンコーダ回路７で構成される。このエンコーダ回路
７は図１のように、半導体連想記憶装置の端、若しくは
本実施例の変形として、図２のようにＣＡＭセルアレイ
１とＲＡＭセルアレイ３の間に配置される。次に、この
半導体連想記憶装置の動作を説明する。先ずＣＡＭセル
アレイ１に比較データが入力され、比較動作が実行され
る。その結果ヒットしたエントリが存在する場合それに
対応するＲＡＭセルアレイ３のエントリデータが読み出
される。更にそのヒットしたエントリの番号がエンコー
ダ回路７より出力される。このエントリ番号は、リプレ
ース時もしくはテスト時に参照される。
【００１８】また、図３は本実施例の変形例で、比較動
作の結果ヒットしたエントリのエントリ番号は知りたい
が、ＲＡＭセルアレイへのアクセスは必要ない時がある
等の場合に対応した回路構成である。
作の結果ヒットしたエントリのエントリ番号は知りたい
が、ＲＡＭセルアレイへのアクセスは必要ない時がある
等の場合に対応した回路構成である。
【００１９】図４は本実施例の半導体連想記憶装置の具
体的な回路図であり、その構成は図１に対応している。
ＣＡＭセルアレイ１、ロジック回路５、ＲＡＭセルアレ
イ３、及びＲＯＭから成るエンコーダ回路７で構成され
ている。今、エントリ数を１６とするとエンコーダ回路
７のＲＯＭは４ビットあればよいことになる。
体的な回路図であり、その構成は図１に対応している。
ＣＡＭセルアレイ１、ロジック回路５、ＲＡＭセルアレ
イ３、及びＲＯＭから成るエンコーダ回路７で構成され
ている。今、エントリ数を１６とするとエンコーダ回路
７のＲＯＭは４ビットあればよいことになる。
【００２０】このＲＯＭから成るエンコーダ回路７の動
作を説明する。先ず、全てのビット線ＥＢＬl を”Ｈ”
にプリチャージしておく。比較動作の結果、ヒットした
エントリのＲＡＭセルアレイ３のワード線ＲＷＬi とそ
れにつながるエンコーダ回路７のＲＯＭのワード線ＥＷ
Ｌm は”Ｌ”から”Ｈ”にドライブされる。そして、セ
ルにＮＭＯＳトランジスタが配置されているビットのビ
ット線ＥＢＬl は "０" を、セルに何も配置されていな
いビットのビット線ＥＢＬl は "１"を出力する。例え
ば、図４で今ヒットしているエントリがエントリ０であ
れば００００を、また、今ヒットしているエントリがエ
ントリ１であれば０００１がエンコーダ回路７から出力
されることになる。
作を説明する。先ず、全てのビット線ＥＢＬl を”Ｈ”
にプリチャージしておく。比較動作の結果、ヒットした
エントリのＲＡＭセルアレイ３のワード線ＲＷＬi とそ
れにつながるエンコーダ回路７のＲＯＭのワード線ＥＷ
Ｌm は”Ｌ”から”Ｈ”にドライブされる。そして、セ
ルにＮＭＯＳトランジスタが配置されているビットのビ
ット線ＥＢＬl は "０" を、セルに何も配置されていな
いビットのビット線ＥＢＬl は "１"を出力する。例え
ば、図４で今ヒットしているエントリがエントリ０であ
れば００００を、また、今ヒットしているエントリがエ
ントリ１であれば０００１がエンコーダ回路７から出力
されることになる。
【００２１】このように本実施例では、ＲＡＭセルアレ
イ３へのアクセスが行なわれたエントリのエントリ番号
を出力するエンコーダ回路７を付加した構成になってお
り、その出力結果をレジスタ等で記憶しておき、エント
リの更新時に参照することによって、最も最近ヒットし
たエントリが更新されることを防止でき、更に半導体連
想記憶装置の比較動作のテストを容易に行うこともでき
る。
イ３へのアクセスが行なわれたエントリのエントリ番号
を出力するエンコーダ回路７を付加した構成になってお
り、その出力結果をレジスタ等で記憶しておき、エント
リの更新時に参照することによって、最も最近ヒットし
たエントリが更新されることを防止でき、更に半導体連
想記憶装置の比較動作のテストを容易に行うこともでき
る。
【００２２】
【発明の効果】以上のように本発明によれば、半導体連
想記憶装置の各エントリのエントリ番号を特定すること
のできるエンコーダ回路を備えることとしたので、エン
トリの更新を効率良く実行でき、しかも比較動作のテス
トも容易に行ない得る半導体連想記憶装置を提供するこ
とができる。
想記憶装置の各エントリのエントリ番号を特定すること
のできるエンコーダ回路を備えることとしたので、エン
トリの更新を効率良く実行でき、しかも比較動作のテス
トも容易に行ない得る半導体連想記憶装置を提供するこ
とができる。
【図１】本発明の第１の実施例に係る半導体連想記憶装
置の構成図である。
置の構成図である。
【図２】本発明の第１の実施例に係る半導体連想記憶装
置の変形例の構成図である。
置の変形例の構成図である。
【図３】本発明の第１の実施例に係る半導体連想記憶装
置の変形例の構成図である。
置の変形例の構成図である。
【図４】本実施例の半導体連想記憶装置の具体的な回路
図である。
図である。
【図５】従来の半導体連想記憶装置の構成図である。
１ ＣＡＭセルアレイ ３ ＲＡＭセルアレイ ５，９ ロジック回路 ７ エンコーダ回路 ＣＢＬj ＣＡＭのビット線 ＣＭＬi ＣＡＭのマッチ線 ＣＷＬi ＣＡＭのワード線 ＲＢＬk ＲＡＭのビット線 ＲＷＬi ＲＡＭのワード線 ＥＢＬl エンコーダ回路のＲＯＭのビット線 ＥＷＬm エンコーダ回路のＲＯＭのワード線 φA ，φB ，φC タイミング信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 高柳 俊成 神奈川県川崎市幸区小向東芝町１ 株式 会社東芝 総合研究所内 (56)参考文献 特開 昭61−217995（ＪＰ，Ａ) 特開 平３−12896（ＪＰ，Ａ) 特開 昭60−136097（ＪＰ，Ａ) 特開 平２−198098（ＪＰ，Ａ)
Claims (5)
- 【請求項１】 内部の保持データと外部からの入力デー
タを照合してヒット／ミスを検出する機能を備えるＣＡ
Ｍセルから構成されてＮ本のマッチ線を持つＣＡＭセル
アレイと、該ＣＡＭセルアレイのマッチ線上の信号によ
ってワード線が活性化されるＲＡＭセルアレイとを備え
る半導体連想記憶装置において、各マッチ線のエントリ
番号を特定しＲＡＭへのアクセスが行なわれたエントリ
番号を出力するエンコーダ回路をＲＡＭセルアレイの各
ワード線上に設けたことを特徴とする半導体連想記憶装
置。 - 【請求項２】 前記エンコーダ回路は、ＲＯＭで構成さ
れることを特徴とする請項１に記載の半導体連想記憶装
置。 - 【請求項３】 前記エンコーダ回路は、ＳＲＡＭ若しく
はＤＲＡＭで構成されることを特徴とする請求項１に記
載の半導体連想記憶装置。 - 【請求項４】 前記エンコーダ回路は、エントリ数Ｎを
表現可能なビット数のビット線と、前記ＣＡＭセルアレ
イの照合結果であるワード線と、ゲートが前記ワード線
に接続され前記ビット線と電源間に接続されたＮＭＯＳ
トランジスタとから成る記憶セルをアレイ状に配列して
構成され、前記記憶セルが情報”０”を保持するビット
に対してのみ構成されることを特徴とする請求項２に記
載の半導体連想記憶装置。 - 【請求項５】 前記エンコーダ回路は、ｌｏｇ2Ｎ以上
で最小の整数のビット数で構成されることを特徴とする
請求項１、２、３、または４に記載の半導体連想記憶装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3097587A JP3015493B2 (ja) | 1991-04-26 | 1991-04-26 | 半導体連想記憶装置 |
| US07/872,905 US5396448A (en) | 1991-04-26 | 1992-04-23 | Associative memory system with hit entry detection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3097587A JP3015493B2 (ja) | 1991-04-26 | 1991-04-26 | 半導体連想記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04325996A JPH04325996A (ja) | 1992-11-16 |
| JP3015493B2 true JP3015493B2 (ja) | 2000-03-06 |
Family
ID=14196373
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3097587A Expired - Fee Related JP3015493B2 (ja) | 1991-04-26 | 1991-04-26 | 半導体連想記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5396448A (ja) |
| JP (1) | JP3015493B2 (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2783954B2 (ja) * | 1993-01-20 | 1998-08-06 | 日本電信電話株式会社 | 連想メモリ装置 |
| WO1996012231A1 (en) * | 1994-10-14 | 1996-04-25 | Silicon Graphics, Inc. | A translation buffer for detecting and preventing conflicting virtual addresses from being stored therein |
| JP3699518B2 (ja) * | 1995-01-26 | 2005-09-28 | サン マイクロシステムズ インコーポレイテッド | パイプライン・プロセッサ内において、誤って予測された実行分岐後にアネックス内のヤング・ビットを回復する方法及び装置 |
| US5563833A (en) * | 1995-03-03 | 1996-10-08 | International Business Machines Corporation | Using one memory to supply addresses to an associated memory during testing |
| US5638315A (en) * | 1995-09-13 | 1997-06-10 | International Business Machines Corporation | Content addressable memory for a data processing system |
| US5576985A (en) * | 1996-03-25 | 1996-11-19 | Holtz; Klaus | Integrated content addressable read only memory |
| US5893929A (en) * | 1996-04-29 | 1999-04-13 | Intel Corporation | Mutually controlled match-line-to-word-line transfer circuit |
| US5754463A (en) * | 1996-07-15 | 1998-05-19 | Intel Corporation | Multi-ported content addressable memory with precharge "non match" |
| US5802070A (en) * | 1996-10-03 | 1998-09-01 | International Business Machines Corporation | Testing associative memory |
| JP3732637B2 (ja) | 1997-12-26 | 2006-01-05 | 株式会社ルネサステクノロジ | 記憶装置、記憶装置のアクセス方法及び半導体装置 |
| GB9921492D0 (en) * | 1999-09-10 | 1999-11-17 | Sgs Thomson Microelectronics | Miss detector |
| JP2000066951A (ja) * | 1998-08-24 | 2000-03-03 | Oki Electric Ind Co Ltd | 多ビット一致検出回路 |
| US6556466B2 (en) * | 2001-04-26 | 2003-04-29 | International Business Machines Corporation | Method and structure for a CAMRAM cache memory |
| US6804132B2 (en) * | 2002-11-25 | 2004-10-12 | International Business Machines Corporation | Circuit for multiple match hit CAM readout |
| US6999372B2 (en) * | 2003-03-18 | 2006-02-14 | Sun Microsystems, Inc. | Multi-ported memory cell |
| US6816396B2 (en) * | 2003-04-01 | 2004-11-09 | International Business Machines Corporation | Apparatus for detecting multiple hits in a CAMRAM memory array |
| US6885610B2 (en) * | 2003-04-11 | 2005-04-26 | Sun Microsystems, Inc. | Programmable delay for self-timed-margin |
| JP4962568B2 (ja) * | 2007-07-03 | 2012-06-27 | 富士通株式会社 | 中継装置およびデータ制御方法 |
| WO2012103359A2 (en) | 2011-01-27 | 2012-08-02 | Soft Machines, Inc. | Hardware acceleration components for translating guest instructions to native instructions |
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