JP2783954B2 - 連想メモリ装置 - Google Patents
連想メモリ装置Info
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- JP2783954B2 JP2783954B2 JP5023416A JP2341693A JP2783954B2 JP 2783954 B2 JP2783954 B2 JP 2783954B2 JP 5023416 A JP5023416 A JP 5023416A JP 2341693 A JP2341693 A JP 2341693A JP 2783954 B2 JP2783954 B2 JP 2783954B2
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Description
されたワードの個数が0個であるか1個以上であるかを
示す信号さらには2個以上であるか否かを示す信号を出
力できる連想メモリ装置に関するものである。
選択されたワードの記憶データと当該ワードのワードア
ドレスを出力する機能とともに、検索動作で選択された
ワードがあるか否かを示すヒットフラグ(選択ワード有
無信号)を出力する機能が付与されている。さらに、検
索動作で選択されたワードがあるか否かを示すヒットフ
ラグだけでなく、選択されたワードが2個以上あるか否
かを示す信号(マルチヒットフラグ)を出力することの
有用性も知られている。R.R.Seeber and A.B.Lindguis
t,"Associative Logic for Highly Parallel System",P
roc. of F.J.C.C.(1964). には、ヒットフラグとともに
マルチヒットフラグを出力する機能をもつ連想メモリ装
置が示されており、検索動作において、複数のワードが
選択された場合に、検索対象外のデータ内容の大小順に
読み出すに際して、マルチヒットフラグを出力する機能
をもたない連想メモリ装置と比べ、少ない手順数で読み
出せることが示されている。また、検索動作時に選択さ
れるべきワードが1つしかないことが期待される場合
に、マルチヒットフラグが立っておれば、何らかのエラ
ーが起こったことがわかり、装置全体としての信頼性を
高めることができるという利点もある。
を生成、出力するためには、全ワードの検索結果の論理
をとる必要がある。
ドにわたって各ワードでのヒットを示す信号の論理和を
とる必要がある。従来の連想メモリ装置では、該論理和
をとるため、基本的に各ワード対応に論理ゲートを付与
し、隣接ワード間で信号を伝搬させていた。論理和をと
るための動作時間短縮のため、ツリー構造化やブロック
階層化がなされていたが、いずれにしても、その動作時
間短縮には限界があり、特に多くのワード数をもつ連想
メモリ装置では、当該動作に長い時間が必要となってい
た。また、ツリー構造化やブロック階層化は、連想メモ
リ装置を半導体集積回路で実現する場合に、レイアウト
的に無駄領域を生じやすく、効率的なレイアウトが困難
であった。さらに、基本的に各ワード対応に論理ゲート
を付与するため、必要な金物量も膨大とならざるを得な
かった。このような全ワードにわたって各ワードでのヒ
ットを示す信号の論理和をとる機構は、検索動作で選択
された複数個のワードを順次指定するための機構である
複数選択分離回路を搭載した場合は、該複数選択分離回
路の一部として構成可能であり、金物としてのオーバヘ
ッドとはならないが、該複数選択分離回路を搭載しない
場合、そのすべてが金物としてのオーバーヘッドとなっ
ていた。
上述したヒットフラグを生成する場合と比べて、各ワー
ド対応にさらに多くの論理ゲートを付与する必要があ
る。図4にヒットフラグおよびマルチヒットフラグを生
成するために各ワード対応に付与すべき1ワード分の論
理回路例を示す。
与すべき1ワード分の論理回路であり、101は対応す
るワードのヒットを示す信号が入力される信号線であ
り、102,103はそれぞれ隣接するワードへ信号を
伝搬する出力信号線であり、104,105はそれぞれ
隣接するワードからの信号が伝搬する入力信号線であ
り、106,107はそれぞれ論理和ゲートであり、1
08は論理積ゲートである。出力信号線102は隣接す
るワードの入力信号線104に接続され、出力信号線1
03は隣接するワードの入力信号線105に接続され
る。第1番目のワードへの入力信号線104,105に
は、ともに論理0を与えておく。最終ワードの出力信号
線102は、全ワードにわたっての各ワードのヒットを
示す信号の論理和であり、ヒットフラグである。最終ワ
ードの出力信号線103は、論理図から明らかなよう
に、全ワードのうち選択されたワードが2個以上ある場
合に論理1をとるマルチヒットフラグである。このよう
なマルチヒットフラグを生成するためには、ヒットフラ
グを生成する場合と比べて、各ワード対応にさらに多く
の論理ゲートを付与する必要があり、より長い動作時間
とより多くの金物量が必要であった。
従来の連想メモリ装置では、次のような欠点があること
がわかる。
多くなった場合、ヒットフラグあるいはマルチヒットフ
ラグの生成に長い時間が必要であった。 また、従来の連想メモリ装置では、ワード数が多くな
った場合、ヒットフラグあるいはマルチヒットフラグの
生成には、膨大な金物量が必要であった。 さらに、従来の連想メモリ装置では、これを半導体集
積回路で実現する場合に、ヒットフラグあるいはマルチ
ヒットフラグを生成するための回路は、レイアウト的に
無駄領域を生じやすく、効率的なレイアウトが困難であ
った。 これらの理由により、高速,大容量,低価格な連想メ
モリ装置の実現が困難であった。
る読出し専用型メモリに付加情報をプログラムし、該付
加情報あるいは該付加情報の処理結果を出力するための
機構を付与したことを特徴とし、その目的は、ヒットフ
ラグあるいはマルチヒットフラグを少ない金物量で高速
に生成することができる連想メモリ装置を実現すること
にある。
るとともに該記憶されたデータに対する検索結果を生成
する複数個のワード(Nワードとする)と、該検索結果
に応じて対応するワードのワードアドレスを生成,出力
するための読出し専用型メモリで構成されたアドレスエ
ンコーダを有する連想メモリ装置において、該読出し専
用型メモリとして、読出し動作時にいずれのワード線も
駆動されない場合に0または1の第1の固定の論理値を
出力する読出し専用メモリを用い、該読出し専用型メモ
リの各ワードにlog2 Nビットのワードアドレスに加
えて、前記第1の固定の論理値の相補の論理値である1
ビットの固定の情報を記憶せしめ、ワードアドレスとと
もに、前記1ビットの固定の情報も出力できる構成とし
たことを特徴とするものである。
るとともに該記憶されたデータに対する検索結果を生成
する複数個のワード(Nワードとする)と、該検索結果
に応じて対応するワードのワードアドレスを生成,出力
するための読出し専用型メモリで構成されたアドレスエ
ンコーダを有する連想メモリ装置において、該読出し専
用型メモリとして、読出し動作時にいずれのワード線も
駆動されない場合に0または1の第1の固定の論理値を
出力し、複数のワード線が駆動された場合には各ビット
の出力値として、前記ワード線が駆動された複数のワー
ドの同一ビット位置に記載されていた論理値の論理積ま
たは論理和を出力する読出し専用型メモリを用い、該読
出し専用型メモリの各ワードにlog2 Nビットのワー
ドアドレスに加えて、log2 Nビットのワードアドレ
スの相補値を記憶せしめ、読出し専用型メモリから出力
された前記ワードアドレスを示す情報の出力とワードア
ドレスの相補値を示す情報の出力との論理をとり、その
結果を出力できる構成としたことを特徴とするものであ
る。
時に読出し専用型メモリ(以下ROMという)のいずれ
かのワード線も駆動されない場合には、0または1の固
定の論理値を出力し、ワード線が駆動された場合には前
記固定の論理値と相補の論理値が付加ビットとして出力
される。
読出し動作時にいずれのワード線も駆動されない場合に
0または1の固定の論理値を出力し、複数のワード線が
駆動された場合にはワードの各ビットの出力値として、
前記複数のワードの同一ビット位置にプログラムされて
いた論理値の論理積または論理和を出力する。
スエンコーダとして用いる読出し専用型メモリ(RO
M)に1ビットの付加情報をプログラムし、該付加ビッ
トの情報をも出力する手段を付与したことを特徴とする
連想メモリ装置の構成図である。図1では、4ワード分
の構成図を示している。図1において、10は4ワード
からなる連想メモリセルアレイ部であり、11〜14は
それぞれ連想メモリワードであり、20はアドレスエン
コーダとして用いられる付加ビットもプログラムされた
4ワード×3ビットのROMであり、21〜24はそれ
ぞれ対応する前記連想メモリワード11〜14からの検
索結果に対応してワードアドレスを出力するに際して駆
動するROM20のワード線である。31〜34はそれ
ぞれ前記ROM20のワードであり、P31で示される
2ビットがワードアドレスがプログラムされているビッ
ト位置であり、P32が付加ビットがプログラムされて
いるビット位置である。ROM20の各ワード31〜3
4に記されている0/1の値は、プログラムされている
情報を示す。35,36はワードアドレスを装置外部に
出力するための2ビットのアドレス出力線であり、37
は付加ビットの情報を装置外部に出力するための1ビッ
トの付加ビット出力線である。
スエンコーダとして用いることができる読出し専用型メ
モリつまりROM20の回路構成例である。図2では、
図1のROM20に対応する4ワード×3ビット分の回
路図を示している。図2において、21〜24は図1と
同じで、それぞれROM20のワード線であり、35,
36は同じくそれぞれROM20のアドレス出力線、3
7は付加ビット出力線であり、38は電源線で、それぞ
れ電源に接続されている。Qはそれぞれn−MOSトラ
ンジスタであり、INVは出力インバータである。
24がどれも駆動されない場合は、回路図から明らかな
ように3ビットの出力はすべて論理0となる。また、あ
る1つのワード線が駆動されると、プログラムされた情
報が読出される。たとえば、ワード線23が駆動される
と、各出力線35,36,37はそれぞれ論理1,0,
1となる。さらに、複数のワード線が駆動された場合
は、アドレス出力線35,36は駆動されるワード線に
依存した値を出力するが、付加ビット出力線37には常
に論理1が出力される。
力することによりヒットフラッグが出力されることを説
明する。まず、検索動作を行い、該検索動作で選択され
たワードについてROM20のワード線21〜24を駆
動する。この動作によって、アドレス出力線35,36
と付加ビット出力線37には、次のような信号が出力さ
れる。
ット出力線37=0 選択されたワードが1ワードの場合: アドレス出力線35,36=選択ワードのアドレス 付加ビット出力線37=1 選択されたワードが複数の場合: アドレス出力線35,36=不定 付加ビ
ット出力線37=1 付加ビット出力線37には、選択ワードがある場合に論
理1、選択ワードがない場合に論理0が出力されてお
り、付加ビット出力線37の情報がヒットフラグとなっ
ていることがわかる。
た場合、ヒットフラッグが論理0のときは、出力された
アドレスを無視すればよく、動作上のオーバヘッドはな
い。
OM20として、図2に示すようないずれのワード線も
駆動されない場合に、0の固定論理値を出力するROM
20を用いるとして説明を行ったが、これは、いずれの
ワード線も駆動されない場合に1の固定論理値を出力す
るROMを用いても同様に構成できることは明らかであ
る。
ドレスエンコーダとして用いる読出し専用型メモリ(R
OM)40にワードアドレスを示す情報とともに当該ワ
ードアドレスを示す情報の相補情報をプログラムすると
ともに、該ワードアドレスに対応するビット位置の情報
と該相補情報に対応するビット位置の情報との論理をと
った結果をも出力する手段を付与したことを特徴とする
連想メモリ装置である。
る。図3において、10〜14,21〜24は図1の場
合と同様であり、10は4ワードからなる連想メモリセ
ルアレイ部であり、11〜14はそれぞれ連想メモリワ
ードであり、21〜24はそれぞれ対応する連想メモリ
ワード11〜14からの検索結果に対応してワードアド
レスを出力するに際して駆動するROMのワード線であ
る。40はアドレスエンコーダとして用いられるワード
アドレスを示す情報とともに当該ワードアドレスを示す
情報の相補情報もプログラムされた4ワード×4ビット
のROMであり、41〜44はそれぞれROM40のワ
ードであり、P41で示される2ビットがワードアドレ
スがプログラムされているビット位置であり、P42が
ワードアドレスを示す情報の相補情報がプログラムされ
ているビット位置である。
1の値は、プログラムされている情報を示す。45,4
6はワードアドレスを装置外部に出力するための2ビッ
トのアドレス出力線であり、47,48はワードアドレ
スを示す情報の相補情報の出力線であり、50はワード
アドレスに対応するビット位置の情報とその相補情報に
対応するビット位置の情報との論理をとる論理ブロック
であり、61,62はそれぞれ論理ブロック50の出力
を装置外部に出力する出力線であり、63は内部信号線
であり、51〜53はそれぞれ排他的論理和ゲートであ
り、54は論理積ゲートであり、55は論理和ゲートで
ある。なお、本実施例に用いることができるROM40
の回路構成例としては、プログラムすべき情報は異なる
が、第1の実施例の場合と同様な図2の回路構成例をあ
げることができる。
ード線21〜24が駆動され、同一ビット位置に論理0
と1が混在している場合は、回路図から明らかなよう
に、論理1が優先されて出力される。たとえば、図2に
おいて、ワード線21と23が同時に駆動されると、各
出力線35〜37にはそれぞれ1,0,1が出力され
る。これは、ワード線21が駆動された場合の(0,
0,1)とワード線23が駆動された場合の(1,0,
1)が対応するビット位置で論理1が優先出力されるた
めである。
グとマルチヒットフラッグが出力されることを説明す
る。まず、検索動作を行い、該検索動作で選択されたワ
ードについて、ROM40のワード線21〜24を駆動
する。この動作によって、アドレス出力線45,46と
相補情報の出力線47,48および論理ブロック50の
内部信号線63と出力線61,62には次のような信号
が出力される。 選択されたワードがない場合: アドレス出力線45,46 =(0,0) 相補情報の出力線47,48=(0,0) 内部信号線63=0 出力線61=0 出力線62=0 選択されたワードが1ワードの場合: アドレス出力線45,46 =選択ワードのアドレス 相補情報の出力線47,48=選択ワードのアドレスの
相補情報 内部信号線63=1 出力線61=1 出力線62=0 選択されたワードが複数の場合:ROM40の複数の
ワード線が駆動されるため、同一ビット位置の論理1が
優先されて出力される。このため、ROM40の出力線
45〜48がとりうる値の組み合わせは、(0,1,
1,1),(1,0,1,1),(1,1,1,0),
(1,1,0,1),(1,1,1,1)の5種類のみ
となる。このいずれの場合においても、 内部信号線63=0 出力線61=1 出力線62=1 となる。
論理1,選択ワードがない場合に論理0が出力されてお
り、出力線61の情報がヒットフラッグとなっているこ
とがわかる。また、出力線62には選択ワードが複数あ
る場合に論理1、それ以外の場合に論理0が出力されて
おり、出力線62の情報がマルチヒットフラッグとなっ
ていることがわかる。なお、内部信号線63は選択ワー
ドが1個の場合にのみ論理1を取り、それ以外の場合に
は論理0をとっており、この信号を装置外部に出力して
も良い。
OMとして、図2に示すようないずれのワード線も駆動
されない場合に0の固定論理値を出力し、複数のワード
線が駆動された場合にワード線が駆動されたワードの同
一ビット位置のプログラムされたデータに0と1が混在
したとき、常に1の固定論理値を出力するROMを用い
るとして説明を行ったが、これは、論理ブロック50の
論理を変更することにより、いずれのワード線も駆動さ
れない場合に1の固定論理値を出力し、複数のワード線
が駆動された場合に論理0が優先的に出力されるROM
を用いても、同様に構成できることは明らかである。
ダ用のROMを用いてヒットフラッグあるいはマルチヒ
ットフラッグを生成,出力する連想メモリ装置が実現で
きたため、以下に示す利点が生ずる。 [請求項1記載の発明に関して] (1)ヒットフラッグがアドレスエンコーダ用のROM
に1ビットの情報を付加するだけで生成できるため、必
要金物量を低減できる。 (2)特に半導体集積回路技術で連想メモリ装置を構成
する場合、ROMは規則的なレイアウトで連想メモリセ
ルアレイ部と整合した効率的な配置が可能であり、連想
メモリ装置の大容量化が実現できる。 (3)ヒットフラッグ生成に必要な時間がROMの読出
し時間で規定されるため、ROMを最適設計することに
より、高速なヒットフラッグ生成が実現でき、高速な連
想メモリ装置の実現が可能となる。 (4)特に連想メモリ装置のワード数が増加した場合、
ROMの読出し時間の増加割合が小さいため、その効果
がより発揮できる。 [請求項2記載の発明に関して] (5)ヒットフラッグおよびマルチヒットフラッグがお
もにアドレスエンコーダ用のROMを用いて生成できる
ため、必要金物量を低減できる。 (6)特に半導体集積回路技術で連想メモリ装置を構成
する場合、ROMは規則的なレイアウトで連想メモリセ
ルアレイ部と整合した効率的な配置が可能であり、連想
メモリ装置の大容量化が実現できる。 (7)ヒットフラッグおよびマルチヒットフラッグ生成
に必要な時間がROMの読出し時間で規定されるため、
ROMを最適設計することにより、高速なヒットフラッ
グ生成が実現でき、高速な連想メモリ装置の実現が可能
となる。 (8)特に連想メモリ装置のワード数が増加した場合、
ROMの読出し時間の増加割合が小さいため、その効果
がより発揮できる。
を示す構成図である。
OM)の回路構成例である。
を示す構成図である。
およびマルチヒットフラッグを生成するために各ワード
対応に付与すべき1ワード分の論理回路例を示す図であ
る。
Claims (2)
- 【請求項1】 データを記憶するとともに該記憶された
データに対する検索結果を生成する複数個のワード(N
ワードとする)と、該検索結果に応じて対応するワード
のワードアドレスを生成,出力するための読出し専用型
メモリで構成されたアドレスエンコーダを有する連想メ
モリ装置において、 該読出し専用型メモリとして、読出し動作時にいずれの
ワード線も駆動されない場合に0または1の第1の固定
の論理値を出力する読出し専用メモリを用い、該読出し
専用型メモリの各ワードにlog2 Nビットのワードア
ドレスに加えて、前記第1の固定の論理値の相補の論理
値である1ビットの固定の情報を記憶せしめ、ワードア
ドレスとともに、前記1ビットの固定の情報も出力でき
る構成としたことを特徴とする連想メモリ装置。 - 【請求項2】 データを記憶するとともに該記憶された
データに対する検索結果を生成する複数個のワード(N
ワードとする)と、該検索結果に応じて対応するワード
のワードアドレスを生成,出力するための読出し専用型
メモリで構成されたアドレスエンコーダを有する連想メ
モリ装置において、 該読出し専用型メモリとして、読出し動作時にいずれの
ワード線も駆動されない場合に0または1の第1の固定
の論理値を出力し、複数のワード線が駆動された場合に
は各ビットの出力値として、前記ワード線が駆動された
複数のワードの同一ビット位置に記載されていた論理値
の論理積または論理和を出力する読出し専用型メモリを
用い、該読出し専用型メモリの各ワードにlog2 Nビ
ットのワードアドレスに加えて、log2 Nビットのワ
ードアドレスの相補値を記憶せしめ、読出し専用型メモ
リから出力された前記ワードアドレスを示す情報の出力
とワードアドレスの相補値を示す情報の出力との論理を
とり、その結果を出力できる構成としたことを特徴とす
る連想メモリ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5023416A JP2783954B2 (ja) | 1993-01-20 | 1993-01-20 | 連想メモリ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5023416A JP2783954B2 (ja) | 1993-01-20 | 1993-01-20 | 連想メモリ装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06215582A JPH06215582A (ja) | 1994-08-05 |
JP2783954B2 true JP2783954B2 (ja) | 1998-08-06 |
Family
ID=12109898
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5023416A Expired - Lifetime JP2783954B2 (ja) | 1993-01-20 | 1993-01-20 | 連想メモリ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2783954B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6816396B2 (en) | 2003-04-01 | 2004-11-09 | International Business Machines Corporation | Apparatus for detecting multiple hits in a CAMRAM memory array |
TWI615397B (zh) | 2012-02-21 | 2018-02-21 | 第一工業製藥股份有限公司 | 蔗糖芳香族單羧酸酯 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63188893A (ja) * | 1987-01-30 | 1988-08-04 | Mitsubishi Electric Corp | 記憶装置 |
JPH04325996A (ja) * | 1991-04-26 | 1992-11-16 | Toshiba Corp | 半導体連想記憶装置 |
JPH05101682A (ja) * | 1991-10-09 | 1993-04-23 | Kawasaki Steel Corp | 内容アドレス式メモリ |
-
1993
- 1993-01-20 JP JP5023416A patent/JP2783954B2/ja not_active Expired - Lifetime
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63188893A (ja) * | 1987-01-30 | 1988-08-04 | Mitsubishi Electric Corp | 記憶装置 |
JPH04325996A (ja) * | 1991-04-26 | 1992-11-16 | Toshiba Corp | 半導体連想記憶装置 |
JPH05101682A (ja) * | 1991-10-09 | 1993-04-23 | Kawasaki Steel Corp | 内容アドレス式メモリ |
Also Published As
Publication number | Publication date |
---|---|
JPH06215582A (ja) | 1994-08-05 |
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