JPH06215582A - 連想メモリ装置 - Google Patents
連想メモリ装置Info
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- JPH06215582A JPH06215582A JP2341693A JP2341693A JPH06215582A JP H06215582 A JPH06215582 A JP H06215582A JP 2341693 A JP2341693 A JP 2341693A JP 2341693 A JP2341693 A JP 2341693A JP H06215582 A JPH06215582 A JP H06215582A
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Abstract
(57)【要約】
【目的】 ヒットフラグあるいはマルチヒットフラグを
少ない金物量で高速に生成することができる連想メモリ
装置を実現する。 【構成】 データを記憶するとともに該記憶されたデー
タに対する検索結果を生成する複数個の連想メモリワー
ド１１〜１４を有する連想メモリセルアレイ部１０と、
アドレスエンコーダとしてのＲＯＭ２０とからなり、読
出し動作時にワード線２１〜２４のいずれも駆動されな
い場合には、付加ビット出力線３７に０の固定値を、ま
た、ワード線２１〜２４のどれかが駆動された場合に
は、付加ビット出力線３７に１が出力される。一方、ア
ドレス出力線３５，３６には駆動されたワード線２１〜
２４中の駆動されたアドレスの情報が出力されることを
特徴としている。
少ない金物量で高速に生成することができる連想メモリ
装置を実現する。 【構成】 データを記憶するとともに該記憶されたデー
タに対する検索結果を生成する複数個の連想メモリワー
ド１１〜１４を有する連想メモリセルアレイ部１０と、
アドレスエンコーダとしてのＲＯＭ２０とからなり、読
出し動作時にワード線２１〜２４のいずれも駆動されな
い場合には、付加ビット出力線３７に０の固定値を、ま
た、ワード線２１〜２４のどれかが駆動された場合に
は、付加ビット出力線３７に１が出力される。一方、ア
ドレス出力線３５，３６には駆動されたワード線２１〜
２４中の駆動されたアドレスの情報が出力されることを
特徴としている。
Description
【０００１】
【産業上の利用分野】本発明は、検索動作によって選択
されたワードの個数が０個であるか１個以上であるかを
示す信号さらには２個以上であるか否かを示す信号を出
力できる連想メモリ装置に関するものである。
されたワードの個数が０個であるか１個以上であるかを
示す信号さらには２個以上であるか否かを示す信号を出
力できる連想メモリ装置に関するものである。
【０００２】
【従来の技術】連想メモリ装置では、通常、検索動作で
選択されたワードの記憶データと当該ワードのワードア
ドレスを出力する機能とともに、検索動作で選択された
ワードがあるか否かを示すヒットフラグ（選択ワード有
無信号）を出力する機能が付与されている。さらに、検
索動作で選択されたワードがあるか否かを示すヒットフ
ラグだけでなく、選択されたワードが２個以上あるか否
かを示す信号（マルチヒットフラグ）を出力することの
有用性も知られている。R.R.Seeber and A.B.Lindguis
t,"Associative Logic for Highly Parallel System",P
roc. of F.J.C.C.(1964). には、ヒットフラグとともに
マルチヒットフラグを出力する機能をもつ連想メモリ装
置が示されており、検索動作において、複数のワードが
選択された場合に、検索対象外のデータ内容の大小順に
読み出すに際して、マルチヒットフラグを出力する機能
をもたない連想メモリ装置と比べ、少ない手順数で読み
出せることが示されている。また、検索動作時に選択さ
れるべきワードが１つしかないことが期待される場合
に、マルチヒットフラグが立っておれば、何らかのエラ
ーが起こったことがわかり、装置全体としての信頼性を
高めることができるという利点もある。
選択されたワードの記憶データと当該ワードのワードア
ドレスを出力する機能とともに、検索動作で選択された
ワードがあるか否かを示すヒットフラグ（選択ワード有
無信号）を出力する機能が付与されている。さらに、検
索動作で選択されたワードがあるか否かを示すヒットフ
ラグだけでなく、選択されたワードが２個以上あるか否
かを示す信号（マルチヒットフラグ）を出力することの
有用性も知られている。R.R.Seeber and A.B.Lindguis
t,"Associative Logic for Highly Parallel System",P
roc. of F.J.C.C.(1964). には、ヒットフラグとともに
マルチヒットフラグを出力する機能をもつ連想メモリ装
置が示されており、検索動作において、複数のワードが
選択された場合に、検索対象外のデータ内容の大小順に
読み出すに際して、マルチヒットフラグを出力する機能
をもたない連想メモリ装置と比べ、少ない手順数で読み
出せることが示されている。また、検索動作時に選択さ
れるべきワードが１つしかないことが期待される場合
に、マルチヒットフラグが立っておれば、何らかのエラ
ーが起こったことがわかり、装置全体としての信頼性を
高めることができるという利点もある。
【０００３】ヒットフラグあるいはマルチヒットフラグ
を生成、出力するためには、全ワードの検索結果の論理
をとる必要がある。
を生成、出力するためには、全ワードの検索結果の論理
をとる必要がある。
【０００４】ヒットフラグを生成するためには、全ワー
ドにわたって各ワードでのヒットを示す信号の論理和を
とる必要がある。従来の連想メモリ装置では、該論理和
をとるため、基本的に各ワード対応に論理ゲートを付与
し、隣接ワード間で信号を伝搬させていた。論理和をと
るための動作時間短縮のため、ツリー構造化やブロック
階層化がなされていたが、いずれにしても、その動作時
間短縮には限界があり、特に多くのワード数をもつ連想
メモリ装置では、当該動作に長い時間が必要となってい
た。また、ツリー構造化やブロック階層化は、連想メモ
リ装置を半導体集積回路で実現する場合に、レイアウト
的に無駄領域を生じやすく、効率的なレイアウトが困難
であった。さらに、基本的に各ワード対応に論理ゲート
を付与するため、必要な金物量も膨大とならざるを得な
かった。このような全ワードにわたって各ワードでのヒ
ットを示す信号の論理和をとる機構は、検索動作で選択
された複数個のワードを順次指定するための機構である
複数選択分離回路を搭載した場合は、該複数選択分離回
路の一部として構成可能であり、金物としてのオーバヘ
ッドとはならないが、該複数選択分離回路を搭載しない
場合、そのすべてが金物としてのオーバーヘッドとなっ
ていた。
ドにわたって各ワードでのヒットを示す信号の論理和を
とる必要がある。従来の連想メモリ装置では、該論理和
をとるため、基本的に各ワード対応に論理ゲートを付与
し、隣接ワード間で信号を伝搬させていた。論理和をと
るための動作時間短縮のため、ツリー構造化やブロック
階層化がなされていたが、いずれにしても、その動作時
間短縮には限界があり、特に多くのワード数をもつ連想
メモリ装置では、当該動作に長い時間が必要となってい
た。また、ツリー構造化やブロック階層化は、連想メモ
リ装置を半導体集積回路で実現する場合に、レイアウト
的に無駄領域を生じやすく、効率的なレイアウトが困難
であった。さらに、基本的に各ワード対応に論理ゲート
を付与するため、必要な金物量も膨大とならざるを得な
かった。このような全ワードにわたって各ワードでのヒ
ットを示す信号の論理和をとる機構は、検索動作で選択
された複数個のワードを順次指定するための機構である
複数選択分離回路を搭載した場合は、該複数選択分離回
路の一部として構成可能であり、金物としてのオーバヘ
ッドとはならないが、該複数選択分離回路を搭載しない
場合、そのすべてが金物としてのオーバーヘッドとなっ
ていた。
【０００５】マルチヒットフラグを生成するためには、
上述したヒットフラグを生成する場合と比べて、各ワー
ド対応にさらに多くの論理ゲートを付与する必要があ
る。図４にヒットフラグおよびマルチヒットフラグを生
成するために各ワード対応に付与すべき１ワード分の論
理回路例を示す。
上述したヒットフラグを生成する場合と比べて、各ワー
ド対応にさらに多くの論理ゲートを付与する必要があ
る。図４にヒットフラグおよびマルチヒットフラグを生
成するために各ワード対応に付与すべき１ワード分の論
理回路例を示す。
【０００６】図４において、１００が各ワード対応に付
与すべき１ワード分の論理回路であり、１０１は対応す
るワードのヒットを示す信号が入力される信号線であ
り、１０２，１０３はそれぞれ隣接するワードへ信号を
伝搬する出力信号線であり、１０４，１０５はそれぞれ
隣接するワードからの信号が伝搬する入力信号線であ
り、１０６，１０７はそれぞれ論理和ゲートであり、１
０８は論理積ゲートである。出力信号線１０２は隣接す
るワードの入力信号線１０４に接続され、出力信号線１
０３は隣接するワードの入力信号線１０５に接続され
る。第１番目のワードへの入力信号線１０４，１０５に
は、ともに論理０を与えておく。最終ワードの出力信号
線１０２は、全ワードにわたっての各ワードのヒットを
示す信号の論理和であり、ヒットフラグである。最終ワ
ードの出力信号線１０３は、論理図から明らかなよう
に、全ワードのうち選択されたワードが２個以上ある場
合に論理１をとるマルチヒットフラグである。このよう
なマルチヒットフラグを生成するためには、ヒットフラ
グを生成する場合と比べて、各ワード対応にさらに多く
の論理ゲートを付与する必要があり、より長い動作時間
とより多くの金物量が必要であった。
与すべき１ワード分の論理回路であり、１０１は対応す
るワードのヒットを示す信号が入力される信号線であ
り、１０２，１０３はそれぞれ隣接するワードへ信号を
伝搬する出力信号線であり、１０４，１０５はそれぞれ
隣接するワードからの信号が伝搬する入力信号線であ
り、１０６，１０７はそれぞれ論理和ゲートであり、１
０８は論理積ゲートである。出力信号線１０２は隣接す
るワードの入力信号線１０４に接続され、出力信号線１
０３は隣接するワードの入力信号線１０５に接続され
る。第１番目のワードへの入力信号線１０４，１０５に
は、ともに論理０を与えておく。最終ワードの出力信号
線１０２は、全ワードにわたっての各ワードのヒットを
示す信号の論理和であり、ヒットフラグである。最終ワ
ードの出力信号線１０３は、論理図から明らかなよう
に、全ワードのうち選択されたワードが２個以上ある場
合に論理１をとるマルチヒットフラグである。このよう
なマルチヒットフラグを生成するためには、ヒットフラ
グを生成する場合と比べて、各ワード対応にさらに多く
の論理ゲートを付与する必要があり、より長い動作時間
とより多くの金物量が必要であった。
【０００７】
【発明が解決しようとする課題】以上説明したように、
従来の連想メモリ装置では、次のような欠点があること
がわかる。
従来の連想メモリ装置では、次のような欠点があること
がわかる。
【０００８】従来の連想メモリ装置では、ワード数が
多くなった場合、ヒットフラグあるいはマルチヒットフ
ラグの生成に長い時間が必要であった。 また、従来の連想メモリ装置では、ワード数が多くな
った場合、ヒットフラグあるいはマルチヒットフラグの
生成には、膨大な金物量が必要であった。 さらに、従来の連想メモリ装置では、これを半導体集
積回路で実現する場合に、ヒットフラグあるいはマルチ
ヒットフラグを生成するための回路は、レイアウト的に
無駄領域を生じやすく、効率的なレイアウトが困難であ
った。 これらの理由により、高速，大容量，低価格な連想メ
モリ装置の実現が困難であった。
多くなった場合、ヒットフラグあるいはマルチヒットフ
ラグの生成に長い時間が必要であった。 また、従来の連想メモリ装置では、ワード数が多くな
った場合、ヒットフラグあるいはマルチヒットフラグの
生成には、膨大な金物量が必要であった。 さらに、従来の連想メモリ装置では、これを半導体集
積回路で実現する場合に、ヒットフラグあるいはマルチ
ヒットフラグを生成するための回路は、レイアウト的に
無駄領域を生じやすく、効率的なレイアウトが困難であ
った。 これらの理由により、高速，大容量，低価格な連想メ
モリ装置の実現が困難であった。
【０００９】本発明は、アドレスエンコーダとして用い
る読出し専用型メモリに付加情報をプログラムし、該付
加情報あるいは該付加情報の処理結果を出力するための
機構を付与したことを特徴とし、その目的は、ヒットフ
ラグあるいはマルチヒットフラグを少ない金物量で高速
に生成することができる連想メモリ装置を実現すること
にある。
る読出し専用型メモリに付加情報をプログラムし、該付
加情報あるいは該付加情報の処理結果を出力するための
機構を付与したことを特徴とし、その目的は、ヒットフ
ラグあるいはマルチヒットフラグを少ない金物量で高速
に生成することができる連想メモリ装置を実現すること
にある。
【００１０】
【課題を解決するための手段】請求項１に記載の発明
は、アドレスエンコーダとして、検索結果に応じて対応
するワードのワードアドレスを示す情報と付加ビットを
同時に出力する読出し専用型メモリを備え、この読出し
専用型メモリは、読出し動作時にいずれのワード線も駆
動されない場合に０または１の固定の論理値を出力し、
ワード線が駆動された場合には固定の論理値と相補の論
理値が付加ビットとして出力するものである。
は、アドレスエンコーダとして、検索結果に応じて対応
するワードのワードアドレスを示す情報と付加ビットを
同時に出力する読出し専用型メモリを備え、この読出し
専用型メモリは、読出し動作時にいずれのワード線も駆
動されない場合に０または１の固定の論理値を出力し、
ワード線が駆動された場合には固定の論理値と相補の論
理値が付加ビットとして出力するものである。
【００１１】請求項２に記載の発明は、アドレスエンコ
ーダとして、検索結果に応じて対応するワードのワード
アドレスを示す情報と該ワードアドレスを示す情報の相
補の論理値を同時に出力する読出し専用型メモリと、ワ
ードアドレスを示す情報の出力とワードアドレスの相補
の論理値の出力との論理をとりその結果を出力する手段
を備え、前記読出し専用型メモリは、読出し動作時にい
ずれのワード線も駆動されない場合に０または１の固定
の論理値を出力し、複数のワード線が駆動された場合に
はワードの各ビットの出力値として、複数のワードの同
一ビット位置にプログラムされていた論理値の論理積ま
たは論理和を出力するものである。
ーダとして、検索結果に応じて対応するワードのワード
アドレスを示す情報と該ワードアドレスを示す情報の相
補の論理値を同時に出力する読出し専用型メモリと、ワ
ードアドレスを示す情報の出力とワードアドレスの相補
の論理値の出力との論理をとりその結果を出力する手段
を備え、前記読出し専用型メモリは、読出し動作時にい
ずれのワード線も駆動されない場合に０または１の固定
の論理値を出力し、複数のワード線が駆動された場合に
はワードの各ビットの出力値として、複数のワードの同
一ビット位置にプログラムされていた論理値の論理積ま
たは論理和を出力するものである。
【００１２】
【作用】請求項１に記載の発明においては、読出し動作
時に読出し専用型メモリ（以下ＲＯＭという）のいずれ
かのワード線も駆動されない場合には、０または１の固
定の論理値を出力し、ワード線が駆動された場合には前
記固定の論理値と相補の論理値が付加ビットとして出力
される。
時に読出し専用型メモリ（以下ＲＯＭという）のいずれ
かのワード線も駆動されない場合には、０または１の固
定の論理値を出力し、ワード線が駆動された場合には前
記固定の論理値と相補の論理値が付加ビットとして出力
される。
【００１３】また、請求項２に記載の発明においては、
読出し動作時にいずれのワード線も駆動されない場合に
０または１の固定の論理値を出力し、複数のワード線が
駆動された場合にはワードの各ビットの出力値として、
前記複数のワードの同一ビット位置にプログラムされて
いた論理値の論理積または論理和を出力する。
読出し動作時にいずれのワード線も駆動されない場合に
０または１の固定の論理値を出力し、複数のワード線が
駆動された場合にはワードの各ビットの出力値として、
前記複数のワードの同一ビット位置にプログラムされて
いた論理値の論理積または論理和を出力する。
【００１４】
【実施例】図１は本発明の第１の実施例であり、アドレ
スエンコーダとして用いる読出し専用型メモリ（ＲＯ
Ｍ）に１ビットの付加情報をプログラムし、該付加ビッ
トの情報をも出力する手段を付与したことを特徴とする
連想メモリ装置の構成図である。図１では、４ワード分
の構成図を示している。図１において、１０は４ワード
からなる連想メモリセルアレイ部であり、１１〜１４は
それぞれ連想メモリワードであり、２０はアドレスエン
コーダとして用いられる付加ビットもプログラムされた
４ワード×３ビットのＲＯＭであり、２１〜２４はそれ
ぞれ対応する前記連想メモリワード１１〜１４からの検
索結果に対応してワードアドレスを出力するに際して駆
動するＲＯＭ２０のワード線である。３１〜３４はそれ
ぞれ前記ＲＯＭ２０のワードであり、Ｐ３１で示される
２ビットがワードアドレスがプログラムされているビッ
ト位置であり、Ｐ３２が付加ビットがプログラムされて
いるビット位置である。ＲＯＭ２０の各ワード３１〜３
４に記されている０／１の値は、プログラムされている
情報を示す。３５，３６はワードアドレスを装置外部に
出力するための２ビットのアドレス出力線であり、３７
は付加ビットの情報を装置外部に出力するための１ビッ
トの付加ビット出力線である。
スエンコーダとして用いる読出し専用型メモリ（ＲＯ
Ｍ）に１ビットの付加情報をプログラムし、該付加ビッ
トの情報をも出力する手段を付与したことを特徴とする
連想メモリ装置の構成図である。図１では、４ワード分
の構成図を示している。図１において、１０は４ワード
からなる連想メモリセルアレイ部であり、１１〜１４は
それぞれ連想メモリワードであり、２０はアドレスエン
コーダとして用いられる付加ビットもプログラムされた
４ワード×３ビットのＲＯＭであり、２１〜２４はそれ
ぞれ対応する前記連想メモリワード１１〜１４からの検
索結果に対応してワードアドレスを出力するに際して駆
動するＲＯＭ２０のワード線である。３１〜３４はそれ
ぞれ前記ＲＯＭ２０のワードであり、Ｐ３１で示される
２ビットがワードアドレスがプログラムされているビッ
ト位置であり、Ｐ３２が付加ビットがプログラムされて
いるビット位置である。ＲＯＭ２０の各ワード３１〜３
４に記されている０／１の値は、プログラムされている
情報を示す。３５，３６はワードアドレスを装置外部に
出力するための２ビットのアドレス出力線であり、３７
は付加ビットの情報を装置外部に出力するための１ビッ
トの付加ビット出力線である。
【００１５】図２は、本発明の連想メモリ装置のアドレ
スエンコーダとして用いることができる読出し専用型メ
モリつまりＲＯＭ２０の回路構成例である。図２では、
図１のＲＯＭ２０に対応する４ワード×３ビット分の回
路図を示している。図２において、２１〜２４は図１と
同じで、それぞれＲＯＭ２０のワード線であり、３５，
３６は同じくそれぞれＲＯＭ２０のアドレス出力線、３
７は付加ビット出力線であり、３８は電源線で、それぞ
れ電源に接続されている。Ｑはそれぞれｎ−ＭＯＳトラ
ンジスタであり、ＩＮＶは出力インバータである。
スエンコーダとして用いることができる読出し専用型メ
モリつまりＲＯＭ２０の回路構成例である。図２では、
図１のＲＯＭ２０に対応する４ワード×３ビット分の回
路図を示している。図２において、２１〜２４は図１と
同じで、それぞれＲＯＭ２０のワード線であり、３５，
３６は同じくそれぞれＲＯＭ２０のアドレス出力線、３
７は付加ビット出力線であり、３８は電源線で、それぞ
れ電源に接続されている。Ｑはそれぞれｎ−ＭＯＳトラ
ンジスタであり、ＩＮＶは出力インバータである。
【００１６】図２において、全ワードのワード線２１〜
２４がどれも駆動されない場合は、回路図から明らかな
ように３ビットの出力はすべて論理０となる。また、あ
る１つのワード線が駆動されると、プログラムされた情
報が読出される。たとえば、ワード線２３が駆動される
と、各出力線３５，３６，３７はそれぞれ論理１，０，
１となる。さらに、複数のワード線が駆動された場合
は、アドレス出力線３５，３６は駆動されるワード線に
依存した値を出力するが、付加ビット出力線３７には常
に論理１が出力される。
２４がどれも駆動されない場合は、回路図から明らかな
ように３ビットの出力はすべて論理０となる。また、あ
る１つのワード線が駆動されると、プログラムされた情
報が読出される。たとえば、ワード線２３が駆動される
と、各出力線３５，３６，３７はそれぞれ論理１，０，
１となる。さらに、複数のワード線が駆動された場合
は、アドレス出力線３５，３６は駆動されるワード線に
依存した値を出力するが、付加ビット出力線３７には常
に論理１が出力される。
【００１７】以下、図１と図２を用いて付加ビットを出
力することによりヒットフラッグが出力されることを説
明する。まず、検索動作を行い、該検索動作で選択され
たワードについてＲＯＭ２０のワード線２１〜２４を駆
動する。この動作によって、アドレス出力線３５，３６
と付加ビット出力線３７には、次のような信号が出力さ
れる。
力することによりヒットフラッグが出力されることを説
明する。まず、検索動作を行い、該検索動作で選択され
たワードについてＲＯＭ２０のワード線２１〜２４を駆
動する。この動作によって、アドレス出力線３５，３６
と付加ビット出力線３７には、次のような信号が出力さ
れる。
【００１８】選択されたワードがない場合： アドレス出力線３５，３６＝（０，０） 付加ビ
ット出力線３７＝０ 選択されたワードが１ワードの場合： アドレス出力線３５，３６＝選択ワードのアドレス 付加ビット出力線３７＝１ 選択されたワードが複数の場合： アドレス出力線３５，３６＝不定 付加ビ
ット出力線３７＝１ 付加ビット出力線３７には、選択ワードがある場合に論
理１、選択ワードがない場合に論理０が出力されてお
り、付加ビット出力線３７の情報がヒットフラグとなっ
ていることがわかる。
ット出力線３７＝０ 選択されたワードが１ワードの場合： アドレス出力線３５，３６＝選択ワードのアドレス 付加ビット出力線３７＝１ 選択されたワードが複数の場合： アドレス出力線３５，３６＝不定 付加ビ
ット出力線３７＝１ 付加ビット出力線３７には、選択ワードがある場合に論
理１、選択ワードがない場合に論理０が出力されてお
り、付加ビット出力線３７の情報がヒットフラグとなっ
ていることがわかる。
【００１９】なお、検索動作の後、アドレスを読み出し
た場合、ヒットフラッグが論理０のときは、出力された
アドレスを無視すればよく、動作上のオーバヘッドはな
い。
た場合、ヒットフラッグが論理０のときは、出力された
アドレスを無視すればよく、動作上のオーバヘッドはな
い。
【００２０】本実施例では、アドレスエンコーダ用のＲ
ＯＭ２０として、図２に示すようないずれのワード線も
駆動されない場合に、０の固定論理値を出力するＲＯＭ
２０を用いるとして説明を行ったが、これは、いずれの
ワード線も駆動されない場合に１の固定論理値を出力す
るＲＯＭを用いても同様に構成できることは明らかであ
る。
ＯＭ２０として、図２に示すようないずれのワード線も
駆動されない場合に、０の固定論理値を出力するＲＯＭ
２０を用いるとして説明を行ったが、これは、いずれの
ワード線も駆動されない場合に１の固定論理値を出力す
るＲＯＭを用いても同様に構成できることは明らかであ
る。
【００２１】図３は、本発明の第２の実施例であり、ア
ドレスエンコーダとして用いる読出し専用型メモリ（Ｒ
ＯＭ）４０にワードアドレスを示す情報とともに当該ワ
ードアドレスを示す情報の相補情報をプログラムすると
ともに、該ワードアドレスに対応するビット位置の情報
と該相補情報に対応するビット位置の情報との論理をと
った結果をも出力する手段を付与したことを特徴とする
連想メモリ装置である。
ドレスエンコーダとして用いる読出し専用型メモリ（Ｒ
ＯＭ）４０にワードアドレスを示す情報とともに当該ワ
ードアドレスを示す情報の相補情報をプログラムすると
ともに、該ワードアドレスに対応するビット位置の情報
と該相補情報に対応するビット位置の情報との論理をと
った結果をも出力する手段を付与したことを特徴とする
連想メモリ装置である。
【００２２】図３では、４ワード分の構成図を示してい
る。図３において、１０〜１４，２１〜２４は図１の場
合と同様であり、１０は４ワードからなる連想メモリセ
ルアレイ部であり、１１〜１４はそれぞれ連想メモリワ
ードであり、２１〜２４はそれぞれ対応する連想メモリ
ワード１１〜１４からの検索結果に対応してワードアド
レスを出力するに際して駆動するＲＯＭのワード線であ
る。４０はアドレスエンコーダとして用いられるワード
アドレスを示す情報とともに当該ワードアドレスを示す
情報の相補情報もプログラムされた４ワード×４ビット
のＲＯＭであり、４１〜４４はそれぞれＲＯＭ４０のワ
ードであり、Ｐ４１で示される２ビットがワードアドレ
スがプログラムされているビット位置であり、Ｐ４２が
ワードアドレスを示す情報の相補情報がプログラムされ
ているビット位置である。
る。図３において、１０〜１４，２１〜２４は図１の場
合と同様であり、１０は４ワードからなる連想メモリセ
ルアレイ部であり、１１〜１４はそれぞれ連想メモリワ
ードであり、２１〜２４はそれぞれ対応する連想メモリ
ワード１１〜１４からの検索結果に対応してワードアド
レスを出力するに際して駆動するＲＯＭのワード線であ
る。４０はアドレスエンコーダとして用いられるワード
アドレスを示す情報とともに当該ワードアドレスを示す
情報の相補情報もプログラムされた４ワード×４ビット
のＲＯＭであり、４１〜４４はそれぞれＲＯＭ４０のワ
ードであり、Ｐ４１で示される２ビットがワードアドレ
スがプログラムされているビット位置であり、Ｐ４２が
ワードアドレスを示す情報の相補情報がプログラムされ
ているビット位置である。
【００２３】ＲＯＭ４０の各ワードに記されている０／
１の値は、プログラムされている情報を示す。４５，４
６はワードアドレスを装置外部に出力するための２ビッ
トのアドレス出力線であり、４７，４８はワードアドレ
スを示す情報の相補情報の出力線であり、５０はワード
アドレスに対応するビット位置の情報とその相補情報に
対応するビット位置の情報との論理をとる論理ブロック
であり、６１，６２はそれぞれ論理ブロック５０の出力
を装置外部に出力する出力線であり、６３は内部信号線
であり、５１〜５３はそれぞれ排他的論理和ゲートであ
り、５４は論理積ゲートであり、５５は論理和ゲートで
ある。なお、本実施例に用いることができるＲＯＭ４０
の回路構成例としては、プログラムすべき情報は異なる
が、第１の実施例の場合と同様な図２の回路構成例をあ
げることができる。
１の値は、プログラムされている情報を示す。４５，４
６はワードアドレスを装置外部に出力するための２ビッ
トのアドレス出力線であり、４７，４８はワードアドレ
スを示す情報の相補情報の出力線であり、５０はワード
アドレスに対応するビット位置の情報とその相補情報に
対応するビット位置の情報との論理をとる論理ブロック
であり、６１，６２はそれぞれ論理ブロック５０の出力
を装置外部に出力する出力線であり、６３は内部信号線
であり、５１〜５３はそれぞれ排他的論理和ゲートであ
り、５４は論理積ゲートであり、５５は論理和ゲートで
ある。なお、本実施例に用いることができるＲＯＭ４０
の回路構成例としては、プログラムすべき情報は異なる
が、第１の実施例の場合と同様な図２の回路構成例をあ
げることができる。
【００２４】図２に示すＲＯＭ２０において、複数のワ
ード線２１〜２４が駆動され、同一ビット位置に論理０
と１が混在している場合は、回路図から明らかなよう
に、論理１が優先されて出力される。たとえば、図２に
おいて、ワード線２１と２３が同時に駆動されると、各
出力線３５〜３７にはそれぞれ１，０，１が出力され
る。これは、ワード線２１が駆動された場合の（０，
０，１）とワード線２３が駆動された場合の（１，０，
１）が対応するビット位置で論理１が優先出力されるた
めである。
ード線２１〜２４が駆動され、同一ビット位置に論理０
と１が混在している場合は、回路図から明らかなよう
に、論理１が優先されて出力される。たとえば、図２に
おいて、ワード線２１と２３が同時に駆動されると、各
出力線３５〜３７にはそれぞれ１，０，１が出力され
る。これは、ワード線２１が駆動された場合の（０，
０，１）とワード線２３が駆動された場合の（１，０，
１）が対応するビット位置で論理１が優先出力されるた
めである。
【００２５】以下、図３と図２を用いて、ヒットフラッ
グとマルチヒットフラッグが出力されることを説明す
る。まず、検索動作を行い、該検索動作で選択されたワ
ードについて、ＲＯＭ４０のワード線２１〜２４を駆動
する。この動作によって、アドレス出力線４５，４６と
相補情報の出力線４７，４８および論理ブロック５０の
内部信号線６３と出力線６１，６２には次のような信号
が出力される。 選択されたワードがない場合： アドレス出力線４５，４６ ＝（０，０） 相補情報の出力線４７，４８＝（０，０） 内部信号線６３＝０ 出力線６１＝０ 出力線６２＝０ 選択されたワードが１ワードの場合： アドレス出力線４５，４６ ＝選択ワードのアドレス 相補情報の出力線４７，４８＝選択ワードのアドレスの
相補情報 内部信号線６３＝１ 出力線６１＝１ 出力線６２＝０ 選択されたワードが複数の場合：ＲＯＭ４０の複数の
ワード線が駆動されるため、同一ビット位置の論理１が
優先されて出力される。このため、ＲＯＭ４０の出力線
４５〜４８がとりうる値の組み合わせは、（０，１，
１，１），（１，０，１，１），（１，１，１，０），
（１，１，０，１），（１，１，１，１）の５種類のみ
となる。このいずれの場合においても、 内部信号線６３＝０ 出力線６１＝１ 出力線６２＝１ となる。
グとマルチヒットフラッグが出力されることを説明す
る。まず、検索動作を行い、該検索動作で選択されたワ
ードについて、ＲＯＭ４０のワード線２１〜２４を駆動
する。この動作によって、アドレス出力線４５，４６と
相補情報の出力線４７，４８および論理ブロック５０の
内部信号線６３と出力線６１，６２には次のような信号
が出力される。 選択されたワードがない場合： アドレス出力線４５，４６ ＝（０，０） 相補情報の出力線４７，４８＝（０，０） 内部信号線６３＝０ 出力線６１＝０ 出力線６２＝０ 選択されたワードが１ワードの場合： アドレス出力線４５，４６ ＝選択ワードのアドレス 相補情報の出力線４７，４８＝選択ワードのアドレスの
相補情報 内部信号線６３＝１ 出力線６１＝１ 出力線６２＝０ 選択されたワードが複数の場合：ＲＯＭ４０の複数の
ワード線が駆動されるため、同一ビット位置の論理１が
優先されて出力される。このため、ＲＯＭ４０の出力線
４５〜４８がとりうる値の組み合わせは、（０，１，
１，１），（１，０，１，１），（１，１，１，０），
（１，１，０，１），（１，１，１，１）の５種類のみ
となる。このいずれの場合においても、 内部信号線６３＝０ 出力線６１＝１ 出力線６２＝１ となる。
【００２６】出力線６１には、選択ワードがある場合に
論理１，選択ワードがない場合に論理０が出力されてお
り、出力線６１の情報がヒットフラッグとなっているこ
とがわかる。また、出力線６２には選択ワードが複数あ
る場合に論理１、それ以外の場合に論理０が出力されて
おり、出力線６２の情報がマルチヒットフラッグとなっ
ていることがわかる。なお、内部信号線６３は選択ワー
ドが１個の場合にのみ論理１を取り、それ以外の場合に
は論理０をとっており、この信号を装置外部に出力して
も良い。
論理１，選択ワードがない場合に論理０が出力されてお
り、出力線６１の情報がヒットフラッグとなっているこ
とがわかる。また、出力線６２には選択ワードが複数あ
る場合に論理１、それ以外の場合に論理０が出力されて
おり、出力線６２の情報がマルチヒットフラッグとなっ
ていることがわかる。なお、内部信号線６３は選択ワー
ドが１個の場合にのみ論理１を取り、それ以外の場合に
は論理０をとっており、この信号を装置外部に出力して
も良い。
【００２７】本実施例では、アドレスエンコーダ用のＲ
ＯＭとして、図２に示すようないずれのワード線も駆動
されない場合に０の固定論理値を出力し、複数のワード
線が駆動された場合にワード線が駆動されたワードの同
一ビット位置のプログラムされたデータに０と１が混在
したとき、常に１の固定論理値を出力するＲＯＭを用い
るとして説明を行ったが、これは、論理ブロック５０の
論理を変更することにより、いずれのワード線も駆動さ
れない場合に１の固定論理値を出力し、複数のワード線
が駆動された場合に論理０が優先的に出力されるＲＯＭ
を用いても、同様に構成できることは明らかである。
ＯＭとして、図２に示すようないずれのワード線も駆動
されない場合に０の固定論理値を出力し、複数のワード
線が駆動された場合にワード線が駆動されたワードの同
一ビット位置のプログラムされたデータに０と１が混在
したとき、常に１の固定論理値を出力するＲＯＭを用い
るとして説明を行ったが、これは、論理ブロック５０の
論理を変更することにより、いずれのワード線も駆動さ
れない場合に１の固定論理値を出力し、複数のワード線
が駆動された場合に論理０が優先的に出力されるＲＯＭ
を用いても、同様に構成できることは明らかである。
【００２８】
【発明の効果】以上説明したように、アドレスエンコー
ダ用のＲＯＭを用いてヒットフラッグあるいはマルチヒ
ットフラッグを生成，出力する連想メモリ装置が実現で
きたため、以下に示す利点が生ずる。 ［請求項１記載の発明に関して］ （１）ヒットフラッグがアドレスエンコーダ用のＲＯＭ
に１ビットの情報を付加するだけで生成できるため、必
要金物量を低減できる。 （２）特に半導体集積回路技術で連想メモリ装置を構成
する場合、ＲＯＭは規則的なレイアウトで連想メモリセ
ルアレイ部と整合した効率的な配置が可能であり、連想
メモリ装置の大容量化が実現できる。 （３）ヒットフラッグ生成に必要な時間がＲＯＭの読出
し時間で規定されるため、ＲＯＭを最適設計することに
より、高速なヒットフラッグ生成が実現でき、高速な連
想メモリ装置の実現が可能となる。 （４）特に連想メモリ装置のワード数が増加した場合、
ＲＯＭの読出し時間の増加割合が小さいため、その効果
がより発揮できる。 ［請求項２記載の発明に関して］ （５）ヒットフラッグおよびマルチヒットフラッグがお
もにアドレスエンコーダ用のＲＯＭを用いて生成できる
ため、必要金物量を低減できる。 （６）特に半導体集積回路技術で連想メモリ装置を構成
する場合、ＲＯＭは規則的なレイアウトで連想メモリセ
ルアレイ部と整合した効率的な配置が可能であり、連想
メモリ装置の大容量化が実現できる。 （７）ヒットフラッグおよびマルチヒットフラッグ生成
に必要な時間がＲＯＭの読出し時間で規定されるため、
ＲＯＭを最適設計することにより、高速なヒットフラッ
グ生成が実現でき、高速な連想メモリ装置の実現が可能
となる。 （８）特に連想メモリ装置のワード数が増加した場合、
ＲＯＭの読出し時間の増加割合が小さいため、その効果
がより発揮できる。
ダ用のＲＯＭを用いてヒットフラッグあるいはマルチヒ
ットフラッグを生成，出力する連想メモリ装置が実現で
きたため、以下に示す利点が生ずる。 ［請求項１記載の発明に関して］ （１）ヒットフラッグがアドレスエンコーダ用のＲＯＭ
に１ビットの情報を付加するだけで生成できるため、必
要金物量を低減できる。 （２）特に半導体集積回路技術で連想メモリ装置を構成
する場合、ＲＯＭは規則的なレイアウトで連想メモリセ
ルアレイ部と整合した効率的な配置が可能であり、連想
メモリ装置の大容量化が実現できる。 （３）ヒットフラッグ生成に必要な時間がＲＯＭの読出
し時間で規定されるため、ＲＯＭを最適設計することに
より、高速なヒットフラッグ生成が実現でき、高速な連
想メモリ装置の実現が可能となる。 （４）特に連想メモリ装置のワード数が増加した場合、
ＲＯＭの読出し時間の増加割合が小さいため、その効果
がより発揮できる。 ［請求項２記載の発明に関して］ （５）ヒットフラッグおよびマルチヒットフラッグがお
もにアドレスエンコーダ用のＲＯＭを用いて生成できる
ため、必要金物量を低減できる。 （６）特に半導体集積回路技術で連想メモリ装置を構成
する場合、ＲＯＭは規則的なレイアウトで連想メモリセ
ルアレイ部と整合した効率的な配置が可能であり、連想
メモリ装置の大容量化が実現できる。 （７）ヒットフラッグおよびマルチヒットフラッグ生成
に必要な時間がＲＯＭの読出し時間で規定されるため、
ＲＯＭを最適設計することにより、高速なヒットフラッ
グ生成が実現でき、高速な連想メモリ装置の実現が可能
となる。 （８）特に連想メモリ装置のワード数が増加した場合、
ＲＯＭの読出し時間の増加割合が小さいため、その効果
がより発揮できる。
【図１】本発明にかかる連想メモリ装置の第１の実施例
を示す構成図である。
を示す構成図である。
【図２】図１の実施例における読出し専用型メモリ（Ｒ
ＯＭ）の回路構成例である。
ＯＭ）の回路構成例である。
【図３】本発明にかかる連想メモリ装置の第２の実施例
を示す構成図である。
を示す構成図である。
【図４】従来の連想メモリ装置におけるヒットフラッグ
およびマルチヒットフラッグを生成するために各ワード
対応に付与すべき１ワード分の論理回路例を示す図であ
る。
およびマルチヒットフラッグを生成するために各ワード
対応に付与すべき１ワード分の論理回路例を示す図であ
る。
１０ 連想メモリセルアレイ部 １１ 連想メモリワード １２ 連想メモリワード １３ 連想メモリワード １４ 連想メモリワード ２０ ＲＯＭ ２１ ワード線 ２２ ワード線 ２３ ワード線 ２４ ワード線 ３１ ＲＯＭ２０のワード ３２ ＲＯＭ２０のワード ３３ ＲＯＭ２０のワード ３４ ＲＯＭ２０のワード ３５ アドレス出力線 ３６ アドレス出力線 ３７ 付加ビット出力線 Ｑ ｎ−ＭＯＳトランジスタ ＩＮＶ 出力インバータ ４０ ワードアドレス専用型メモリ（ＲＯＭ） ５０ 論理ブロック
Claims (2)
- 【請求項１】 データを記憶するとともに該記憶された
データに対する検索結果を生成する複数個のワードと、
該検索結果に応じて対応するワードのワードアドレスを
生成，出力するためのアドレスエンコーダを有する連想
メモリ装置において、 該アドレスエンコーダとして、前記検索結果に応じて対
応するワードのワードアドレスを示す情報と付加ビット
を同時に出力する読出し専用型メモリを備え、 前記読出し専用型メモリは、読出し動作時にいずれのワ
ード線も駆動されない場合に０または１の固定の論理値
を出力し、ワード線が駆動された場合には前記固定の論
理値と相補の論理値が付加ビットとして出力される読出
し専用型メモリであることを特徴とする連想メモリ装
置。 - 【請求項２】 データを記憶するとともに該記憶された
データに対する検索結果を生成する複数個のワードと、
該検索結果に応じて対応するワードのワードアドレスを
生成，出力するためのアドレスエンコーダを有する連想
メモリ装置において、 該アドレスエンコーダとして、前記検索結果に応じて対
応するワードのワードアドレスを示す情報と該ワードア
ドレスを示す情報の相補の論理値を同時に出力する読出
し専用型メモリと、前記ワードアドレスを示す情報の出
力と前記ワードアドレスの相補の論理値の出力との論理
をとりその結果を出力する手段を備え、 前記読出し専用型メモリは、読出し動作時にいずれのワ
ード線も駆動されない場合に０または１の固定の論理値
を出力し、複数のワード線が駆動された場合にはワード
の各ビットの出力値として、前記複数のワードの同一ビ
ット位置にプログラムされていた論理値の論理積または
論理和を出力する読出し専用型メモリであることを特徴
とする連想メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5023416A JP2783954B2 (ja) | 1993-01-20 | 1993-01-20 | 連想メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5023416A JP2783954B2 (ja) | 1993-01-20 | 1993-01-20 | 連想メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06215582A true JPH06215582A (ja) | 1994-08-05 |
| JP2783954B2 JP2783954B2 (ja) | 1998-08-06 |
Family
ID=12109898
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5023416A Expired - Lifetime JP2783954B2 (ja) | 1993-01-20 | 1993-01-20 | 連想メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2783954B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6816396B2 (en) | 2003-04-01 | 2004-11-09 | International Business Machines Corporation | Apparatus for detecting multiple hits in a CAMRAM memory array |
| KR20130096199A (ko) | 2012-02-21 | 2013-08-29 | 다이이치 고교 세이야쿠 가부시키가이샤 | 수크로오스 방향족 모노카르본산 에스테르 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63188893A (ja) * | 1987-01-30 | 1988-08-04 | Mitsubishi Electric Corp | 記憶装置 |
| JPH04325996A (ja) * | 1991-04-26 | 1992-11-16 | Toshiba Corp | 半導体連想記憶装置 |
| JPH05101682A (ja) * | 1991-10-09 | 1993-04-23 | Kawasaki Steel Corp | 内容アドレス式メモリ |
-
1993
- 1993-01-20 JP JP5023416A patent/JP2783954B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63188893A (ja) * | 1987-01-30 | 1988-08-04 | Mitsubishi Electric Corp | 記憶装置 |
| JPH04325996A (ja) * | 1991-04-26 | 1992-11-16 | Toshiba Corp | 半導体連想記憶装置 |
| JPH05101682A (ja) * | 1991-10-09 | 1993-04-23 | Kawasaki Steel Corp | 内容アドレス式メモリ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6816396B2 (en) | 2003-04-01 | 2004-11-09 | International Business Machines Corporation | Apparatus for detecting multiple hits in a CAMRAM memory array |
| KR20130096199A (ko) | 2012-02-21 | 2013-08-29 | 다이이치 고교 세이야쿠 가부시키가이샤 | 수크로오스 방향족 모노카르본산 에스테르 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2783954B2 (ja) | 1998-08-06 |
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Legal Events
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