JPS605498A - 連想メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、メモリのすべてのセルについて同時圧アドレ
スして検索できるように構成した連想メモリ装置に関す
る。

〔発明の背景〕

連想メモリ装置は、・０埋的ロケーション（記憶位置）
ではな（、その記憶内容により検索２行な５ものである
。他のメモリ装置と同様に、連想メモリ装置を構成する
各セルは、１ビツトの情報を記憶１−る。所定数の連続
したビットは、データの１ワードを形成する。連想メモ
リの検索においては、メモリ内のすべてのワードを一連
のデータ・ビットから成る既ヂｕの検案パターンと同時
に（並列Ｋ）比較する。一致を検出すると、　４ｉした
ワードを記１．シするセルの物理的ロケーションを決定
する。連想メモリ装置の主な特徴は、本来１ワードを検
索する時間内にメモリ全体を迅速に検索できる点忙ある
。

しかし、一般に、連想メモリ装置は、本積回路として構
成しても外部ピンを各メモリ・セルに接続する必要があ
るため、その記憶谷肝が比較的小さいという人魚がある
。すなわち、各ビンを従続する必要があるため、現在の
集積技術火使用してメモリ・セルの大きさを減少しよう
としても制約を受けざるをえなかったのである。したか
つて、一般に連想メモリ装置のピン故を減らすことが望
ましく、それに応じて与えられた物理的メモリ空間に°
対する連想メモリ装置の記憶容量を増すことができる。

また、連想メモリ装置を構成するには通常相当量の外部
ロジック回路を必要とするので、これら外部ロジック回
路は連想メモリ装置を大形且つ高価にしている。したが
って、連想メモリ装置の外部四シックな最小にするのが
望ましい。これらの問題は、ラムらに与えられた米国特
許第４，２５７，１１０号及びモツチに与えられた米国
特許第４，１５９，５３８号に示されるように、当業者
に成る程度認識されていた。

〔発明の目的〕

したがって、本発明の目的は、安価にして小形であるが
記憶容量の大きな連想メモリ装置ヲ提供するにある。

〔発明の概要〕

本発明の連想メモリ装置は、メモリに記１．ホされ且つ
与えられた検索パターンと一致するワードＺ連想的に検
索する手段を有する連想メモリ配列（アレイ）と、各々
かメモリ・アレイの各ワードロケーション毎に設けられ
、メモリ・アレイ内で最初に一致したワードのロケーシ
ョンに関連する出力信号を発生する複数の一致検出回路
と、これら一致検出回路の出力信号釦応答して最初に−
°致したワードを記憶したメモリ・アレイ内の物理的ロ
ケーションを決定するロケーション決定手段とを具えて
いる。

更Ｋ、本発明の連想メモリ装置は、物理的ロケーション
によりメモリ・アレイにアクセスする手段と、メモリ・
アレイにデータをロード（格納）し、且つこのメモリ・
アレイからデータを読出す手段とを含めてもよい。そう
すると、本発明のメモリ装置は、連想メモリとしても、
従来のメモリとしても使用できる。

以下、図示の実施例に基いて本発明火具体的に説明する
。

〔発明の実施例〕

第１図は、本発明の実施例を全体的に示すブロック図で
ある。データは、２５６　Ｘ　１６のＣＡＭ　（ｃｏｎ
ｔｅｎｔａｄｄｒｅｓｓａｂｌｅ　ｍｅｍｏｒｙ一連想
メモリ）アレイＵに記１．轍させる。ＣＡＭアレイ（１
１１ば、すべて同じビット長の所定αのデータ・ワード
を記憶している。マスク／デーク、Ｉム動回路ｔ１３１
及びアドレス・デコーダ（ＩＪ）は、共にＣＡ　Ｍ　（
ＩＩＩ　ＶＣ直接アクセスする。一致検出ブロックθη
は、各々がＣＡＭ（ＩＩＩ内の各ワードに対応する複数
の一致検出回路で構成する。ＣＡＭＱυの各ワード・ロ
ケーションは、連想検索を行なう際にそのワードの一致
又は不−紋ン示す出力信号線を備えている。ＣＡＭ（Ｉ
ｌｌからの出力信号線は、それぞれ対応する一致検出回
路に接続される。各ワード・ロケーションに対応する各
一致演出回路の出力信号乞アドレス・エンコーダ（ロケ
ーション決定手段）ｕ■に供給し、このエンコーダ（【
９よりメモリ出力信号を得る。上述した全回路は、代表
的に単一チップ内に形成しうる。よって、連想メモリ装
置に必要な付加的外部ロジック回路の鴬を大＋１’ｆｆ
ｌに６λら丁ことかできる。

メモリ用の＊ｌＪ　１ｍロジックも、第１図に示されて
いる。チップ・イネーブル（可能化）４５号Ｅが「高」
で且つ連想モード信号Ｓか「低」のとき、アンド・ゲー
ト（１５ａ）からの出力がアドレス・デコーダｕ５を可
能化すなわち動作可能とする。前段のどの一致検出回路
忙おいても一致が検出されなかった場合、インバータ（
１７ａ）釦よりその一致検出回路ａ７）が可能化される
。−散出力信号Ｍが「高」であり、且つ信号Ｓも「高」
で連想モードを示す場合、アンド・ゲート（１９ａ）が
アドレス・エンコーダｆｉｌを可能化する。一致検出フ
・°ロックＯＤからの一致出力線にも％制御ロジックな
役ける。一致信号は、アンド・グー）　（１７ｂ）　Ｋ
供給する。信号Ｅが「高」で、一致信号も「高」のとき
、アンド・グー）　（１７ｂ）の出力は「高」である。

−散出力信号Ｍは、線（１７Ｃ）に供給される。また、
アンド・ゲート（１７ｂ）の出力なオア・ゲート（１７
ｄ）の一方の入力として供給する。このグー）　（１７
ｄ）の他方の入力はアンド・グー）　（１７ｅ）の出力
であり、この出力は　（ｇ号Ｅが「低」で信号Ｓが「高
」のとき「高」である。オア・グー）　（１７ｄ）の出
力りは、テイスエープル（不能化）１Ｂ号であり、メモ
リの次のチップを不能化（禁止）する。これらの＃　ｆ
ｉｌｌにづいては、またあとで述べる。

後述する如く、各−散検出回路及び駆動回路の新規な構
成並びにＣＡＭＱｌ）［対して信号線をマルチプレクサ
（多重化）及びデマルチプレクス（分離）するアドレス
・エンコーダ及びデコーダを用いることにより、ＣＡＭ
ＣＩｌｌに必要なピン数を減少することができる。この
ピン数の減少により、本発明の連想メモリ装置において
は、類似した従来の連想メモリ装置以上にデータ記憶密
度を増加できる。

第１図の装置は、普通モードで利用することもできる。

このモードでは、ＣＡＭはランダム・アクセス・メモリ
（ｉｔＡＭ）として作用し、アドレス・デコーダａ四が
物理的ロケーションに基いてメモリ内のデータをアドレ
スする。デコーダｔ１！＋１は従来型式のものであり、
その詳細な睨明は省略する。

上述の普通モードで装置が動作しているときは、アドレ
ス・エンコーダ（１９はｔ＋］［Ｍ化されない。この普
通モードにおいては、詳細に後述するように、マスク／
データ駆動回路（１３）を介してデータをメモリに書込
み、それより読出す。

装置が連想モードで動作する場合、Ｉ制御ロジック釦よ
り、アドレス・デコーダ（１９は可能化されずアドレス
・エンコーダ（＋！１カ可能化さｉｔル。ＣＡＭの検索
に用いる予め選択した検索ワードは、マスク／データ駆
動回路（１３に供給される。マスク／データ駆動回路１
１３は、予め選択したパターンでマスク信号を発生する
。検索ワードの各ビット位咋を選択的にマスクして得た
検索パターンと対比しつつ、１データ・ワードを記憶し
た各メモリ・ロケーションを並列にすなわち同時に検索
する。これら各メモリ・ロケーションからの出力線の信
号は、そのロケーションにおけるワードの一致又は不一
致を示す。また、これらの連想検索に使われない検索ワ
ードのピット位置において、データをＣＡＭから読出し
たり、これに騰込んだりしうる。

ＣＡＭｔｌｌｌからの出力信号は、　ｖｌ数の一致慣出
回路ｔ１７１に供給される。連想メモリにおいて一致信
号を発生する第１すなわち最下位のワード・ロケーショ
ンに対応するｌりの一致検出回路のみ、−代を示°す出
力を発生する。メモリ内に実際に一致する複数のワード
があったとしても、他のすべての一致検出回路の出力は
、一致を示さないで不一致を示す。よって、一致検出ブ
ロック（１７１は、実際上一致信号優先回路として作用
する。ブロック（Ｉη内の各−散積出回路は、一致信号
及び多重一致信号（メモリのもつと下位のワードで既に
一致が生じていた場合）を発生し、これらの信号を次の
上位−散積出回路に送る。−散積出回路のブロックａＤ
から実際に１つでも一致信号出力があれば、これはアド
レス・エンコーダα湧に供給される。このエンコーダは
、従来のマルチプレクサである。エンコーダ（１旧よ、
一致したワードを格納しているＣＡＭ０υ内の物理的ロ
ケーションのアドレスを決定（エンコード）する。

第２図は、ｃＡＭｊｌＨ内の単一セルすなわち１ピツト
のデータ２記１怠する構造の例を示すロジック・ブロッ
ク図である。上述の如く、ＣＡＭｄｌ及びその中の各記
憶セルは、ＲＡＭモード又は連想モードのいずれでも動
作する。ＲＡＭモードでは、データは、メモリ忙書込ま
れそれより読出されるが、物理的ロケーションに応じて
ランダムにアクセスされる。また、連想モードでは、メ
モリ忙記憶されたデータは、並列にアドレスされて所定
の検索パターンにより、すなわち内容により検索される
。

第２図において、マスク線（２Ｄの状態及びＳ（連想モ
ード信号）信号線の状態により、第２図に示すセルは、
ＲＡ　Ｍモードで動作するか又は連想モードで動作する
かが決定される。Ｓ信号線は、オア・ゲート囚、ナンド
・ゲート（ハ）及びナンド・ゲート（オープン・コレク
タ）四の１人力になっている。Ｓ信号線が「低」でマス
ク線Ｑυも「低」の場合、セルはＲＡＭモードになり、
データはセルに書込まれこれより読出される。データ・
ビットは、ラッチ關にｄ己１．依される。データ線（召
）のデータは、アンド・ゲートＣ印へのクロックイＨ号
人力Ｃに市１ｊ１１１ＩＩすれてラッチｔ２５１　Ｋ　
ｆＪ込まれる。アンドゲート（ハ）及び備への凡人力信
号が「高」のとき、データがセルからデータ線（至）Ｋ
続出される。メモリ・アレイ°Ｑｌ）のインターフェー
スであるアドレス・デコーダ０９は、データの読出し・
書込みのためにメモリの実際の物理的ロケーションにア
クセスする。

そのとき、メモリ内のすべての他のロケーションは、不
能化される。

第３図は、第１図のマスク／データ駆動回路ａＪの例を
示すロジック・ブロック図である。第３図の回路により
、データの読出し・古込みが行なわれる。メモリがＲＡ
Ｍモードのとき、アンド・ゲート（２ｎへのＭ　（−Ｎ
　）信号大刀は常に「高」である。アンド・ゲート（２
７１へのＲ信号大刀は、データをメモリから読出すとき
「高」であり、そうでないときＵ低ｊである。第３図忙
示す如く、２個のインバータを接続して構成した双方向
性駆動器Ｃ！場を介して、第２図に示すセルに外部デー
タ源（送信部）からのデータを書込み、また続出す。第
３図の回路からのデータ出力ｆｔ！ｉを第２図に示すメ
モリ・セルへのデータ線（ハ）に炭絖する。データ送／
受信部の表丞は、予め選択した外部データ劇（送信部）
又はデータ受信部７表わす。

第１図の装置全体が連想検索を行なう連想モードにある
とき、アドレス・デコーダＱ９は可能化されず、アドレ
ス・エンコーダａ１は可能化され、Ｓ信号線が「高」に
なる（第１及び第２図）。連想検索に用いる検索ワード
において予め選択したピット位置に対して、マスク信号
（グー）　＋２３　、　（２４１。

（４）の人力）は「高」である。これらのピット位置に
対応したＣＡＭのセルは、読出し・書込みができない。

第３図からのマスク線は、第２図に示すマスク線間に接
続される。クロック信号入力により、マスク・ラッチｃ
３１）は外部データ送信部からのデータをロード（格納
）する。上述の如（、ラッチｃ３υの「高」状態（Ｑが
「高」）は、検索ワードのピット位置を連想検索に用い
ることを示し、一方、「低」状態は、検索ワードのピッ
ト位置を検索に用いず常に実際上ＲＡＭモードであるこ
とを示す。マスクＩｖ３ＮＣＩ！υ及びデータ練りの両
方は、実質的には連想メモリ装置の各ワード・ロケーシ
ョンに接続されているバス線である。マスク及びデータ
駆動用に同じビンを用い５るので、ビンを節約する゛こ
とができる。

１本のワード選択線（至）が、１データ・ワードを１グ
ループとして収容するメモリの幅にわたって、第２図の
セル及び残りの全セルに接続される。したがって、ワー
ド選択線（ト）は、実際上メモリ内の１ワード・ロケー
ションを貫通する１本のバス線である。ＣＡＭアレイ圓
の各ワード・キケーションはそれを貫通して延びるかよ
うなバス線を有し、これらのワード選択線−がＣＡＭ　
Ｑυの出力腺である。

ワード選択線端は、最初ｒ高」である。マスク信号が「
高」になったピット位置において、検索パターンか双方
向性躯動器ＣＪ９１Ｙ通過し、排他的オア・ゲート關に
よりラッチ（ハ）のデータと比較される。データが一致
した場せ、巌關は「高」のままである。しかし、データ
か一致しない場合、ナンド・グートレりはワード選択源
（ト）を「低」にする。

与えられたワード内のどれか１つのビットか不一致なら
ば、ワード選択巌關はそれに引き込まれて「低」になる
。したかつて、メモリからの＋ｄＷが「低」であるとき
は、メモリ内容がその特定ワードに対して不一致である
ことを示し、逆に「高」のときは一致したことを示す。

第４図は、ａｌ（１図の一致検出ブロックＨ内の１面の
一１シｔ（出１す１略の例を示すロジック・ブロックＭ
である。ＣＡＭアレイ［＋１１の各ワードに対してこの
回路が１個あるので、ＣＡＭＱｌｌからの各ワード選択
紳（３４に対してこの回路が１個あることになる。

連想メモリ装置内の複数の一致検出回路（１７）の動作
の主要目的は、設定した１脣先順に一致信号をアドレス
・エンコーダ（１９７／Ｃ送り込むことである。１ワー
ドを記憶した１組のメモリ・セルからのワード選択＃ｉ
Ｉす：Ｉｉは、“アンド・ゲート（４υの一方の人力に
接続される。アンド・ゲート（４υの１組方の人力は＋
ｉＪ能化信号Ｅであり、この１．３号は、装ｊｉｂ　ｉ
ｒ・連想モードでｒ’ｙ１３作しているとき「晶」であ
る。アンド・ゲート（４υの出力は、オア・グー）　１
１．１及び出力アンド・ゲート１４５に供絽される。出
力アンド・ゲート（・１９の他の入力には、メモリ・プ
レイの前段すなわち１つ下位のワード・ロケーションに
対する一致偵出回路゛からの一致線（４７）が接続され
る。

メモリのどれか前のワードが一致していた場合、一致！
９！ｆ４７）の信号は「高」となる。また、そうでない
場合は、ａ（４７）の信号は「低」となる。線（４７）
の信号が前に一致がないことを示す「低」であり、アン
ド・ゲート（４υからの信号が現在のワードは一致して
いることを示す「高」ならば、出力アンド・ゲート（４
５１の出力は「高」となる。線（４７）の信号が前に一
致があることを示す「高」ならば、ゲート（４５１の出
力は「低」である。したがって、−散積出ブロックから
の複数の出力線のうち１つの出力線のみが「高」となり
、メモリにい（つ一致があっても無関係である。この一
致信号は、メモリにおける最初の、すなわち最も下位の
ワードで検索ワードと一致したことを示す。

アンド・グー）　（４１１の出力及び１つ前の一致検出
回路からの一致線（４７）の信号は、オア・ゲート０３
の入力として供給される。オア・ゲート（へ）の出力線
（４９１は、次の一双検出回路に対する一致巌となる。

ひとたび一致が生じると、すべての上位の一致検出回路
の出カ一致線は「高」となる。

複数の一致検出回路のうち選択したものに一致先送り入
力源を設けることにより、連想検索の速度及びメモリ装
置全体の性能を改善することができる。この一致先送り
人力源を第４図にｌｔ’Ｍ　ｔｓυで示す。例えば、２
５６　Ｘ　１６のＣＡＭアレイにおいては４個の一双検
出回路Ｋかかる線（５υを設ける。先送り線は、図示の
一致検出回路よりもアレイにおいて所定数だけ下位の位
１−にある一致検出回路からの一致指示を先送りするも
のである。−実７′１ｉ１９１Ｊにおいて、先送りは、
アレイの大きさの平方根に基づいており１６個先の位ｒ
ｔ　Ｋ先送りする。この結果、メモリ装置全体として一
致の通報が非常に迅速に行なわれることになり、性能が
改善される。

各−散積出回路及び全体としての一散積出回路ブロック
ｕ７Ｊは、更に巌１５３１　（第４図）に多重一致指示
を行なう。多重一致線モ騰は、バス線であって各−散積
出回路に接続されている。ナンド・ゲート曽（オープン
・コレクタ）の−万の人力である線髪端に前段の一致Ｉ
ｄボがあり、他の入力である締μ９に現在の一致指示が
あれば、多重一致指示が出される。この状態が生じると
、綜（５３）は「低」になり、ナンド・ゲートＴ５ωの
動作により「低」を維持する。

複数の一致検出回路の出力Ｘ虫を従来のアドレス・　゛
ンコーダ（１９に接続する。このエンコーダ（１９は、
装置が連想モードのときに可能化される。上述の如く、
−散積出回路からアドレス・エンコーダ（１９への線の
うち１本だけが、すなわち、最初に一致したメモリ最下
位のワードに対応する特定の腺が「高」になる。へに、
アドレス・エンコーダ叫はメモリ内のその特定ワードを
探し、そのロケーション馨指示する。アドレス・エンコ
ーダ（円ヲメモリ・チップ自体に設けろことにより、外
部ロジックを節約できる。

第５図は、ＣＡＭ及びＲＡＭ’Ｙ用いてカスケード接続
したメモリ装置を示す。その実効的な幅は、１６ビツト
ではな（３２ビツトである。第５図のメモリは、連想モ
ード又は）ｔＡＩＶモードで動作する。

メモリ全体が連想モード又は）ｔＡＭモードであつ℃も
、ＲＡ　Ｍ　（Ｈｉ８１及び暁は常にＲＡＭとして働く
。

ＣＡ　Ｍ　（６０）及び伯υは、メモリが連想モードの
ときにＣＡＭとして働き、また、メモリがＲＡＭモード
のときに上述した方法でＲＡＭとして働（。２個のＣＡ
Ｍと２個のＩ’ｔＡＭを図示したが、図と同様の構成に
より他のＣＡＭ及びＲＡＭを付加してメモリ全体を更に
太き（することができる。

このメモリ装置がＲＡＭモードで動作しているとき、デ
ータが書込まれているか続出されているかに関係な（Ｓ
信号線（６湯は「低Ｊであり、ｉｔ佑号線關は「低」又
は「高」である。ロード／マスク線（財）は、上述の方
法でマスク・ラッチをクロックする。メモリ内の所望ア
ドレス・ロケーションは、アドレス線９」及び卵に与え
られる。Ｗめに、装置内の複数のＣＡＭからただ１つの
ＣＡＭ　ｙ！ｌ−選択し、その特定のＣＡＭからの一致
出力Ｍが、対応したＲＡＭのチップ選択入力端Ｃ８）＜
介してそのＲＡＭを駆動状態にする。読出し及び合込み
において、同じ選択処理を行なう。線關及びｔｉｔ９並
びにＣＡＭ及びＲＡ　Ｍのアドレス入力端Ａを介して入
力されるアドレスにより、メモリの所望アドレスか正確
にアクセスされる。データはＣＡＭアレイ及びＲＡＭア
レイに対応するデータ線（６８１及びＩ＠を介して書込
まれ、また読出される。

このメモリ装置が連想モードのとき、Ｓ信号線１２１は
「高」であり、ＲＡＭの読出し・書込み作用は不能化さ
れる。検索パターンは、ＣＡＭデータ線鏝な介してメモ
リ族ｅＫ（＃給され、上述した如くメモリの内容と比較
される。各ＣＡＭは、２個の可能化端子Ｅを備えている
。一方の可能化入力は、２個のノア・ゲートσυ及び（
７３で構成されるアドレス・デコーダｔ７Ｇからのもの
である。ノア・ゲートσυ及び１階は各ＣＡＭの一方の
可能化腺ヲ「低」にするので、ＣＡＭはすべて動作状態
となる。各ＣＡＭから次のＣＡＭの他方の可能化端子Ｅ
へのＤ出力は、不能化信号である。前のＣＡＭにおいて
一致が生じると、このＤ出力源は「毘」となる。

この不能化１６号はすべての連続したＣＡＭに供給され
るので、そのメモリからの源（７９の１ぎ号は、そのメ
モリにおいて実際に一致か生じたことをボす。

ＣＡＭのどれかに多ムー攻か生じること％抵抗Ｆｉｆｆ
Ｇを含む回路により出力端ＭＭＫその指示を発生する。

メモリ装置内の多重一致の指示が線間に生じる。連想モ
ードにおいて装置一致があったときのみ、アドレス線６
τ及び缶が可能化される。これにより、この装置から出
力を得ることが可能となる。

よって、第５図の構成により、連想検索能力を犠牲にす
ることな（、連想メモリの実効的なワード長を著しく延
ばすことができる。更に、第５図の構成は、多くの外部
目シックを用いることなく、いかに連想メモリの長さを
都合よく延ばせるかを示している。装置が連想モードの
とき、ＣＡＭからの一致線を介して対応するｉｔＡＭｖ
選択し、アドレス醒ン用いてｌｔＡＭの適当なロケーシ
ョン忙灘ルアクセスするので、ＲＡＭのデコード用ロジ
ックは不要である。

〔発明の効果〕

以上Ｒ’ｒｌ　Ｌ’ｌｌ　したとおり、本発明の連想メ
モリ装置イによれば、必要な外部ビンの献及び外部ロジ
ックの麓を減らせるので、安価で小形の割に配置蕉谷員
の大きな連想メモリ装置を得ることができる。また、メ
モリを丁度よい具合にカスケード接続することにより、
外部ロジック構造を大幅に増すことなく、また連想検索
性能を犠牲にすることなくメモリの幅及び長さを増すこ
とができる。

【図面の簡単な説明】

第１図は本発明の実施例の全体を示すブロック図、第２
図は第１図のＣＡＭアレイ内の単一のメモリ・セルの例
を示すロジック・ブロック図、第３図は第１図のマスク
／データ駆動回路の例を示すロジック・ブロック図、第
４図は第１図の一致検出ブロック内の１個の一致検出回
路の例を示すロジック・ブロック図、第５図はカスケー
ド接続した場合の本発明の実施例を示すロジック・ブロ
ック図である。 図において、０υは連想メモリ配列、（１７１は一致検
出回路のブロック、ａ９はアドレス・エンコーダ（ロケ
ーション決定手段）を示す。

Claims (1)

【特許請求の範囲】
1. 記憶したワードから検索パターンに一致するワードを検
   索する手段を有する連想メモリ配列と、該連想メモリ配
   列の各ワード・ロケーション毎に設けられ、最初に一致
   したワードのロケーションに関する出力信号を発生する
   複数の一致検出回路と、該一致検出回路からの出力信号
   に応じて上記連想メモリ配列内の上記一致したワードの
   物理的ロケーションを決定するロケーション決定手段と
   を具えた連想メモリ装置。