JPH05127872A - 半導体集積回路 - Google Patents

半導体集積回路

Info

Publication number
JPH05127872A
JPH05127872A JP3034631A JP3463191A JPH05127872A JP H05127872 A JPH05127872 A JP H05127872A JP 3034631 A JP3034631 A JP 3034631A JP 3463191 A JP3463191 A JP 3463191A JP H05127872 A JPH05127872 A JP H05127872A
Authority
JP
Japan
Prior art keywords
sense line
sub
circuit
semiconductor integrated
integrated circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP3034631A
Other languages
English (en)
Inventor
Masanori Uchida
正典 内田
Takayasu Sakurai
貴康 櫻井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Toshiba Electronic Device Solutions Corp
Original Assignee
Toshiba Corp
Toshiba Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp, Toshiba Microelectronics Corp filed Critical Toshiba Corp
Priority to JP3034631A priority Critical patent/JPH05127872A/ja
Priority to KR1019920002842A priority patent/KR960003370B1/ko
Priority to US07/841,638 priority patent/US5294911A/en
Publication of JPH05127872A publication Critical patent/JPH05127872A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K19/00Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/02Comparing digital values

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Analysis (AREA)
  • Pure & Applied Mathematics (AREA)
  • Mathematical Optimization (AREA)
  • Computational Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)
  • Static Random-Access Memory (AREA)
  • Memory System Of A Hierarchy Structure (AREA)

Abstract

(57)【要約】 【目的】データ比較回路による比較データのビット数が
多くても、比較検出を高速かつ確実に行うことができる
半導体集積回路を提供する。 【構成】比較データを複数グループに分けたビットデー
タに対応して複数グループに分けられ、ビットデータが
それぞれ対応して入力するビット比較回路91…と、こ
のビット比較回路の各グループ毎に設けられ、対応する
グループのビット比較回路の各出力が纏められるサブセ
ンス線12と、この各サブセンス線に対応して設けら
れ、対応するサブセンス線の電位によりスイッチ制御さ
れ、各一端側が第2の電位端に共通に接続された駆動素
子13と、この各駆動素子の各他端側が共通に接続され
た比較結果出力用の1本のメインセンス線11と、この
メインセンス線と第1の電位端との間に接続された第1
の負荷回路14とを具備することを特徴とする。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体集積回路に係
り、特にTLB(Translation Look-aside Buffer )な
どに使用されるデータ比較回路に関する。
【0002】
【従来の技術】従来のTLBに使用されるデータ比較回
路は、主として、図11あるいは図12に示すように構
成されている。
【0003】即ち、図11のデータ比較回路は、1本の
センス線SLと、プリチャージ電源(例えばVcc電源)
と上記センス線SLとの間に接続されたプリチャージ用
のPチャネルMOSトランジスタTPと、複数のビット
比較回路CMP…とからなり、上記センス線SLに比較
結果を出力する構成である。上記PチャネルMOSトラ
ンジスタTPは、そのゲートに所定の期間だけ活性レベ
ル“L”になるプリチャージ信号φpが印加され、また
は、そのゲートが常に接地電位Vssに接続される。ま
た、前記ビット比較回路CMP…は、内部にそれぞれ格
納しているビットデータと外部から与えられる比較デー
タの各ビットA0 〜An とがそれぞれ一致しているか否
かを比較し、その結果を出力するものである。
【0004】しかし、図11のデータ比較回路は、ビッ
ト比較回路CMP…の各出力端が前記1本のセンス線S
Lに共通に接続されているので、比較データのビット数
が例えば数十ビットのように多くなると、センス線SL
の負荷容量が非常に大きくなる。これにより、前記プリ
チャージ用トランジスタTPによるセンス線SLのプリ
チャージ所要時間が長くなり、また、前記数十ビットの
うちの1ビットのみが他のビットとは異なる比較結果に
なる場合には、比較結果が確定するまでの時間が長くな
るので比較検出の速度が低下する。
【0005】一方、図12のデータ比較回路は、比較デ
ータを複数グループのビット(A0〜A3 )、(A4 〜
A7 )、(A8 〜A11)、…(An-3 〜An )に分割す
ると共にこの複数グループに対応してセンス線を複数本
のセンス線SL…に分割し、各センス線SL…に、図1
1と同様にプリチャージ用トランジスタTPおよび複数
のビット比較回路CMP…を接続し、上記複数本のセン
ス線SL…を論理ゲート回路GTの各入力端にそれぞれ
接続しており、上記論理ゲート回路GTから比較結果を
出力する構成である。
【0006】しかし、図12のデータ比較回路は、比較
データのビット数が例えば数十ビットのように多くなる
と、センス線SLの分割数も多くなり、非常に多入力の
論理ゲート回路GTを必要とするので、比較検出の速度
が低下する、あるいは、比較検出が不能になるおそれが
ある。
【0007】
【発明が解決しようとする課題】上記したように従来の
データ比較回路は、比較データのビット数が多くなる
と、比較検出の速度が低下する、あるいは、比較検出が
不能になるおそれがあるという問題があった。
【0008】本発明は上記の問題点を解決すべくなされ
たもので、データ比較回路による比較データのビット数
が多くても、比較検出を高速かつ確実に行うことが可能
になる半導体集積回路を提供することを目的とする。
【0009】
【課題を解決するための手段】本発明は、複数ビットの
データ同士がそれぞれ一致しているか否かを比較し、そ
の結果を出力するデータ比較回路を有する半導体集積回
路において、上記データ比較回路は、比較データを複数
グループに分けたビットデータに対応して複数グループ
に分けられ、上記ビットデータがそれぞれ対応して入力
するビット比較回路と、このビット比較回路の各グルー
プ毎に設けられ、対応するグループのビット比較回路の
各出力が纏められるサブセンス線と、この各サブセンス
線に対応して設けられ、対応するサブセンス線の電位に
よりスイッチ制御され、各一端側が第2の電位端に共通
に接続された駆動素子と、この各駆動素子の各他端側が
共通に接続された比較結果出力用の1本のメインセンス
線と、このメインセンス線と第1の電位端との間に接続
された第1の負荷回路とを具備することを特徴とする。
【0010】
【作用】センス線をビット比較回路の各グループに対応
するサブセンス線と1本のメインセンス線とに分割した
センス線分割方式を採用し、各グループ毎の比較結果を
対応する駆動素子により上記メインセンス線に伝達する
ようにしている。これにより、比較データのビット数が
例えば数十ビットのように多くても、ビット比較回路を
例えば数ビット単位の複数グループに分けて各サブセン
ス線の負荷容量を前記メインセンス線の負荷容量よりも
減らすことができ、上記数十ビットのうちの1ビットの
みが他のビットとは異なる比較結果になる場合でも、比
較検出の速度が低下することはない。しかも、各グルー
プ毎の比較結果を駆動素子によりメインセンス線に伝達
するので、各グループ毎の比較結果を確実に纏めること
ができる。
【0011】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。
【0012】図1は、本発明の半導体集積回路に形成さ
れたデータ比較回路の基本構成を示している。本発明で
は、比較データを複数グループのビットに分け、これに
対応してビット比較回路10…を複数グループに分けて
いる。さらに、センス線を比較結果出力用の1本のメイ
ンセンス線11と上記ビット比較回路10…の各グルー
プに対応するサブセンス線12…とに分割するセンス線
分割方式を採用している。そして、サブセンス線12…
にそれぞれ対応するグループのビット比較回路10…の
各出力を纏め、各サブセンス線12…に対応して駆動素
子13…を設け、この駆動素子13…を対応するサブセ
ンス線12…の電位によりスイッチ制御するようにして
いる。そして、上記各駆動素子13…の各一端側を前記
メインセンス線11に共通に接続している。さらに、こ
のメインセンス線11と第1の電位端V1 との間に第1
の負荷回路14を接続し、前記駆動素子13…の各他端
側を第2の電位端V2 に共通に接続している。
【0013】図2〜図4は、それぞれ上記各グループ内
のビット比較回路10…の各出力をサブセンス線12に
纏める回路形式の相異なる例を示している。
【0014】即ち、図2の回路は、サブセンス線12が
対応するグループ内のビット比較回路10…の各出力端
に共通に接続されると共に直接に駆動素子13に接続さ
れている場合を示している。
【0015】また、図3の回路は、サブセンス線12に
反転回路31が挿入されており、この反転回路31の入
力側のサブセンス線部分が対応するグループ内のビット
比較回路10…の各出力端に共通に接続され、この反転
回路31の出力端が駆動素子13に接続されている場合
を示している。
【0016】また、図4の回路は、ビット比較回路10
…の各グループに対応して論理ゲート回路41が設けら
れ、各グループ内のビット比較回路10…の各出力端が
上記論理ゲート回路41の複数の入力端に接続され、こ
の論理ゲート回路41の出力端が対応するサブセンス線
12に接続されている場合を示している。
【0017】図5〜図8は、図1の回路における駆動素
子13および第1の負荷回路14の相異なる具体例を示
している。
【0018】即ち、図5の回路は、第1の電位端V1 が
電源電位Vccであり、第2の電位端V2 が接地電位Vss
であり、第1の負荷回路14は、所定の期間だけ活性レ
ベル(ここでは“L”)になるプリチャージ信号φpあ
るいは接地電位Vssがゲートに印加されるPチャネルM
OSトランジスタTPであり、駆動素子13は、ゲート
にサブセンス線12が接続されるNチャネルMOSトラ
ンジスタTNである場合を示している。なお、上記第1
の負荷回路14として、プリチャージ信号φpあるいは
接地電位Vssがベースに印加されるPNP型バイポーラ
トランジスタを用いてもよい。
【0019】図6の回路は、図5の回路の駆動素子13
として、ゲートにサブセンス線12が接続されるNPN
型バイポーラトランジスタQNを用いた例を示してい
る。
【0020】図7の回路は、第1の電位端V1 が接地電
位Vssであり、第2の電位端V2 が電源電位Vccであ
り、第1の負荷回路14は、所定の期間だけ活性レベル
(ここでは“H”)になるプリチャージ信号φnあるい
は電源電位Vccがゲートに印加されるNチャネルMOS
トランジスタTNであり、駆動素子13は、ゲートに前
記サブセンス線が接続されるPチャネルMOSトランジ
スタTPである場合を示している。なお、上記第1の負
荷回路14として、プリチャージ信号φnあるいは電源
電位Vccがベースに印加されるNPN型バイポーラトラ
ンジスタを用いてもよい。
【0021】図8の回路は、図7の回路の駆動素子13
として、ベースにサブセンス線12が接続されるNPN
型バイポーラトランジスタQNを用いた例を示してい
る。
【0022】次に、図1乃至図4のデータ比較回路の動
作を説明する。駆動素子13および第1の負荷回路14
として図5または図6の回路を用いたデータ比較回路に
おいては、比較前の状態で、各サブセンス線12…の電
位がそれぞれ“L”レベルであるとすると、各駆動素子
13…はオフ状態、メインセンス線11の電位は“H”
レベルである。比較時に、全てのグループ内の各ビット
比較回路10…で全て一致した場合に、全てのサブセン
ス線12…の電位は“L”レベルのままであるとする
と、全ての駆動素子13…はオフ状態のままである。も
し、あるグループ内の各ビット比較回路10…で1ビッ
トでも一致しなかった場合に、このグループのサブセン
ス線12の電位が“H”レベルに反転すると、このサブ
センス線12に接続されている駆動素子13はオン状態
に反転し、メインセンス線11の電位は“L”レベルに
反転する。
【0023】また、駆動素子13および第1の負荷回路
14として図7の回路を用いたデータ比較回路において
は、比較前の状態で、各サブセンス線12…の電位がそ
れぞれ“H”レベルであるとすると、各駆動素子13…
はオフ状態、メインセンス線11の電位は“L”レベル
である。比較時に、全てのグループ内の各ビット比較回
路10…で全て一致した場合に、全てのサブセンス線1
2…の電位が“H”レベルのままであるとすると、全て
の駆動素子13…はオフ状態のままである。もし、ある
グループ内の各ビット比較回路10…で1ビットでも一
致しなかった場合に、このグループのサブセンス線12
の電位が“L”レベルに反転すると、このサブセンス線
12に接続されている駆動素子13はオン状態に反転
し、メインセンス線11の電位は“H”レベルに反転す
る。
【0024】また、駆動素子13および第1の負荷回路
14として図8の回路を用いたデータ比較回路において
は、比較前の状態で、各サブセンス線12…の電位がそ
れぞれ“L”レベルであるとすると、各駆動素子13…
はオフ状態、メインセンス線11の電位は“L”レベル
である。比較時に、全てのグループ内の各ビット比較回
路10…で全て一致した場合に、全てのサブセンス線1
2…の電位が“L”レベルのままであるとすると、全て
の駆動素子13…はオフ状態のままである。もし、ある
グループ内の各ビット比較回路10…で1ビットでも一
致しなかった場合に、このグループのサブセンス線12
の電位が“H”レベルに反転すると、このサブセンス線
12に接続されている駆動素子13はオン状態に反転
し、メインセンス線11の電位は“H”レベルに反転す
る。
【0025】図9は、本発明の第1実施例として、例え
ばキャッシュメモリのタグメモリ部に使用される内容番
地付けメモリ(Content Addressable Memory;CAM)
のメモリセルに格納されたデータとCPU(中央演算処
理ユニット)からのタグアドレスデータ(検索しようと
する比較データ)A0 〜A31とが一致しているか否かを
マッチ論理回路により比較した結果(ヒットあるいはミ
スヒット)を出力するために使用されるデータ比較回路
を示している。なお、上記キャッシュメモリは、CPU
のサイクルタイムとメインメモリのアクセス時間との差
を埋めるために両者の間に置かれ、CPUの使用効率の
向上を可能とする高速メモリであり、CPUとは独立の
半導体チップ上に設けられ、あるいは、CPUなどの論
理演算処理ブロックと同一半導体チップ上に混載され、
あるいは、他のメモリのチップ上に搭載される。
【0026】図9において、比較データは、数ビット単
位の複数グループのビット(A0 〜A3 )、…(A28〜
A31)に分けられている。また、各グループ内のCAM
セル(マッチ論理回路を含む。)91…の各出力端は対
応するサブセンス線12に共通に接続されている。ま
た、駆動素子として、ゲートにサブセンス線12が接続
されたNチャネルMOSトランジスタTNが用いられて
いる。また、第1の負荷回路として、所定の期間だけ活
性レベル(ここでは“L”)になるプリチャージ信号φ
pあるいは接地電位Vssがゲートに印加されるPチャネ
ルMOSトランジスタTPが用いられている。さらに、
前記サブセンス線12と接地電位Vssとの間に、前記プ
リチャージ信号φpに対して相補的なプリチャージ信号
/φpあるいは電源電位Vccがゲートに印加されるNチ
ャネルMOSトランジスタTN2(または、上記プリチ
ャージ信号/φpあるいは電源電位Vccがベースに印加
されるNPN型バイポーラトランジスタでもよい。)か
らなる第2の負荷回路が接続されている。
【0027】図9の回路においては、比較前の状態で
は、各サブセンス線12…の電位がそれぞれ“L”レベ
ルであり、各駆動素子13…はオフ状態、メインセンス
線11の電位は“H”レベルである。比較時に、全ての
グループ内のCAMセル91…で全て一致した場合に、
全てのサブセンス線12…の電位は“L”レベルのまま
であり、全ての駆動素子13…はオフ状態のままであ
る。もし、あるグループ内の各CAMセル91…で1ビ
ットでも一致しなかった場合に、このグループのサブセ
ンス線12の電位が“H”レベルに反転し、このサブセ
ンス線12に接続されている駆動素子13はオン状態に
反転し、メインセンス線11の電位は“L”レベルに反
転する。
【0028】上記第1実施例のデータ比較回路において
は、CAMセル91…を複数グループに分け、センス線
を1本のメインセンス線11と上記CAMセル91…の
各グループに対応するサブセンス線12…とに分割した
センス線分割方式を採用し、各グループ毎の比較結果を
対応する駆動素子TN…により上記メインセンス線11
に伝達するようにしている。これにより、比較データの
ビット数が例えば数十ビットのように多くても、CAM
セル91…を例えば数ビット単位の複数グループに分け
て各サブセンス線12…の負荷容量を前記メインセンス
線11の負荷容量よりも減らすことができ、上記数十ビ
ットのうちの1ビットのみが他のビットとは異なる比較
結果になる場合でも、比較検出の速度が低下することは
ない。しかも、各グループ毎の比較結果を駆動素子TN
…によりメインセンス線11に伝達するので、各グルー
プ毎の比較結果を確実に纏めることができる。
【0029】図10は、第2実施例に係るデータ比較回
路を示しており、前記第1実施例と比べて、図3に示し
たように、サブセンス線12に反転回路31が挿入され
ている点と、電源電位Vccと上記反転回路31の入力側
のサブセンス線部分との間に、前記プリチャージ信号φ
pあるいは接地電位Vssがゲートに印加されるPチャネ
ルMOSトランジスタTP2(または、上記プリチャー
ジ信号φpあるいは接地電位Vssがベースに印加される
PNP型バイポーラトランジスタでもよい。)からなる
第2の負荷回路が接続されている点とが異なり、その他
は同じであるので図9中と同一符号を付している。
【0030】上記第2実施例においても、前記第1実施
例に準じた動作により、第1実施例と同様の効果が得ら
れる。
【0031】なお、上記各回路において、前記メインセ
ンス線11および各サブセンス線12…を半導体チップ
上で平行に配置するように二層の配線(例えばアルミニ
ウム合金)で形成すれば、パターンレイアウトの面積の
増加を伴わずに二重センス線構成を実現できる。
【0032】図13は本発明の第3実施例として、サブ
センス線の信号をBiCMOSゲートで受け、NPNバ
イポーラトランジスタでメインセンスアンプを駆動する
方式を示した回路図である。
【0033】この実施例回路において、前記第2実施例
の場合と同様に、比較データは数ビット単位で複数グル
ープに、例えば、4ビット毎にA0 〜A3 、…A28〜A
31の各グループに分けられている。また、各グルーブ内
のCAMセル(マッチ論理回路を含む)91…の各出力
端は対応するサブセンス線12に共通に接続されてい
る。また、この実施例では駆動素子13として、ゲート
にサブセンス線12が接続され、ソースが電源電位Vcc
に、ドレインがNPNバイポーラトランジスタのベース
に接続されたPチャネルMOSトランジスタと、コレク
タが電源電位Vccに、エミッタがメインセンス線11に
接続されたNPNバイポーラトランジスタと、ドレイン
がNPNバイポーラトランジスタのベースに、ゲートが
サブセンス線12にそれぞれ接続され、ソースがメイン
センス線11に接続されたNチャネルMOSトランジス
タと、ソースがNPNバイポーラトランジスタのベース
に、ゲートがメインセンス線11の反転出力にそれぞれ
接続され、ドレインがメインセンス線11に接続された
PチャネルトランジスタとからなるBiCMOSプルア
ップ駆動回路が用いられている。
【0034】また、メインセンス線11の第1の負荷回
路として、所定の期間だけ活性レベル(ここでは
“H”)になるプリチャージ信号/φpあるいは電源電
位Vccがゲートに印加されるNチャネルMOSトランジ
スタTN1が用いられている。さらに前記プリチャージ
信号/φpに対して相補的なプリチャージ信号φpある
いは電源電位Vssがゲートに印加されるPチャネルMO
SトランジスタTP2からなる第2の負荷回路が、各サ
ブセンス線12の負荷回路として用いられている。
【0035】図13の実施例回路において、比較前の状
態では、各サブセンス線12の電位がそれぞれ“H”レ
ベルであり、各駆動ゲートはオフ状態となり、メインセ
ンス線11の電位は“L”レベルである。
【0036】比較時に、全てのグループ内のCAMセル
91…で全てのアドレスが一致した場合に、全てのサブ
センス線12の電位は“H”レベルのままであり、全て
のBiCMOSプルアップ駆動回路13はオフ状態のま
まである。したがって、メインセンス線11は、“L”
レベルのままである。もし、あるグループ内のCAMセ
ル91…でアドレスが1ビットでも一致しなかった場
合、このグループのCAMセル91…が接続されたサブ
センス線12の電位が“L”レベルに反転し、このサブ
センス線12に接続されているBiCMOSプルアップ
駆動回路(13)がオンし、メインセンス線11の出力
が急速に“H”レベルに反転する。その際、メインセン
ス線11の出力を受けたインバータの信号が“L”レベ
ルになることにより、BiCMOSプルアップ駆動回路
(13)内のNPNバイポーラトランジスタのベース・
エミッタ間に接続されたPチャネルMOSトランジスタ
によりシャントされ、メインセンス線11は電源電位V
ccまで引き上げられる。
【0037】上記第3の実施例回路のデータ比較回路に
おいては、センス線分割方式により、各サブセンス線に
付随するMOSトランジスタの拡散層容量等の負荷容量
の低減に伴う比較検出の高速化に加え、BiCMOS構
成のプルアップ駆動回路によるメインセンス線の高速な
駆動や、メインセンス線に直接MOSトランジスタが接
続されず、負荷容量の軽いバイポーラトランジスタが接
続されることによるメインセンス線における負荷容量が
低減するという効果がある。
【0038】プリチャージ時には、前記第1の負荷素子
によるサブセンス線の電位の上昇に伴い、BiCMOS
プルアップ駆動回路はオフし、また第2の負荷素子によ
りメインセンス線が急速に引き下げられ、それと同時に
プルアップ駆動回路内のNチャネルMOSトランジスタ
によりバイポーラトランジスタのベース蓄積電荷が引き
抜かれ、バイポーラトランジスタは急速にオフする。
【0039】
【発明の効果】上述したように本発明によれば、データ
比較回路による比較データのビット数が多くても、比較
検出を高速かつ確実に行い得る半導体集積回路を実現す
ることができる。
【図面の簡単な説明】
【図1】本発明の半導体集積回路に形成されたデータ比
較回路の基本構成を示す図。
【図2】図1中の各サブセンス線にそれぞれ対応するグ
ループ内のビット比較回路の各出力を纏める回路形式の
一例を示す回路図。
【図3】図1中の各サブセンス線にそれぞれ対応するグ
ループ内のビット比較回路の各出力を纏める回路形式の
他の例を示す回路図。
【図4】図1中の各サブセンス線にそれぞれ対応するグ
ループ内のビット比較回路の各出力を纏める回路形式の
さらに他の例を示す回路図。
【図5】図1中の駆動素子および第1の負荷回路の一例
を示す回路図。
【図6】図5の回路の変形例を示す回路図。
【図7】図1中の駆動素子および第1の負荷回路の他の
例を示す回路図。
【図8】図7の回路の変形例を示す回路図。
【図9】本発明の第1実施例に係るデータ比較回路を示
す回路図。
【図10】本発明の第2実施例に係るデータ比較回路を
示す回路図。
【図11】従来のデータ比較回路の一例を示す回路図。
【図12】従来のデータ比較回路の他の例を示す回路
図。
【図13】本発明の第3実施例に係るデータ比較回路を
示す回路図。
【符号の説明】
10…ビット比較回路、11…メインセンス線、12…
サブセンス線、13…駆動素子、14…第1の負荷回
路、31…反転回路、41…論理ゲート回路、91…C
AMセル、V1 …第1の電位端、V2 …第2の電位端、
TP…PチャネルMOSトランジスタ、TN…Nチャネ
ルMOSトランジスタ、QN…NPN型バイポーラトラ
ンジスタ、TP2…PチャネルMOSトランジスタ(第
2の負荷回路)、TN2…NチャネルMOSトランジス
タ(第2の負荷回路)。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 // H03K 19/0175

Claims (11)

    【特許請求の範囲】
  1. 【請求項1】 比較データを複数グループに分けたビッ
    トデータに対応して複数グループに分けられ、上記ビッ
    トデータがそれぞれ対応して入力するビット比較回路
    と、 このビット比較回路の各グループ毎に設けられ、対応す
    るグループのビット比較回路の各出力が纏められるサブ
    センス線と、 この各サブセンス線に対応して設けられ、対応するサブ
    センス線の電位によりスイッチ制御され、各一端側が第
    2の電位端に共通に接続された駆動素子と、 この各駆動素子の各他端側が共通に接続された比較結果
    出力用の1本のメインセンス線と、 このメインセンス線と第1の電位端との間に接続された
    第1の負荷回路とを具備するデータ比較回路を有するこ
    とを特徴とする半導体集積回路。
  2. 【請求項2】 請求項1記載の半導体集積回路におい
    て、前記サブセンス線は、対応するグループ内のビット
    比較回路の各出力端に共通に接続され、このサブセンス
    線が直接に前記駆動素子に接続されていることを特徴と
    する半導体集積回路。
  3. 【請求項3】 請求項1記載の半導体集積回路におい
    て、前記サブセンス線に反転回路が挿入されており、こ
    の反転回路の入力側のサブセンス線部分が対応するグル
    ープ内のビット比較回路の各出力端に共通に接続され、
    この反転回路の出力端が前記駆動素子に接続されている
    ことを特徴とする半導体集積回路。
  4. 【請求項4】 請求項1記載の半導体集積回路におい
    て、前記ビット比較回路の各グループに対応して論理ゲ
    ート回路が設けられ、各グループ内のビット比較回路の
    各出力端が上記論理ゲート回路の複数の入力端に接続さ
    れ、この論理ゲート回路の出力端が対応するサブセンス
    線に接続されていることを特徴とする半導体集積回路。
  5. 【請求項5】 請求項1乃至4のいずれか1項に記載の
    半導体集積回路において、前記第1の電位端は電源電位
    Vccであり、前記第2の電位端は接地電位Vssであり、
    前記第1の負荷回路は、ゲートに接地電位Vssあるいは
    プリチャージ信号が印加されるPチャネルMOSトラン
    ジスタ、または、ベースに接地電位Vssあるいはプリチ
    ャージ信号が印加されるPNP型バイポーラトランジス
    タであり、前記駆動素子は、ゲートに前記サブセンス線
    が接続されたNチャネルMOSトランジスタ、または、
    ベースに前記サブセンス線が接続されたNPN型バイポ
    ーラトランジスタであることを特徴とする半導体集積回
    路。
  6. 【請求項6】 請求項1乃至4のいずれか1項に記載の
    半導体集積回路において、前記第1の電位端は接地電位
    Vssであり、前記第2の電位端は電源電位Vccであり、
    前記第1の負荷回路は、ゲートに電源電位Vccあるいは
    プリチャージ信号が印加されるNチャネルMOSトラン
    ジスタ、または、ベースに電源電位Vccあるいはプリチ
    ャージ信号が印加されるNPN型バイポーラトランジス
    タであり、前記駆動素子は、ゲートに前記サブセンス線
    が接続されたPチャネルMOSトランジスタ、または、
    ベースに前記サブセンス線が接続されたNPN型バイポ
    ーラトランジスタであることを特徴とする半導体集積回
    路。
  7. 【請求項7】 請求項5記載の半導体集積回路におい
    て、前記サブセンス線が直接に前記駆動素子に接続され
    ている場合には、さらに、上記サブセンス線と接地電位
    Vssとの間に、ゲートに電源電位Vccあるいは前記プリ
    チャージ信号に対して相補的なプリチャージ信号が印加
    されるNチャネルMOSトランジスタ、または、ベース
    に電源電位Vccあるいは前記プリチャージ信号に対して
    相補的なプリチャージ信号が印加されるNPN型バイポ
    ーラトランジスタからなる第2の負荷回路が接続されて
    いることを特徴とする半導体集積回路。
  8. 【請求項8】 請求項5記載の半導体集積回路におい
    て、前記サブセンス線に反転回路が挿入されている場合
    には、さらに、電源電位Vccと上記反転回路の入力側の
    サブセンス線部分との間に、ゲートに接地電位Vssある
    いは前記プリチャージ信号が印加されるPチャネルMO
    Sトランジスタ、または、ベースに接地電位Vssあるい
    は前記プリチャージ信号が印加されるPNP型バイポー
    ラトランジスタからなる第2の負荷回路が接続されてい
    ることを特徴とする半導体集積回路。
  9. 【請求項9】 請求項1乃至8のいずれか1項に記載の
    半導体集積回路において、前記ビット比較回路は内容番
    地付けメモリのメモリセルであり、前記比較データはア
    ドレスデータであることを特徴とする半導体集積回路。
  10. 【請求項10】 請求項9項に記載の半導体集積回路に
    おいて、前記内容番地付けメモリは、キャッシュメモリ
    のタグメモリ部であることを特徴とする半導体集積回
    路。
  11. 【請求項11】 請求項1乃至10のいずれか1項に記
    載の半導体集積回路において、前記メインセンス線およ
    び各サブセンス線は平行に配置されていることを特徴と
    する半導体集積回路。
JP3034631A 1991-02-28 1991-02-28 半導体集積回路 Pending JPH05127872A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP3034631A JPH05127872A (ja) 1991-02-28 1991-02-28 半導体集積回路
KR1019920002842A KR960003370B1 (ko) 1991-02-28 1992-02-25 반도체 집적회로
US07/841,638 US5294911A (en) 1991-02-28 1992-02-27 Data comparator

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP3034631A JPH05127872A (ja) 1991-02-28 1991-02-28 半導体集積回路

Publications (1)

Publication Number Publication Date
JPH05127872A true JPH05127872A (ja) 1993-05-25

Family

ID=12419754

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3034631A Pending JPH05127872A (ja) 1991-02-28 1991-02-28 半導体集積回路

Country Status (3)

Country Link
US (1) US5294911A (ja)
JP (1) JPH05127872A (ja)
KR (1) KR960003370B1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009545839A (ja) * 2006-08-04 2009-12-24 クゥアルコム・インコーポレイテッド 連想メモリ内の電力消費を減少させるための方法と装置
US8400803B2 (en) 2010-03-02 2013-03-19 Renesas Electronics Corporation Content addressable memory device
JP2019193245A (ja) * 2018-04-23 2019-10-31 シナプティクス インコーポレイテッド 半導体回路、データ伝送システム及び半導体回路の動作方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5471188A (en) * 1994-10-07 1995-11-28 International Business Machines Corporation Fast comparator circuit
US5907842A (en) * 1995-12-20 1999-05-25 Intel Corporation Method of sorting numbers to obtain maxima/minima values with ordering
US6036350A (en) * 1995-12-20 2000-03-14 Intel Corporation Method of sorting signed numbers and solving absolute differences using packed instructions
JP3508849B2 (ja) * 2000-07-12 2004-03-22 インターナショナル・ビジネス・マシーンズ・コーポレーション 半導体装置および半導体装置の検査方法
TWI409696B (zh) * 2009-12-23 2013-09-21 Univ Nat Changhua Education 大小比較器以及內含此比較器之內容可定址記憶體與不等寬色譜器

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61242396A (ja) * 1985-04-19 1986-10-28 Nec Corp 半導体メモリ
JPS62219398A (ja) * 1986-03-20 1987-09-26 Matsushita Electric Ind Co Ltd 変換バツフア装置
JPH02308499A (ja) * 1989-05-23 1990-12-21 Toshiba Corp 連想メモリ

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4857882A (en) * 1985-07-02 1989-08-15 Vlsi Technology, Inc. Comparator array logic

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61242396A (ja) * 1985-04-19 1986-10-28 Nec Corp 半導体メモリ
JPS62219398A (ja) * 1986-03-20 1987-09-26 Matsushita Electric Ind Co Ltd 変換バツフア装置
JPH02308499A (ja) * 1989-05-23 1990-12-21 Toshiba Corp 連想メモリ

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009545839A (ja) * 2006-08-04 2009-12-24 クゥアルコム・インコーポレイテッド 連想メモリ内の電力消費を減少させるための方法と装置
US8154900B2 (en) 2006-08-04 2012-04-10 Qualcomm Incorporated Method and apparatus for reducing power consumption in a content addressable memory
JP2013058301A (ja) * 2006-08-04 2013-03-28 Qualcomm Inc 連想メモリ内の電力消費を減少させるための方法と装置
US8400803B2 (en) 2010-03-02 2013-03-19 Renesas Electronics Corporation Content addressable memory device
US9159376B2 (en) 2010-03-02 2015-10-13 Renesas Electronics Corporation Content addressable memory device
JP2019193245A (ja) * 2018-04-23 2019-10-31 シナプティクス インコーポレイテッド 半導体回路、データ伝送システム及び半導体回路の動作方法

Also Published As

Publication number Publication date
KR920017365A (ko) 1992-09-26
KR960003370B1 (ko) 1996-03-09
US5294911A (en) 1994-03-15

Similar Documents

Publication Publication Date Title
US5852569A (en) Content addressable memory multiple match detection circuit
JPH08329687A (ja) 半導体集積回路
US5150326A (en) Register file capable of high speed read operation
US5544125A (en) Semiconductor integrated circuit having logic gates
JPH05127872A (ja) 半導体集積回路
JPH07245558A (ja) 半導体装置の入力回路
JPH05101674A (ja) 半導体メモリ
US6236585B1 (en) Dynamic, data-precharged, variable-entry-length, content addressable memory circuit architecture with multiple transistor threshold voltage extensions
JPH10134584A (ja) 連想メモリ
JP3655329B2 (ja) キャッシュタグメモリ
US4114192A (en) Semiconductor memory device to reduce parasitic output capacitance
JPH0766675B2 (ja) プログラマブルrom
US20020036912A1 (en) Content addressable memory (CAM) for data lookups in a data processing system
JP3094159B2 (ja) キャッシュメモリ装置
US4488264A (en) Transistor storage
JPH04368695A (ja) 半導体集積回路
JPH0652695A (ja) 半導体記憶装置
US5241511A (en) BiCMOS memory word line driver
JPH01283952A (ja) 半導体集積回路装置
US6404682B1 (en) Wired address compare circuit and method
JPS61252706A (ja) コンパレ−タ
JPS6129486A (ja) 半導体記憶装置
JP2003123461A (ja) レジスタ・アレイシステムのデータ・レジスタ内のデータ値を読み取る方法、およびレジスタ・アレイシステム
JP2539593B2 (ja) 半導体メモリ回路
JP2605867B2 (ja) 半導体メモリ回路

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 19960827