JPH05127872A - 半導体集積回路 - Google Patents

半導体集積回路

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JPH05127872A
JPH05127872A JP3034631A JP3463191A JPH05127872A JP H05127872 A JPH05127872 A JP H05127872A JP 3034631 A JP3034631 A JP 3034631A JP 3463191 A JP3463191 A JP 3463191A JP H05127872 A JPH05127872 A JP H05127872A
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JP
Japan
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sense line
sub
circuit
semiconductor integrated
integrated circuit
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JP3034631A
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Masanori Uchida
正典 内田
Takayasu Sakurai
貴康 櫻井
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Toshiba Corp
Toshiba Electronic Device Solutions Corp
Original Assignee
Toshiba Corp
Toshiba Microelectronics Corp
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Publication date
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/02—Comparing digital values

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  • General Engineering & Computer Science (AREA)
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  • Computational Mathematics (AREA)
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  • Computing Systems (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)
  • Static Random-Access Memory (AREA)
  • Memory System Of A Hierarchy Structure (AREA)

Abstract

(57)【要約】 【目的】データ比較回路による比較データのビット数が
多くても、比較検出を高速かつ確実に行うことができる
半導体集積回路を提供する。 【構成】比較データを複数グループに分けたビットデー
タに対応して複数グループに分けられ、ビットデータが
それぞれ対応して入力するビット比較回路９１…と、こ
のビット比較回路の各グループ毎に設けられ、対応する
グループのビット比較回路の各出力が纏められるサブセ
ンス線１２と、この各サブセンス線に対応して設けら
れ、対応するサブセンス線の電位によりスイッチ制御さ
れ、各一端側が第２の電位端に共通に接続された駆動素
子１３と、この各駆動素子の各他端側が共通に接続され
た比較結果出力用の１本のメインセンス線１１と、この
メインセンス線と第１の電位端との間に接続された第１
の負荷回路１４とを具備することを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に係
り、特にＴＬＢ（Translation Look-aside Buffer ）な
どに使用されるデータ比較回路に関する。
【０００２】
【従来の技術】従来のＴＬＢに使用されるデータ比較回
路は、主として、図１１あるいは図１２に示すように構
成されている。
【０００３】即ち、図１１のデータ比較回路は、１本の
センス線ＳＬと、プリチャージ電源（例えばＶcc電源）
と上記センス線ＳＬとの間に接続されたプリチャージ用
のＰチャネルＭＯＳトランジスタＴＰと、複数のビット
比較回路ＣＭＰ…とからなり、上記センス線ＳＬに比較
結果を出力する構成である。上記ＰチャネルＭＯＳトラ
ンジスタＴＰは、そのゲートに所定の期間だけ活性レベ
ル“Ｌ”になるプリチャージ信号φｐが印加され、また
は、そのゲートが常に接地電位Ｖssに接続される。ま
た、前記ビット比較回路ＣＭＰ…は、内部にそれぞれ格
納しているビットデータと外部から与えられる比較デー
タの各ビットＡ0 〜Ａn とがそれぞれ一致しているか否
かを比較し、その結果を出力するものである。
【０００４】しかし、図１１のデータ比較回路は、ビッ
ト比較回路ＣＭＰ…の各出力端が前記１本のセンス線Ｓ
Ｌに共通に接続されているので、比較データのビット数
が例えば数十ビットのように多くなると、センス線ＳＬ
の負荷容量が非常に大きくなる。これにより、前記プリ
チャージ用トランジスタＴＰによるセンス線ＳＬのプリ
チャージ所要時間が長くなり、また、前記数十ビットの
うちの１ビットのみが他のビットとは異なる比較結果に
なる場合には、比較結果が確定するまでの時間が長くな
るので比較検出の速度が低下する。
【０００５】一方、図１２のデータ比較回路は、比較デ
ータを複数グループのビット（Ａ0〜Ａ3 ）、（Ａ4 〜
Ａ7 ）、（Ａ8 〜Ａ11）、…（Ａn-3 〜Ａn ）に分割す
ると共にこの複数グループに対応してセンス線を複数本
のセンス線ＳＬ…に分割し、各センス線ＳＬ…に、図１
１と同様にプリチャージ用トランジスタＴＰおよび複数
のビット比較回路ＣＭＰ…を接続し、上記複数本のセン
ス線ＳＬ…を論理ゲート回路ＧＴの各入力端にそれぞれ
接続しており、上記論理ゲート回路ＧＴから比較結果を
出力する構成である。
【０００６】しかし、図１２のデータ比較回路は、比較
データのビット数が例えば数十ビットのように多くなる
と、センス線ＳＬの分割数も多くなり、非常に多入力の
論理ゲート回路ＧＴを必要とするので、比較検出の速度
が低下する、あるいは、比較検出が不能になるおそれが
ある。
【０００７】
【発明が解決しようとする課題】上記したように従来の
データ比較回路は、比較データのビット数が多くなる
と、比較検出の速度が低下する、あるいは、比較検出が
不能になるおそれがあるという問題があった。
【０００８】本発明は上記の問題点を解決すべくなされ
たもので、データ比較回路による比較データのビット数
が多くても、比較検出を高速かつ確実に行うことが可能
になる半導体集積回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明は、複数ビットの
データ同士がそれぞれ一致しているか否かを比較し、そ
の結果を出力するデータ比較回路を有する半導体集積回
路において、上記データ比較回路は、比較データを複数
グループに分けたビットデータに対応して複数グループ
に分けられ、上記ビットデータがそれぞれ対応して入力
するビット比較回路と、このビット比較回路の各グルー
プ毎に設けられ、対応するグループのビット比較回路の
各出力が纏められるサブセンス線と、この各サブセンス
線に対応して設けられ、対応するサブセンス線の電位に
よりスイッチ制御され、各一端側が第２の電位端に共通
に接続された駆動素子と、この各駆動素子の各他端側が
共通に接続された比較結果出力用の１本のメインセンス
線と、このメインセンス線と第１の電位端との間に接続
された第１の負荷回路とを具備することを特徴とする。
【００１０】
【作用】センス線をビット比較回路の各グループに対応
するサブセンス線と１本のメインセンス線とに分割した
センス線分割方式を採用し、各グループ毎の比較結果を
対応する駆動素子により上記メインセンス線に伝達する
ようにしている。これにより、比較データのビット数が
例えば数十ビットのように多くても、ビット比較回路を
例えば数ビット単位の複数グループに分けて各サブセン
ス線の負荷容量を前記メインセンス線の負荷容量よりも
減らすことができ、上記数十ビットのうちの１ビットの
みが他のビットとは異なる比較結果になる場合でも、比
較検出の速度が低下することはない。しかも、各グルー
プ毎の比較結果を駆動素子によりメインセンス線に伝達
するので、各グループ毎の比較結果を確実に纏めること
ができる。
【００１１】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。
【００１２】図１は、本発明の半導体集積回路に形成さ
れたデータ比較回路の基本構成を示している。本発明で
は、比較データを複数グループのビットに分け、これに
対応してビット比較回路１０…を複数グループに分けて
いる。さらに、センス線を比較結果出力用の１本のメイ
ンセンス線１１と上記ビット比較回路１０…の各グルー
プに対応するサブセンス線１２…とに分割するセンス線
分割方式を採用している。そして、サブセンス線１２…
にそれぞれ対応するグループのビット比較回路１０…の
各出力を纏め、各サブセンス線１２…に対応して駆動素
子１３…を設け、この駆動素子１３…を対応するサブセ
ンス線１２…の電位によりスイッチ制御するようにして
いる。そして、上記各駆動素子１３…の各一端側を前記
メインセンス線１１に共通に接続している。さらに、こ
のメインセンス線１１と第１の電位端Ｖ1 との間に第１
の負荷回路１４を接続し、前記駆動素子１３…の各他端
側を第２の電位端Ｖ2 に共通に接続している。
【００１３】図２〜図４は、それぞれ上記各グループ内
のビット比較回路１０…の各出力をサブセンス線１２に
纏める回路形式の相異なる例を示している。
【００１４】即ち、図２の回路は、サブセンス線１２が
対応するグループ内のビット比較回路１０…の各出力端
に共通に接続されると共に直接に駆動素子１３に接続さ
れている場合を示している。
【００１５】また、図３の回路は、サブセンス線１２に
反転回路３１が挿入されており、この反転回路３１の入
力側のサブセンス線部分が対応するグループ内のビット
比較回路１０…の各出力端に共通に接続され、この反転
回路３１の出力端が駆動素子１３に接続されている場合
を示している。
【００１６】また、図４の回路は、ビット比較回路１０
…の各グループに対応して論理ゲート回路４１が設けら
れ、各グループ内のビット比較回路１０…の各出力端が
上記論理ゲート回路４１の複数の入力端に接続され、こ
の論理ゲート回路４１の出力端が対応するサブセンス線
１２に接続されている場合を示している。
【００１７】図５〜図８は、図１の回路における駆動素
子１３および第１の負荷回路１４の相異なる具体例を示
している。
【００１８】即ち、図５の回路は、第１の電位端Ｖ1 が
電源電位Ｖccであり、第２の電位端Ｖ2 が接地電位Ｖss
であり、第１の負荷回路１４は、所定の期間だけ活性レ
ベル（ここでは“Ｌ”）になるプリチャージ信号φｐあ
るいは接地電位Ｖssがゲートに印加されるＰチャネルＭ
ＯＳトランジスタＴＰであり、駆動素子１３は、ゲート
にサブセンス線１２が接続されるＮチャネルＭＯＳトラ
ンジスタＴＮである場合を示している。なお、上記第１
の負荷回路１４として、プリチャージ信号φｐあるいは
接地電位Ｖssがベースに印加されるＰＮＰ型バイポーラ
トランジスタを用いてもよい。
【００１９】図６の回路は、図５の回路の駆動素子１３
として、ゲートにサブセンス線１２が接続されるＮＰＮ
型バイポーラトランジスタＱＮを用いた例を示してい
る。
【００２０】図７の回路は、第１の電位端Ｖ1 が接地電
位Ｖssであり、第２の電位端Ｖ2 が電源電位Ｖccであ
り、第１の負荷回路１４は、所定の期間だけ活性レベル
（ここでは“Ｈ”）になるプリチャージ信号φｎあるい
は電源電位Ｖccがゲートに印加されるＮチャネルＭＯＳ
トランジスタＴＮであり、駆動素子１３は、ゲートに前
記サブセンス線が接続されるＰチャネルＭＯＳトランジ
スタＴＰである場合を示している。なお、上記第１の負
荷回路１４として、プリチャージ信号φｎあるいは電源
電位Ｖccがベースに印加されるＮＰＮ型バイポーラトラ
ンジスタを用いてもよい。
【００２１】図８の回路は、図７の回路の駆動素子１３
として、ベースにサブセンス線１２が接続されるＮＰＮ
型バイポーラトランジスタＱＮを用いた例を示してい
る。
【００２２】次に、図１乃至図４のデータ比較回路の動
作を説明する。駆動素子１３および第１の負荷回路１４
として図５または図６の回路を用いたデータ比較回路に
おいては、比較前の状態で、各サブセンス線１２…の電
位がそれぞれ“Ｌ”レベルであるとすると、各駆動素子
１３…はオフ状態、メインセンス線１１の電位は“Ｈ”
レベルである。比較時に、全てのグループ内の各ビット
比較回路１０…で全て一致した場合に、全てのサブセン
ス線１２…の電位は“Ｌ”レベルのままであるとする
と、全ての駆動素子１３…はオフ状態のままである。も
し、あるグループ内の各ビット比較回路１０…で１ビッ
トでも一致しなかった場合に、このグループのサブセン
ス線１２の電位が“Ｈ”レベルに反転すると、このサブ
センス線１２に接続されている駆動素子１３はオン状態
に反転し、メインセンス線１１の電位は“Ｌ”レベルに
反転する。
【００２３】また、駆動素子１３および第１の負荷回路
１４として図７の回路を用いたデータ比較回路において
は、比較前の状態で、各サブセンス線１２…の電位がそ
れぞれ“Ｈ”レベルであるとすると、各駆動素子１３…
はオフ状態、メインセンス線１１の電位は“Ｌ”レベル
である。比較時に、全てのグループ内の各ビット比較回
路１０…で全て一致した場合に、全てのサブセンス線１
２…の電位が“Ｈ”レベルのままであるとすると、全て
の駆動素子１３…はオフ状態のままである。もし、ある
グループ内の各ビット比較回路１０…で１ビットでも一
致しなかった場合に、このグループのサブセンス線１２
の電位が“Ｌ”レベルに反転すると、このサブセンス線
１２に接続されている駆動素子１３はオン状態に反転
し、メインセンス線１１の電位は“Ｈ”レベルに反転す
る。
【００２４】また、駆動素子１３および第１の負荷回路
１４として図８の回路を用いたデータ比較回路において
は、比較前の状態で、各サブセンス線１２…の電位がそ
れぞれ“Ｌ”レベルであるとすると、各駆動素子１３…
はオフ状態、メインセンス線１１の電位は“Ｌ”レベル
である。比較時に、全てのグループ内の各ビット比較回
路１０…で全て一致した場合に、全てのサブセンス線１
２…の電位が“Ｌ”レベルのままであるとすると、全て
の駆動素子１３…はオフ状態のままである。もし、ある
グループ内の各ビット比較回路１０…で１ビットでも一
致しなかった場合に、このグループのサブセンス線１２
の電位が“Ｈ”レベルに反転すると、このサブセンス線
１２に接続されている駆動素子１３はオン状態に反転
し、メインセンス線１１の電位は“Ｈ”レベルに反転す
る。
【００２５】図９は、本発明の第１実施例として、例え
ばキャッシュメモリのタグメモリ部に使用される内容番
地付けメモリ（Content Addressable Memory；ＣＡＭ）
のメモリセルに格納されたデータとＣＰＵ（中央演算処
理ユニット）からのタグアドレスデータ（検索しようと
する比較データ）Ａ0 〜Ａ31とが一致しているか否かを
マッチ論理回路により比較した結果（ヒットあるいはミ
スヒット）を出力するために使用されるデータ比較回路
を示している。なお、上記キャッシュメモリは、ＣＰＵ
のサイクルタイムとメインメモリのアクセス時間との差
を埋めるために両者の間に置かれ、ＣＰＵの使用効率の
向上を可能とする高速メモリであり、ＣＰＵとは独立の
半導体チップ上に設けられ、あるいは、ＣＰＵなどの論
理演算処理ブロックと同一半導体チップ上に混載され、
あるいは、他のメモリのチップ上に搭載される。
【００２６】図９において、比較データは、数ビット単
位の複数グループのビット（Ａ0 〜Ａ3 ）、…（Ａ28〜
Ａ31）に分けられている。また、各グループ内のＣＡＭ
セル（マッチ論理回路を含む。）９１…の各出力端は対
応するサブセンス線１２に共通に接続されている。ま
た、駆動素子として、ゲートにサブセンス線１２が接続
されたＮチャネルＭＯＳトランジスタＴＮが用いられて
いる。また、第１の負荷回路として、所定の期間だけ活
性レベル（ここでは“Ｌ”）になるプリチャージ信号φ
ｐあるいは接地電位Ｖssがゲートに印加されるＰチャネ
ルＭＯＳトランジスタＴＰが用いられている。さらに、
前記サブセンス線１２と接地電位Ｖssとの間に、前記プ
リチャージ信号φｐに対して相補的なプリチャージ信号
／φｐあるいは電源電位Ｖccがゲートに印加されるＮチ
ャネルＭＯＳトランジスタＴＮ２（または、上記プリチ
ャージ信号／φｐあるいは電源電位Ｖccがベースに印加
されるＮＰＮ型バイポーラトランジスタでもよい。）か
らなる第２の負荷回路が接続されている。
【００２７】図９の回路においては、比較前の状態で
は、各サブセンス線１２…の電位がそれぞれ“Ｌ”レベ
ルであり、各駆動素子１３…はオフ状態、メインセンス
線１１の電位は“Ｈ”レベルである。比較時に、全ての
グループ内のＣＡＭセル９１…で全て一致した場合に、
全てのサブセンス線１２…の電位は“Ｌ”レベルのまま
であり、全ての駆動素子１３…はオフ状態のままであ
る。もし、あるグループ内の各ＣＡＭセル９１…で１ビ
ットでも一致しなかった場合に、このグループのサブセ
ンス線１２の電位が“Ｈ”レベルに反転し、このサブセ
ンス線１２に接続されている駆動素子１３はオン状態に
反転し、メインセンス線１１の電位は“Ｌ”レベルに反
転する。
【００２８】上記第１実施例のデータ比較回路において
は、ＣＡＭセル９１…を複数グループに分け、センス線
を１本のメインセンス線１１と上記ＣＡＭセル９１…の
各グループに対応するサブセンス線１２…とに分割した
センス線分割方式を採用し、各グループ毎の比較結果を
対応する駆動素子ＴＮ…により上記メインセンス線１１
に伝達するようにしている。これにより、比較データの
ビット数が例えば数十ビットのように多くても、ＣＡＭ
セル９１…を例えば数ビット単位の複数グループに分け
て各サブセンス線１２…の負荷容量を前記メインセンス
線１１の負荷容量よりも減らすことができ、上記数十ビ
ットのうちの１ビットのみが他のビットとは異なる比較
結果になる場合でも、比較検出の速度が低下することは
ない。しかも、各グループ毎の比較結果を駆動素子ＴＮ
…によりメインセンス線１１に伝達するので、各グルー
プ毎の比較結果を確実に纏めることができる。
【００２９】図１０は、第２実施例に係るデータ比較回
路を示しており、前記第１実施例と比べて、図３に示し
たように、サブセンス線１２に反転回路３１が挿入され
ている点と、電源電位Ｖccと上記反転回路３１の入力側
のサブセンス線部分との間に、前記プリチャージ信号φ
ｐあるいは接地電位Ｖssがゲートに印加されるＰチャネ
ルＭＯＳトランジスタＴＰ２（または、上記プリチャー
ジ信号φｐあるいは接地電位Ｖssがベースに印加される
ＰＮＰ型バイポーラトランジスタでもよい。）からなる
第２の負荷回路が接続されている点とが異なり、その他
は同じであるので図９中と同一符号を付している。
【００３０】上記第２実施例においても、前記第１実施
例に準じた動作により、第１実施例と同様の効果が得ら
れる。
【００３１】なお、上記各回路において、前記メインセ
ンス線１１および各サブセンス線１２…を半導体チップ
上で平行に配置するように二層の配線（例えばアルミニ
ウム合金）で形成すれば、パターンレイアウトの面積の
増加を伴わずに二重センス線構成を実現できる。
【００３２】図１３は本発明の第３実施例として、サブ
センス線の信号をＢｉＣＭＯＳゲートで受け、ＮＰＮバ
イポーラトランジスタでメインセンスアンプを駆動する
方式を示した回路図である。
【００３３】この実施例回路において、前記第２実施例
の場合と同様に、比較データは数ビット単位で複数グル
ープに、例えば、４ビット毎にＡ0 〜Ａ3 、…Ａ28〜Ａ
31の各グループに分けられている。また、各グルーブ内
のＣＡＭセル（マッチ論理回路を含む）９１…の各出力
端は対応するサブセンス線１２に共通に接続されてい
る。また、この実施例では駆動素子１３として、ゲート
にサブセンス線１２が接続され、ソースが電源電位Ｖcc
に、ドレインがＮＰＮバイポーラトランジスタのベース
に接続されたＰチャネルＭＯＳトランジスタと、コレク
タが電源電位Ｖccに、エミッタがメインセンス線１１に
接続されたＮＰＮバイポーラトランジスタと、ドレイン
がＮＰＮバイポーラトランジスタのベースに、ゲートが
サブセンス線１２にそれぞれ接続され、ソースがメイン
センス線１１に接続されたＮチャネルＭＯＳトランジス
タと、ソースがＮＰＮバイポーラトランジスタのベース
に、ゲートがメインセンス線１１の反転出力にそれぞれ
接続され、ドレインがメインセンス線１１に接続された
ＰチャネルトランジスタとからなるＢｉＣＭＯＳプルア
ップ駆動回路が用いられている。
【００３４】また、メインセンス線１１の第１の負荷回
路として、所定の期間だけ活性レベル（ここでは
“Ｈ”）になるプリチャージ信号／φｐあるいは電源電
位Ｖccがゲートに印加されるＮチャネルＭＯＳトランジ
スタＴＮ１が用いられている。さらに前記プリチャージ
信号／φｐに対して相補的なプリチャージ信号φｐある
いは電源電位Ｖssがゲートに印加されるＰチャネルＭＯ
ＳトランジスタＴＰ２からなる第２の負荷回路が、各サ
ブセンス線１２の負荷回路として用いられている。
【００３５】図１３の実施例回路において、比較前の状
態では、各サブセンス線１２の電位がそれぞれ“Ｈ”レ
ベルであり、各駆動ゲートはオフ状態となり、メインセ
ンス線１１の電位は“Ｌ”レベルである。
【００３６】比較時に、全てのグループ内のＣＡＭセル
９１…で全てのアドレスが一致した場合に、全てのサブ
センス線１２の電位は“Ｈ”レベルのままであり、全て
のＢｉＣＭＯＳプルアップ駆動回路１３はオフ状態のま
まである。したがって、メインセンス線１１は、“Ｌ”
レベルのままである。もし、あるグループ内のＣＡＭセ
ル９１…でアドレスが１ビットでも一致しなかった場
合、このグループのＣＡＭセル９１…が接続されたサブ
センス線１２の電位が“Ｌ”レベルに反転し、このサブ
センス線１２に接続されているＢｉＣＭＯＳプルアップ
駆動回路（１３）がオンし、メインセンス線１１の出力
が急速に“Ｈ”レベルに反転する。その際、メインセン
ス線１１の出力を受けたインバータの信号が“Ｌ”レベ
ルになることにより、ＢｉＣＭＯＳプルアップ駆動回路
（１３）内のＮＰＮバイポーラトランジスタのベース・
エミッタ間に接続されたＰチャネルＭＯＳトランジスタ
によりシャントされ、メインセンス線１１は電源電位Ｖ
ccまで引き上げられる。
【００３７】上記第３の実施例回路のデータ比較回路に
おいては、センス線分割方式により、各サブセンス線に
付随するＭＯＳトランジスタの拡散層容量等の負荷容量
の低減に伴う比較検出の高速化に加え、ＢｉＣＭＯＳ構
成のプルアップ駆動回路によるメインセンス線の高速な
駆動や、メインセンス線に直接ＭＯＳトランジスタが接
続されず、負荷容量の軽いバイポーラトランジスタが接
続されることによるメインセンス線における負荷容量が
低減するという効果がある。
【００３８】プリチャージ時には、前記第１の負荷素子
によるサブセンス線の電位の上昇に伴い、ＢｉＣＭＯＳ
プルアップ駆動回路はオフし、また第２の負荷素子によ
りメインセンス線が急速に引き下げられ、それと同時に
プルアップ駆動回路内のＮチャネルＭＯＳトランジスタ
によりバイポーラトランジスタのベース蓄積電荷が引き
抜かれ、バイポーラトランジスタは急速にオフする。
【００３９】
【発明の効果】上述したように本発明によれば、データ
比較回路による比較データのビット数が多くても、比較
検出を高速かつ確実に行い得る半導体集積回路を実現す
ることができる。
【図面の簡単な説明】
【図１】本発明の半導体集積回路に形成されたデータ比
較回路の基本構成を示す図。
【図２】図１中の各サブセンス線にそれぞれ対応するグ
ループ内のビット比較回路の各出力を纏める回路形式の
一例を示す回路図。
【図３】図１中の各サブセンス線にそれぞれ対応するグ
ループ内のビット比較回路の各出力を纏める回路形式の
他の例を示す回路図。
【図４】図１中の各サブセンス線にそれぞれ対応するグ
ループ内のビット比較回路の各出力を纏める回路形式の
さらに他の例を示す回路図。
【図５】図１中の駆動素子および第１の負荷回路の一例
を示す回路図。
【図６】図５の回路の変形例を示す回路図。
【図７】図１中の駆動素子および第１の負荷回路の他の
例を示す回路図。
【図８】図７の回路の変形例を示す回路図。
【図９】本発明の第１実施例に係るデータ比較回路を示
す回路図。
【図１０】本発明の第２実施例に係るデータ比較回路を
示す回路図。
【図１１】従来のデータ比較回路の一例を示す回路図。
【図１２】従来のデータ比較回路の他の例を示す回路
図。
【図１３】本発明の第３実施例に係るデータ比較回路を
示す回路図。
【符号の説明】
１０…ビット比較回路、１１…メインセンス線、１２…
サブセンス線、１３…駆動素子、１４…第１の負荷回
路、３１…反転回路、４１…論理ゲート回路、９１…Ｃ
ＡＭセル、Ｖ1 …第１の電位端、Ｖ2 …第２の電位端、
ＴＰ…ＰチャネルＭＯＳトランジスタ、ＴＮ…Ｎチャネ
ルＭＯＳトランジスタ、ＱＮ…ＮＰＮ型バイポーラトラ
ンジスタ、ＴＰ２…ＰチャネルＭＯＳトランジスタ（第
２の負荷回路）、ＴＮ２…ＮチャネルＭＯＳトランジス
タ（第２の負荷回路）。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 // Ｈ０３Ｋ 19/0175

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 比較データを複数グループに分けたビッ
    トデータに対応して複数グループに分けられ、上記ビッ
    トデータがそれぞれ対応して入力するビット比較回路
    と、 このビット比較回路の各グループ毎に設けられ、対応す
    るグループのビット比較回路の各出力が纏められるサブ
    センス線と、 この各サブセンス線に対応して設けられ、対応するサブ
    センス線の電位によりスイッチ制御され、各一端側が第
    ２の電位端に共通に接続された駆動素子と、 この各駆動素子の各他端側が共通に接続された比較結果
    出力用の１本のメインセンス線と、 このメインセンス線と第１の電位端との間に接続された
    第１の負荷回路とを具備するデータ比較回路を有するこ
    とを特徴とする半導体集積回路。
  2. 【請求項２】 請求項１記載の半導体集積回路におい
    て、前記サブセンス線は、対応するグループ内のビット
    比較回路の各出力端に共通に接続され、このサブセンス
    線が直接に前記駆動素子に接続されていることを特徴と
    する半導体集積回路。
  3. 【請求項３】 請求項１記載の半導体集積回路におい
    て、前記サブセンス線に反転回路が挿入されており、こ
    の反転回路の入力側のサブセンス線部分が対応するグル
    ープ内のビット比較回路の各出力端に共通に接続され、
    この反転回路の出力端が前記駆動素子に接続されている
    ことを特徴とする半導体集積回路。
  4. 【請求項４】 請求項１記載の半導体集積回路におい
    て、前記ビット比較回路の各グループに対応して論理ゲ
    ート回路が設けられ、各グループ内のビット比較回路の
    各出力端が上記論理ゲート回路の複数の入力端に接続さ
    れ、この論理ゲート回路の出力端が対応するサブセンス
    線に接続されていることを特徴とする半導体集積回路。
  5. 【請求項５】 請求項１乃至４のいずれか１項に記載の
    半導体集積回路において、前記第１の電位端は電源電位
    Ｖccであり、前記第２の電位端は接地電位Ｖssであり、
    前記第１の負荷回路は、ゲートに接地電位Ｖssあるいは
    プリチャージ信号が印加されるＰチャネルＭＯＳトラン
    ジスタ、または、ベースに接地電位Ｖssあるいはプリチ
    ャージ信号が印加されるＰＮＰ型バイポーラトランジス
    タであり、前記駆動素子は、ゲートに前記サブセンス線
    が接続されたＮチャネルＭＯＳトランジスタ、または、
    ベースに前記サブセンス線が接続されたＮＰＮ型バイポ
    ーラトランジスタであることを特徴とする半導体集積回
    路。
  6. 【請求項６】 請求項１乃至４のいずれか１項に記載の
    半導体集積回路において、前記第１の電位端は接地電位
    Ｖssであり、前記第２の電位端は電源電位Ｖccであり、
    前記第１の負荷回路は、ゲートに電源電位Ｖccあるいは
    プリチャージ信号が印加されるＮチャネルＭＯＳトラン
    ジスタ、または、ベースに電源電位Ｖccあるいはプリチ
    ャージ信号が印加されるＮＰＮ型バイポーラトランジス
    タであり、前記駆動素子は、ゲートに前記サブセンス線
    が接続されたＰチャネルＭＯＳトランジスタ、または、
    ベースに前記サブセンス線が接続されたＮＰＮ型バイポ
    ーラトランジスタであることを特徴とする半導体集積回
    路。
  7. 【請求項７】 請求項５記載の半導体集積回路におい
    て、前記サブセンス線が直接に前記駆動素子に接続され
    ている場合には、さらに、上記サブセンス線と接地電位
    Ｖssとの間に、ゲートに電源電位Ｖccあるいは前記プリ
    チャージ信号に対して相補的なプリチャージ信号が印加
    されるＮチャネルＭＯＳトランジスタ、または、ベース
    に電源電位Ｖccあるいは前記プリチャージ信号に対して
    相補的なプリチャージ信号が印加されるＮＰＮ型バイポ
    ーラトランジスタからなる第２の負荷回路が接続されて
    いることを特徴とする半導体集積回路。
  8. 【請求項８】 請求項５記載の半導体集積回路におい
    て、前記サブセンス線に反転回路が挿入されている場合
    には、さらに、電源電位Ｖccと上記反転回路の入力側の
    サブセンス線部分との間に、ゲートに接地電位Ｖssある
    いは前記プリチャージ信号が印加されるＰチャネルＭＯ
    Ｓトランジスタ、または、ベースに接地電位Ｖssあるい
    は前記プリチャージ信号が印加されるＰＮＰ型バイポー
    ラトランジスタからなる第２の負荷回路が接続されてい
    ることを特徴とする半導体集積回路。
  9. 【請求項９】 請求項１乃至８のいずれか１項に記載の
    半導体集積回路において、前記ビット比較回路は内容番
    地付けメモリのメモリセルであり、前記比較データはア
    ドレスデータであることを特徴とする半導体集積回路。
  10. 【請求項１０】 請求項９項に記載の半導体集積回路に
    おいて、前記内容番地付けメモリは、キャッシュメモリ
    のタグメモリ部であることを特徴とする半導体集積回
    路。
  11. 【請求項１１】 請求項１乃至１０のいずれか１項に記
    載の半導体集積回路において、前記メインセンス線およ
    び各サブセンス線は平行に配置されていることを特徴と
    する半導体集積回路。
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