JPS62219398A - 変換バツフア装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は一致検出機能を有する連想メモリ（Ｃｏｎｔｅ
ｎｔ　Ａｄｄｒｅｓｓｅｄ　Ｍｅｍｏｒｙ　：　ＣＡ　
Ｍ　）を用いた変換バッファに関する。

従来の技術 従来の変換バッファは、第４図に示すようにＣＡＭｌの
検索終了を外部クロック１８を用いてＲＡＭ２に伝えて
いた。すなわちＣＡＭｌの検索が終了したと思われる時
点でクロック同期型８０８回路４よりＦｔＡＭアクセス
イネーブル１７を出力し、これでゲート１９を導通させ
、ライン１０゜１２を接続させていた。

発明が解決しようとする問題点 この方式では、ＲＡＭアクセスイネーブルを出力するタ
イミングをクロックによって制御していた。出力タイミ
ングは、ＣＡＭの検索が確実に終わったのち行なわねば
ならず、同期クロックは十分なマージンを必要とした。

そのためＣＡＭの検索が終了してからＲＡＭのアクセス
がはじまるまでの間に無駄な時間を要した。アドレス変
換バッファは、仮想記憶をサポートする上で重要な技術
であり、高速化が望まれる。本発明は従来のものが持つ
以上のような問題点を解消させるための新だな方式を提
供するものである。

問題点を解決するだめの手段 本発明の変換バッファ装置は、変換前のデータを記憶す
る一致検出機能を有する連想メモリのセンスラインと１
変換後のデータを記憶するランダムアクセスメモリのワ
ードラインをゲートを介して接続し、連想メモリ内に非
同期型の一致検出終了信号生成回路を設け１この出力で
前記のゲートの導通を制御するように構成したものであ
る。

作用 このような本発明は、ＣＡＭを用い、ＣＡＭからＲＡＭ
への信号の伝達を外部クロックと非同期にして行なって
いるだめ高速な変換を行なうことができる。

実施例 以下に本発明の一実施例について図面とともに説明する
。

本実施例の変換バッファ装置では第１図に示すようにＣ
ＡＭｌ内に非同期型一致検出終了信号生成回路３（以下
ＥＯ３回路）を設けた。ＲＡＭアクセスイネーブル１７
はＣＡＭ１内で最も遅い検索が終了する時点よりさらに
ごくわずが遅れて出力される。これがゲート１９を導通
せしめＲＡＭ２のアクセスが開始される。このためＣＡ
ＭからＲＡＭへの伝達が時間の無駄なく行なわれる。

本実施例装置につき第２図ａ、ｂ、第３図を用いて作用
を説明する。第３図は装置の全体の構成図１第２図ａ、
ｂはその一部を拡大し、セル内の回路まで記述したもの
である。

センスライン１ｏはプリチャージ方式で入力データと記
憶データが一致した場合Ｈｉ　ｇｈを保つ。

これでＲＡＭワードライン１２を駆動し、そこに記憶さ
れているデータを読み出す。不一致の場合、センスライ
ン１０はフード中の不一致ピントのＣＡＭセル全てによ
りディスチャージされる。それに対してＥＯＳライン１
１はただ１コの非同期型８０８回路３のみでディスチャ
ージされる。ここでＥＯＳライン１１にはＫＯ３回路３
の他ダミーセル２３がＣＡＭのビット数−１個接続され
ており、センスライン１ｏと同じ負荷容素を持つ。

ＣＡＭ内で検索が開始されると、ピットライン１３．１
４のどちらかがＨ工ｇｈであるのでＥｏＳライン１１は
必ずＬｏｗに落ちる。最も遅（Ｌｏｗに落ちるワードラ
インはただ１コのＣＡＭセルによりディスチャージされ
るものであるが、　　Ｅｏｓライン１１のディスチャー
ジは１コのＫＯ３回路３のＮｃｈ）ランジスタ２０のみ
で行なわれるため、ＥＯＳライン１１がＬｏｗに落ちた
時点で全てのワードの検索は終了している。そこでこれ
をＲＡＭアクセスイネーブル８としてゲート１９の導通
に用いる。

第３図においてＣＡＭ１内に仮想アドレス。

ＲＡＭ２内に物理アドレスが記憶される。アドレス３２
　ｂｉｔとしてページサイズに応じてＣＡＭｌ及びＲＡ
Ｍ２はそれぞれ１ワード２０〜２３ｂｉｔ構成をとる。

つまりＣＡＭセル６及びＲＡＭセル６はワード方向に２
０〜２３個並べられる。深さ並べられる。ＣＡＭのセン
スライン１０はインバータ２１及びゲート１９を介して
ＲＡＭのワードライン１２に接続される。またＥＯＳラ
イン１１は遅延のだめにインバータ２２を２段通ったあ
とゲート１９に接続される。ＥＯＳラインには１個のｚ
ｏｓ回路、ピット数−１個のダミーセルが接続される。

またＲＡＭ２のワードライン１２の全てのＮＯＲをとる
ことにより不一致信号７が生成される。これはＣＡＭｌ
内に入力された仮想アドレスが記憶されてないことを示
す。

発明の効果 以上述べてきたように本発明の変換バッファ装置は、Ｃ
ＡＭを用いており、フルアソシェイティプな検索を高速
で行なうことができる。ＣＡＭからＲＡＭへの信号の伝
達を外部クロックと非同期にしたため高速な変換が可能
となった。マイクロプロセッサの発展と共に仮想記憶サ
ポートは重要な問題であり１高速アドレス変換を実現す
る上で本発明は非常に有用なものである。

第１図は本発明の一実施例におけるアドレス変換バッフ
ァ装置の構成図、第２図は本実施例装置の一部を取出し
てます回路図、第３図は同全体の構成図、第４図は従来
のアドレス変換バッファ装置の構成図である。

１・・・・・・ＣＡＭ、２・・・・・・ＲＡＭ、３・・
・・・・非同期型ＥＯ３回路、４・・・・・・同期型Ｋ
ＯＳ回路、６・・・・・・ＣＡＭセル、６・・・・・・
ＲＡＭセル、ア・川・・不一致信号、８・・・・・・Ｒ
ＡＭアクセスイネーブル、９・・・・ＣＡＭワードライ
ン、ＩＱ・・・・・・センスライン、１１・・・・・・
ＥＯＳライン、１２．・・・・・ＲＡＭワードライン、
１３．１５・・・・・・ピットライン、１４．１６・・
・・・・ビットライン、１７・・・・・・ＲＡＭアクセ
スイネーブル、１８・・・・・・外部クロック、１９・
川・・ゲート、２０・・・・・・Ｎｃｈ）ランジスタ、
２１．２２・川・・インバータ、２３・・・・・・タミ
ーセル。

代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図 日Ｏさ１４！Ｉ宣テ 第２図 （ｂ） 第４図

Claims (2)

【特許請求の範囲】
1. （１）変換前のデータを記憶する一致検出機能を有する
   連想メモリのセンスラインと、変換後のデータを記憶す
   るランダムアクセスメモリのワードラインをゲートを介
   して接続し、前記連想メモリ内に非同期型の一致検出終
   了信号生成回路を設け、この出力で前記のゲートの導通
   を制御するように構成した変換バッファ装置。
2. （２）連想メモリ内において、必ず不一致を検出する１
   ビットのセル及び必ず一致を検出するワード数より１ビ
   ット少ない数のセルからなる１ワード分の付加回路を一
   致検出終了信号生成回路とし、ここで生成される不一致
   信号を一致検出終了信号とする特許請求の範囲第１項記
   載の変換バッファ装置。