KR100557933B1 - 버스 효율 향상을 위한 라이트 버퍼의 구조 - Google Patents

버스 효율 향상을 위한 라이트 버퍼의 구조 Download PDF

Info

Publication number
KR100557933B1
KR100557933B1 KR1019990053898A KR19990053898A KR100557933B1 KR 100557933 B1 KR100557933 B1 KR 100557933B1 KR 1019990053898 A KR1019990053898 A KR 1019990053898A KR 19990053898 A KR19990053898 A KR 19990053898A KR 100557933 B1 KR100557933 B1 KR 100557933B1
Authority
KR
South Korea
Prior art keywords
data
write buffer
input
read
pipeline
Prior art date
Application number
KR1019990053898A
Other languages
English (en)
Other versions
KR20010048991A (ko
Inventor
심재욱
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1019990053898A priority Critical patent/KR100557933B1/ko
Publication of KR20010048991A publication Critical patent/KR20010048991A/ko
Application granted granted Critical
Publication of KR100557933B1 publication Critical patent/KR100557933B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1039—Read-write modes for single port memories, i.e. having either a random port or a serial port using pipelining techniques, i.e. using latches between functional memory parts, e.g. row/column decoders, I/O buffers, sense amplifiers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

본 발명은 램버스 디램의 버스 효율 향상을 위한 라이트 버퍼의 구조에 관한 것으로, 후속의 리드 명령이 라이트 버퍼의 데이터와 같은 어드레스를 지시하고 있을 때 리드 데이타를 메모리 셀로부터 읽지 않고 라이트 버퍼로부터 직접 읽음과 동시에 리드 명령에 의해 활성화된 컬럼 어드레스에 리드 버퍼의 데이타를 리타이어함으로써 1 패킷의 시간을 절약시킬 수 있는 효과가 있다.
이를 구현하기 위한 본 발명의 버스 효율 향상을 위한 라이트 버퍼의 구조는, 외부의 n 비트 버스를 통해 입력되는 신호를 매 클럭 에지마다 받아들여 8n 비트로 구성한 뒤 이를 동시에 내부로 전달하는 시리얼-투-패럴랠 변환을 하는 입력 파이프라인과, 내부 8n 비트 버스를 통해 입력되는 데이타를 외부의 n 비트 버스로 8번 시리얼하게 전송하는 출력 파이프라인과, 리드 동작에서 상기 입력 파이프라인의 라이트 버퍼에 저장된 데이타의 목적지 어드레스와 입력된 데이타의 목적지 어드레스가 같을 경우 상기 라이트 버퍼에 저장된 데이타를 출력 파이프라인을 통해 출력시켜 주는 스위칭 수단을 포함하여 이루어진 것을 특징으로 한다.

Description

버스 효율 향상을 위한 라이트 버퍼의 구조{Structure of write buffer for raise the efficiency of bus}
도 1은 종래의 램버스 디램에서 리드(Read)/라이트(Write) 동작이 연속적으로 수행될 때의 동작 타이밍도
도 2는 종래의 리타이어(retire) 신호를 발생하는 회로도
도 3은 종래의 리드(Read)/라이트(Write) 데이타 인터페이스 구조도
도 4는 본 발명에 의한 램버스 디램에서 리드/라이트 동작시 리타이어를 하지 않고 읽기 동작을 수행할 때의 동작 타이밍도
도 5는 라이트 버퍼에 저장된 데이타의 목적지 어드레스와 후속의 리드 명령에 의한 데이타의 어드레스를 비교하는 비교기의 개략도
도 6은 본 발명의 리타이어(retire) 신호를 발생하는 회로도
도 7은 본 발명에 의한 리드(Read)/라이트(Write) 데이타 인터페이스 구조도
* 도면의 주요부분에 대한 부호의 설명 *
10 : 입력 파이프라인부 20 : 출력 파이프라인부
30 : 비교부 50 : 신호 발생부
60 : 다중화부 100 : 스위칭 수단
본 발명은 램버스(Rambus) 디램(DRAM)의 버스 효율 향상을 위한 라이트 버퍼의 구조에 관한 것으로, 보다 상세하게는 후속의 리드(Read) 명령이 라이트(Write) 버퍼의 데이터와 같은 어드레스를 지시하고 있을 때 리드 데이타를 메모리 셀로부터 읽지 않고 라이트 버퍼로부터 직접 읽음과 동시에 리드 명령에 의해 활성화된 열어드레스에 리드 버퍼의 데이타를 리타이어(retire)함으로써 1 패킷의 시간을 절약시킨 버스 효율 향상을 위한 라이트 버퍼의 구조에 관한 것이다.
도 1은 종래의 램버스 디램에서 리드(Read)/라이트(Write) 동작이 연속적으로 수행될 때의 동작 타이밍도를 나타낸 것이다.
라이트(Write) 동작은 로오 어드레스(ROW Address ; ROWA) 패킷(Packet)에 'ACT a0'라는 명령을 실어 뱅크 0(Bank0)를 활성화함에 따라 시작되고 tRCD 후에 컬럼 어드레스 명령(Column Address Command : COLC) 패킷에 'WR a1' 명령을 실어보내면 된다. a0, a1 및 a3는 디바이스, 뱅크 및 로오 어드레스를 모두 포함하고 있다.
COLC 패킷에 의해 WR 명령이 입력된 후 tCWD 시간이 지나면 데이타 핀 상에 있는 라이트 데이타 D(a1)을 받아들인다. COLC 패킷 후 tcc 시간이 지나면 다음 COL 패킷을 송출할 수 있다. WR a2 명령이 송출된 후 tCWD 이 지나면 D(a2)를 입력하여야 한다. 라이트(Write)에서는 라이트 버퍼를 이용한 딜레이 라이트 방식 을 채택하므로 리드(Read) 동작에 비해 파이프라인 스테이지(stage)가 1 개 더 추가된 형태이다. 따라서 라이트 동작은 2 단계로 진행되는데 첫번째 COLC 패킷에 의해 컬럼 어드레스와 데이타가 라이트 버퍼에 저장되며 두번째 COLC에 의해 라이트 버퍼로부터 셀로 데이타가 리타이어(retire)된다.
도 1에서 b2와 c1이 같은 어드레스일때 C(b2)와 C(c1)은 동일한 열어드레스(column address)를 활성화 한다. 즉, 같은 어드레스에 쓰고 읽기를 연속적으로 수행하게 된다. 이때 C(b2)는 라이트 버퍼에 있는 데이타의 목적지 어드레스로 리타이어(retire) 명령에 의해 라이트 버퍼의 데이타를 메모리 셀로 저장하기 위한 어드레스이고, C(c1)은 읽기 명령에 의해 데이타를 읽어내기 위한 어드레스이다.
따라서, 어드레스 b2와 어드레스 c1이 같을때 리타이어(b2)에 의해 라이트 버퍼에서 메모리 코어로 리타이어된 데이타를 RD(c1)에서 정상적으로 읽을 수 있다.
도 2는 종래의 리타이어(retire) 신호를 발생하는 회로를 나타낸 것이다.
종래의 리타이어신호발생회로는 도 2에 도시한 바와 같이, 리드 동작신호(read_op)를 반전시키는 인버터(G1)의 출력신호와 명령패킷의 동기를 맞추어주기 위한 내부적인 동기신호(b2vbit)를 OR 논리 연산하여 리타이어 신호(start_retire)를 발생시키는 OR 게이트(OR)로 구성되며, 리드 명령에서는 리타이어(retire)를 수행하지 않는다.
도 3은 종래의 리드(Read)/라이트(Write) 데이타 인터페이스 구조를 나타낸 것으로, 입력 파이프라인(10)과 출력 파이프라인(20)으로 구성되어 있다.
입력 파이프라인(10)은 외부의 18 비트 버스를 통해 입력되는 신호를 매 클럭 에지마다 받아들여 144 비트로 구성한 뒤 이를 동시에 내부로 전달하는 시리얼-투-패럴랠(serial-to-parllel) 변환을 하는 파이프라인이다.
출력 파이프라인(20)은 내부 144 비트 버스를 통해 입력되는 데이타를 외부의 18 비트 버스로 8번 시리얼하게 전송하는 파이프라인이다.
그런데, 이와 같이 구성된 종래의 램버스 디램의 라이트 버퍼의 구조에 있어서는, 리드 명령('WR' 또는 'WRA')을 수행하면 데이타는 라이트(Write) 버퍼에 씌여 지고, tRTR(2×tPacket)후에 들어오는 명령(noop, WR, WRA, PREC)에 의해 리타이어(retire)되어 메모리 셀에 저장된다. 따라서 일련의 라이트 동작이 수행될 때 도 1에서와 같이, 앞에 쓰어진 데이타는 tRTR 후의 쓰기 명령에 의해 리타이어(retire)가 되지만 마지막 두개의 데이타는 'noop' 또는 'PREC' 명령을 사용하여 인위적으로 리타이어(retire)를 수행해야 하므로 연속적으로 리드 및 라이트 동작을 반복하는 프로세스에서 라이트와 리드 사이에 tRTR(2×tPacket) 만큼의 시간적 지연이 생기는 문제점이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명은 후속의 리드(Read) 명령이 라이트(Write) 버퍼의 데이터와 같은 어드레스를 지시하고 있을 때 리드 데이타를 메모리 셀로부터 읽지 않고 라이트 버퍼로부터 직접 읽음과 동시에 리드 명령에 의해 활성화된 열어드레스에 리드 버퍼의 데이타를 리타이어(retire)함으로써 1 패킷의 시간을 절약시킨 버스 효율 향상을 위한 라이트 버퍼의 구조를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여, 본 발명의 버스 효율 향상을 위한 라이트 버퍼의 구조는,
외부의 n 비트 버스를 통해 입력되는 신호를 매 클럭 에지마다 받아들여 8n 비트로 구성한 뒤 이를 동시에 내부로 전달하는 시리얼-투-패럴랠 변환을 하는 입력 파이프라인과,
내부 8n 비트 버스를 통해 입력되는 데이타를 외부의 n 비트 버스로 8번 시리얼하게 전송하는 출력 파이프라인과,
리드 동작에서 상기 입력 파이프라인의 라이트 버퍼에 저장된 데이타의 목적지 어드레스와 입력된 데이타의 목적지 어드레스가 같을 경우 상기 라이트 버퍼에 저장된 데이타를 출력 파이프라인을 통해 출력시켜 주는 스위칭 수단을 포함하여 이루어진 것을 특징으로 한다.
여기서, 상기 스위칭 수단은, 상기 라이트 버퍼에 저장된 데이타의 목적지 어드레스와 입력된 데이타의 목적지 어드레스를 비교하는 비교부와, 상기 비교부의 출력신호가 제 1 논리레벨을 가질때 명령패킷의 동기를 맞추어주기 위한 동기신호에 의해 리타이어 신호를 발생시키는 신호발생부와, 상기 신호발생부의 출력신호에 의해 상기 라이트 버퍼의 데이타를 상기 출력 파이프라인으로 절환시키는 다중화부로 구성된 것을 특징으로 한다.
그리고, 상기 제 1 논리레벨은 '하이' 전위레벨을 갖는 것을 특징으로 한다.
그리고, 상기 신호발생부는 OR 게이트로 구성된 것을 특징으로 한다.
그리고, 상기 신호발생부는 AND 게이트로 구성된 것을 특징으로 한다.
또한, 상기 다중화부는 멀티플렉서 회로인 것을 특징으로 한다.
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.
도 4는 본 발명에 의한 램버스 디램에서 리드/라이트 동작시 마지막 라이트(Write) 명령에 의해 라이트 버퍼에 저장된 데이타를 리타이어(retire)하지않고 리드 동작을 수행했을 때의 동작 타이밍도를 나타낸 것이다.
라이트(Write) 동작은 ROWA 패킷(Packet)에 'ACT a0'라는 명령을 실어 뱅크 0(Bank0)를 활성화함에 따라 시작되고 tRCD 후에 COLC 패킷에 'WR a1' 명령을 실어보내면 된다. a0, a1 및 a3는 디바이스, 뱅크 및 로오 어드레스를 모두 포함하고 있다.
COLC 패킷에 의해 WR 명령이 입력된 후 tCWD 시간이 지나면 데이타 핀 상에 있는 라이트 데이타 D(a1)을 받아들인다. COLC 패킷 후 tcc 시간이 지나면 다음 COL 패킷을 송출할 수 있다. WR a2 명령이 송출된 후 tCWD 이 지나면 D(a2)를 입력하여야 한다. 라이트(Write)에서는 라이트 버퍼를 이용한 딜레이 라이트 방식을 채택하므로 리드(Read) 동작에 비해 파이프라인 스테이지(stage)가 1 개 더 추가된 형태이다. 따라서 라이트 동작은 2 단계로 진행되는데 첫번째 COLC 패킷에 의해 컬럼 어드레스와 데이타가 라이트 버퍼에 저장되며 두번째 COLC에 의해 라이트 버퍼로부터 셀로 데이타가 리타이어(retire)된다.
여기서, 어드레스 b2와 어드레스 c1이 같을 때 종래의 구조에서는 RD(c1)에 의해 읽히는 데이타는 바로 앞에서 WR(b2)에 의해 저장된 데이타가 아닌 이전 값(즉, D(b2)
Figure 111999015982050-pat00001
D(c1))을 읽게 된다. 이는 D(b2)는 리타이어(retire)되지 않고 라이트 버퍼에 저장되어 있기 때문이다.
하지만, 본 발명의 구조에서는 라이트 버퍼의 데이타를 직접 읽음으로써 정상적인 데이타를 얻을 수 있다(즉, D(b2) = D(c1)).
b2와 c1이 같은 어드레스일때 C(b2)와 C(c1)은 동일한 컬럼 어드레스를 활성화 한다. 즉, 같은 어드레스에 리드 라이트를 연속적으로 수행하게 된다. 이때 C(b2)는 라이트 버퍼에 있는 데이타의 목적지 어드레스로 리타이어(b2) 명령에 의해 라이트 버퍼의 데이타를 메모리 셀로 저장하기 위한 어드레스이고, C(c1)은 리드 명령에 의해 데이타를 읽어내기 위한 어드레스이다. 따라서, 본 발명에서는 후속의 리드 명령이 라이트 버퍼의 데이타와 같은 어드레스를 지시하고 있을때 리드 데이타를 메모리 셀로부터 읽지 않고 라이트 버퍼로부터 직접 읽음과 동시에 리드 명령에 의해 활성화된 컬럼 어드레스에 라이트 버퍼의 데이타를 리타이어함으로써 1패킷의 시간을 줄일 수 있다.
도 5는 라이트 버퍼에 저장된 데이타의 목적지 어드레스(Scp_buf2)와 후속의 리드 명령에 의한 데이타의 어드레스(BC[3:0]와 AC[6:0])를 비교하는 비교기(30)의 개략도이다.
Scp_buf2는 라이트 명령에 의해 라이트 버퍼에 씌여진 데이타의 목적지의 뱅크 어드레스와 컬럼 어드레스를 나타내며, BC[3:0]와 AC[6:0]는 각각 현재 입력된 리드 명령의 목적지의 뱅크 어드레스와 컬럼 어드레스를 나타낸다. 두 어드레스가 같을때 비교기의 출력인 'rd_hit' 신호가 '하이'가 되며 이때 현재의 패킷은 라이트 버퍼의 데이타와 같은 목적지를 가짐을 나타내게 된다.
도 6은 본 발명의 리타이어(retire) 신호를 발생하는 회로도로서, 리드 동작신호(read_op)를 입력으로하여 이를 반전시켜 출력하는 인버터(G2)와, 상기 인버터(g2)의 출력신호와 명령패킷의 동기를 맞추어주기 위한 내부적인 동기신호(b2vbit) 및 상기 비교기(30)의 출력신호(rd_hit)를 OR 논리연산하여 리타이어(retire) 신호를 발생시키는 OR 게이트(OR2)로 구성되며, rd_hit 신호가 활성화되면(rd_hit = '하이') 리타이어(retire)를 수행한다.
도 7은 본 발명에 의한 리드(Read)/라이트(Write) 데이타 인터페이스 구조를 나타낸 것으로, 입력 파이프라인(10)과, 출력 파이프라인(20)과, 리드 동작에서 라이트 버퍼에 저장된 데이타의 목적지 어드레스와 입력된 데이타의 목적지 어드레스가 같을 경우 상기 라이트 버퍼에 저장된 데이타를 출력 파이프라인(20)을 통해 출력시켜주기 위한 스위칭 수단(100)으로 구성되어 있다.
상기 입력 파이프라인(10)은 외부의 18 비트 버스를 통해 입력되는 신호를 매 클럭 에지마다 받아들여 144 비트로 구성한 뒤 이를 동시에 내부로 전달하는 시리얼-투-패럴랠(serial-to-parllel) 변환을 하는 파이프라인이다.
상기 출력 파이프라인(20)은 내부 144 비트 버스를 통해 입력되는 데이타를 외부의 18 비트 버스로 8번 시리얼하게 전송하는 파이프라인이다.
상기 스위칭 수단(100)은 라이트 버퍼에 저장된 데이타의 목적지 어드레스와 입력된 데이타의 목적지 어드레스를 비교하는 비교부(30)의 출력신호(rd_hit)와 명령패킷의 동기를 맞추어주기 위한 내부적인 동기신호(b2vbit)의 반전신호를 AND 논리연산하는 AND 게이트(AND 1)와, 상기 AND 게이트(AND 1)의 출력신호에 의해 리타이어(retire) 신호를 발생하는 신호발생부(50)와, 상기 신호발생부(50)의 출력신호에 의해 라이트 버퍼의 데이타를 상기 출력 파이프라인(20)으로 절환시키는 다중화부(60)로 구성된다.
상기 스위칭 수단(100)은 리드 동작에서 라이트 버퍼에 저장된 데이타의 목적지 어드레스와 입력된 데이타의 목적지 어드레스가 같을 경우 상기 라이트 버퍼에 저장된 데이타를 출력 파이프라인(20)을 통해 출력시켜주는 역할을 한다.
즉, 상기 비교부(30)의 출력신호(rd_hit)가 '하이'일때 라이트 버퍼의 데이타를 도 6의 회로를 통하여 리타이어(retire) 신호를 발생하고, 동시에 도 7에서와 같은 다중화기를 사용하여 출력 파이프라인을 출력시켜줌으로써 라이트 버퍼의 데이타를 읽어낼 수 있다.
이상에서 설명한 바와 같이, 본 발명의 버스 효율 향상을 위한 라이트 버퍼의 구조에 의하면, 멀티태스킹(multi-tasking)을 지원하는 시스템 또는 다중 프로세서(multi-processor)를 사용하는 병렬 시스템에서 라이트(Write)와 리드(Read) 동작이 연속적으로 일어나면서 하나의 프로세스가 라이트 동작을 수행한 직후 다른 프로세스가 그 데이타를 읽으려 하는 경우가 빈번히 발생하게 되는데, 이때 리드 명령에 의해 리타이어(retire)를 수행함과 동시에 리드 버퍼의 데이타를 읽게 함으로 인해 1 패킷의 시간을 줄일 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (6)

  1. 램버스 디램에 있어서,
    외부의 n 비트 버스를 통해 입력되는 신호를 매 클럭 에지마다 받아들여 8n 비트로 구성한 뒤 이를 동시에 내부로 전달하는 시리얼-투-패럴랠 변환을 하는 입력 파이프라인과,
    내부 8n 비트 버스를 통해 입력되는 데이타를 외부의 n 비트 버스로 8번 시리얼하게 전송하는 출력 파이프라인과,
    리드 동작에서 상기 입력 파이프라인의 라이트 버퍼에 저장된 데이타의 목적지 어드레스와 입력된 데이타의 목적지 어드레스가 같을 경우 상기 라이트 버퍼에 저장된 데이타를 출력 파이프라인을 통해 출력시켜 주는 스위칭 수단을 포함하여 이루어진 것을 특징으로 하는 버스 효율 향상을 위한 라이트 버퍼의 구조.
  2. 제 1 항에 있어서, 상기 스위칭 수단은,
    상기 라이트 버퍼에 저장된 데이타의 목적지 어드레스와 입력된 데이타의 목적지 어드레스를 비교하는 비교부와,
    상기 비교부의 출력신호가 제 1 논리레벨을 가질때 명령패킷의 동기를 맞추어주기 위한 동기신호에 의해 리타이어 신호를 발생시키는 신호발생부와,
    상기 신호발생부의 출력신호에 의해 상기 라이트 버퍼의 데이타를 상기 출력 파이프라인으로 절환시키는 다중화부로 구성된 것을 특징으로 하는 버스 효율 향상 을 위한 라이트 버퍼의 구조.
  3. 제 2 항에 있어서,
    상기 제 1 논리레벨은 '하이' 전위레벨을 갖는 것을 특징으로 하는 버스 효율 향상을 위한 라이트 버퍼의 구조.
  4. 삭제
  5. 삭제
  6. 제 2 항에 있어서,
    상기 다중화부는 멀티플렉서 회로인 것을 특징으로 하는 버스 효율 향상을 위한 라이트 버퍼의 구조.
KR1019990053898A 1999-11-30 1999-11-30 버스 효율 향상을 위한 라이트 버퍼의 구조 KR100557933B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990053898A KR100557933B1 (ko) 1999-11-30 1999-11-30 버스 효율 향상을 위한 라이트 버퍼의 구조

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990053898A KR100557933B1 (ko) 1999-11-30 1999-11-30 버스 효율 향상을 위한 라이트 버퍼의 구조

Publications (2)

Publication Number Publication Date
KR20010048991A KR20010048991A (ko) 2001-06-15
KR100557933B1 true KR100557933B1 (ko) 2006-03-10

Family

ID=19622738

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990053898A KR100557933B1 (ko) 1999-11-30 1999-11-30 버스 효율 향상을 위한 라이트 버퍼의 구조

Country Status (1)

Country Link
KR (1) KR100557933B1 (ko)

Also Published As

Publication number Publication date
KR20010048991A (ko) 2001-06-15

Similar Documents

Publication Publication Date Title
KR100945968B1 (ko) 반도체기억장치
EP1199723B1 (en) Interlaced memory device with random or sequential access
IL129309A (en) A random access memory with a write / read address bus and a process for writing and reading from it
KR19980018726A (ko) 데이터를 동시에 입력 및 출력하는 2포트 반도체기억장치 (two port memory for simultaneously inputting and outputting data)
US6507899B1 (en) Interface for a memory unit
EP1494243B1 (en) Memory system having data inversion and data inversion method for a memory system
IL129310A (en) Random access memory and process for writing to and reading from the same
US5323355A (en) Semiconductor memory device
JPH09265777A (ja) 同期型ｄｒａｍ
JPH0955089A (ja) 半導体メモリ
KR100557933B1 (ko) 버스 효율 향상을 위한 라이트 버퍼의 구조
EP0660328B1 (en) Method of controlling semiconductor storage circuit
JPH09190378A (ja) メモリアドレス制御回路
JP3604861B2 (ja) 半導体記憶装置
JP4767462B2 (ja) カラムアドレスバッファ装置
JP2873229B2 (ja) バッファメモリ制御装置
KR100556469B1 (ko) 인터리브/디인터리브 장치
EP1122736B1 (en) ATD generation in a synchronous memory
JP2002245776A (ja) 半導体記憶装置
JP3305975B2 (ja) アドレスカウンタ回路及び半導体メモリ装置
US6366634B2 (en) Accelerated carry generation
JPH10340596A (ja) データ記憶装置および半導体記憶装置
CN116049049A (zh) 一种基于arm总线提高ram连续读写效率的方法
CN115878520A (zh) 参数配置系统及参数配置方法
JPS6246353A (ja) メモリ読出し方式

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110126

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee