JP2873229B2 - バッファメモリ制御装置 - Google Patents
バッファメモリ制御装置Info
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Description
【０００１】
【発明の属する技術分野】本発明は、データを一時、バ
ッファメモリに蓄えた後、データ転送を行うバッファメ
モリ制御装置に関するものである。
ッファメモリに蓄えた後、データ転送を行うバッファメ
モリ制御装置に関するものである。
【０００２】
【従来の技術】一般に、バッファメモリはデータ転送速
度が異なる２つの通信系の間にこれを設けることでデー
タの転送速度の調整を行うものであり、例えばデータの
転送元のバッファメモリへの書き込み速度が、データの
転送先のバッファメモリからの読み出し速度よりも速い
場合等に用いる。
度が異なる２つの通信系の間にこれを設けることでデー
タの転送速度の調整を行うものであり、例えばデータの
転送元のバッファメモリへの書き込み速度が、データの
転送先のバッファメモリからの読み出し速度よりも速い
場合等に用いる。
【０００３】図８は従来のデータを一時、バッファメモ
リに蓄えた後、 データ転送を行うバッファメモリ制御装
置の構成を示すブロック図である。 図８において、１は
３つのセル（１セル＝５３バイト、１バイト＝８ビッ
ト）容量を持つバッファメモリ（８ビットデータ入力／
出力、８ビットリード／ライトアドレス入力、リード／
ライトイネーブル入力）、２はこのバッファメモリ１の
ライトアドレスを生成するライトアドレス生成回路、３
はこのライトアドレス生成回路２によって生成されたラ
イトアドレス、４はバッファメモリ１に書き込まれるラ
イトデータ、５はバッファメモリ１を書き込み可能とす
るライトイネーブル、６はバッファメモリ１のリードア
ドレスを生成するリードアドレス生成回路、７はリード
アドレス生成回路６により生成されたリードアドレス、
８はバッファメモリ１から読み出されるリードデータ、
９はバッファメモリ１を読み出し可能とするリードイネ
ーブル、１４９はバッファメモリ１のライトアドレス３
とリードアドレス７とを比較するアドレス比較回路であ
り、これは、加算器を２個用いて２の補数をとり、減算
を行うものである。１５０はアドレス比較回路１４９に
よりライトアドレス３からリードアドレス７を減算して
得られた減算結果、１５１はこの減算結果１５０がマイ
ナス１から０へ変化した時にバッファメモリ１にオーバ
ーフローが発生したことを検出するオーバーフロー発生
通知回路、１５２はこの減算結果１５０がプラス１から
０へ変化した時にバッファメモリ１にエンプティーが発
生したことを検出するエンプティー発生通知回路であ
る。 また、図１０(a),図１０(b),図１０(c) は図８のアドレ
ス比較回路, オーバーフロー発生通知回路, エンプティ
ー発生通知回路の構成をそれぞれ示すものであり、図１
０(a) において、ＥＸ01, ＥＸ02, ＥＸ11, ＥＸ12,
…，ＥＸn1, ＥＸn2は排他的論理和回路、ＡＤ01, ＡＤ
02, ＡＤ11, ＡＤ12, …，ＡＤn1, ＡＤn2は論理積回
路、ＯＲ01, ＯＲ11, …，ＯＲn1は論理和回路である。
また、Ａ0,Ａ1,…，Ａn はライトアドレスの各ビット、
Ｂ0,Ｂ1,…，Ｂn はリードアドレスの各ビット、Ｓ0,Ｓ
1,…，Ｓn は減算結果の各ビット、Ｃ0,Ｃ1,…，Ｃn は
桁上げの各ビットである。
リに蓄えた後、 データ転送を行うバッファメモリ制御装
置の構成を示すブロック図である。 図８において、１は
３つのセル（１セル＝５３バイト、１バイト＝８ビッ
ト）容量を持つバッファメモリ（８ビットデータ入力／
出力、８ビットリード／ライトアドレス入力、リード／
ライトイネーブル入力）、２はこのバッファメモリ１の
ライトアドレスを生成するライトアドレス生成回路、３
はこのライトアドレス生成回路２によって生成されたラ
イトアドレス、４はバッファメモリ１に書き込まれるラ
イトデータ、５はバッファメモリ１を書き込み可能とす
るライトイネーブル、６はバッファメモリ１のリードア
ドレスを生成するリードアドレス生成回路、７はリード
アドレス生成回路６により生成されたリードアドレス、
８はバッファメモリ１から読み出されるリードデータ、
９はバッファメモリ１を読み出し可能とするリードイネ
ーブル、１４９はバッファメモリ１のライトアドレス３
とリードアドレス７とを比較するアドレス比較回路であ
り、これは、加算器を２個用いて２の補数をとり、減算
を行うものである。１５０はアドレス比較回路１４９に
よりライトアドレス３からリードアドレス７を減算して
得られた減算結果、１５１はこの減算結果１５０がマイ
ナス１から０へ変化した時にバッファメモリ１にオーバ
ーフローが発生したことを検出するオーバーフロー発生
通知回路、１５２はこの減算結果１５０がプラス１から
０へ変化した時にバッファメモリ１にエンプティーが発
生したことを検出するエンプティー発生通知回路であ
る。 また、図１０(a),図１０(b),図１０(c) は図８のアドレ
ス比較回路, オーバーフロー発生通知回路, エンプティ
ー発生通知回路の構成をそれぞれ示すものであり、図１
０(a) において、ＥＸ01, ＥＸ02, ＥＸ11, ＥＸ12,
…，ＥＸn1, ＥＸn2は排他的論理和回路、ＡＤ01, ＡＤ
02, ＡＤ11, ＡＤ12, …，ＡＤn1, ＡＤn2は論理積回
路、ＯＲ01, ＯＲ11, …，ＯＲn1は論理和回路である。
また、Ａ0,Ａ1,…，Ａn はライトアドレスの各ビット、
Ｂ0,Ｂ1,…，Ｂn はリードアドレスの各ビット、Ｓ0,Ｓ
1,…，Ｓn は減算結果の各ビット、Ｃ0,Ｃ1,…，Ｃn は
桁上げの各ビットである。
【０００４】また、図１０(b) において、５１ａはアド
レス比較回路の減算結果が０であることをデコードする
デコーダ、５１ｂはアドレス比較回路の減算結果が−１
であることをデコードするデコーダ、５１ｃはこのデコ
ーダ５１ｂが−１を検出したときセットされるフラグレ
ジスタ、５１ｄはデコーダ５１ａとフラグレジスタ５１
ｃの出力がともにＨになったときにオーバーフローの発
生を通知する論理積回路である。
レス比較回路の減算結果が０であることをデコードする
デコーダ、５１ｂはアドレス比較回路の減算結果が−１
であることをデコードするデコーダ、５１ｃはこのデコ
ーダ５１ｂが−１を検出したときセットされるフラグレ
ジスタ、５１ｄはデコーダ５１ａとフラグレジスタ５１
ｃの出力がともにＨになったときにオーバーフローの発
生を通知する論理積回路である。
【０００５】また、図１０(c) において、５２ａはアド
レス比較回路の減算結果が０であることをデコードする
デコーダ、５２ｂはアドレス比較回路の減算結果が＋１
であることをデコードするデコーダ、５２ｃはこのデコ
ーダ５２ｂが＋１を検出したときセットされるフラグレ
ジスタ、５２ｄはデコーダ５２ａとフラグレジスタ５２
ｃの出力がともにＨになったときにオーバーフローの発
生を通知する論理積回路である。
レス比較回路の減算結果が０であることをデコードする
デコーダ、５２ｂはアドレス比較回路の減算結果が＋１
であることをデコードするデコーダ、５２ｃはこのデコ
ーダ５２ｂが＋１を検出したときセットされるフラグレ
ジスタ、５２ｄはデコーダ５２ａとフラグレジスタ５２
ｃの出力がともにＨになったときにオーバーフローの発
生を通知する論理積回路である。
【０００６】以上のように構成されたバッファメモリ制
御装置について、以下その動作について説明する。 図８
に示すように、バッファメモリ１は、ライトイネーブル
５がＬＯＷレベル（以下、Ｌレベルと称す）の時に、ラ
イトアドレス生成回路２が出力するライトアドレス３に
ライトデータ４をライトクロックに同期してライトす
る。ライトアドレス生成回路２は、ライトイネーブル５
がＬレベルの時にライトクロックに同期して０〜１５８
のアドレスを０から順番に出力し、これを繰り返す。 一方、バッファメモリ１は、リードイネーブル９がＬレ
ベルの時に、リードアドレス生成回路６が出力するリー
ドアドレス７からリードデータ８をリードクロックに同
期してリードする。リードアドレス生成回路６はリード
イネーブル９がＬレベルの時にリードクロックに同期し
て０〜１５８のアドレスを０から順番に出力し、これを
繰り返す。
御装置について、以下その動作について説明する。 図８
に示すように、バッファメモリ１は、ライトイネーブル
５がＬＯＷレベル（以下、Ｌレベルと称す）の時に、ラ
イトアドレス生成回路２が出力するライトアドレス３に
ライトデータ４をライトクロックに同期してライトす
る。ライトアドレス生成回路２は、ライトイネーブル５
がＬレベルの時にライトクロックに同期して０〜１５８
のアドレスを０から順番に出力し、これを繰り返す。 一方、バッファメモリ１は、リードイネーブル９がＬレ
ベルの時に、リードアドレス生成回路６が出力するリー
ドアドレス７からリードデータ８をリードクロックに同
期してリードする。リードアドレス生成回路６はリード
イネーブル９がＬレベルの時にリードクロックに同期し
て０〜１５８のアドレスを０から順番に出力し、これを
繰り返す。
【０００７】このバッファメモリ制御装置において、バ
ッファメモリ１のオーバーフローの発生を検出するに
は、アドレス比較回路１４９によりライトアドレス３か
らリードアドレス７の減算を行い、その減算結果１５０
をオーバーフロー発生通知回路１５１とエンプティー発
生通知回路１５２に出力する。この減算結果は、通常動
作の場合はライトアドレスがリードアドレスよりも大き
な値をとるため正の値をとるが、オーバーフローが発生
する場合は、図９(a) に示すように、ライトアドレスＷ
ＡＤがリードアドレスＲＡＤを追い越してメモリ領域の
最上位アドレスに達し、一旦メモリ領域の最下位アドレ
スに戻った後にここからリードアドレスＲＡＤに向けて
アドレスが増加してゆく場合であるので、オーバーフロ
ー発生通知回路１５１は減算結果１５０がマイナス１か
ら０へ変化した時にオーバーフローを検出する。またエ
ンプティーが発生する場合は、逆に、図９(b) に示すよ
うに、ライトアドレスＷＡＤにリードアドレスＲＡＤが
追いつく場合であるので、エンプティー発生通知回路１
５２はプラス１から０へ変化した時にエンプティーを検
出し、リードを停止させる。
ッファメモリ１のオーバーフローの発生を検出するに
は、アドレス比較回路１４９によりライトアドレス３か
らリードアドレス７の減算を行い、その減算結果１５０
をオーバーフロー発生通知回路１５１とエンプティー発
生通知回路１５２に出力する。この減算結果は、通常動
作の場合はライトアドレスがリードアドレスよりも大き
な値をとるため正の値をとるが、オーバーフローが発生
する場合は、図９(a) に示すように、ライトアドレスＷ
ＡＤがリードアドレスＲＡＤを追い越してメモリ領域の
最上位アドレスに達し、一旦メモリ領域の最下位アドレ
スに戻った後にここからリードアドレスＲＡＤに向けて
アドレスが増加してゆく場合であるので、オーバーフロ
ー発生通知回路１５１は減算結果１５０がマイナス１か
ら０へ変化した時にオーバーフローを検出する。またエ
ンプティーが発生する場合は、逆に、図９(b) に示すよ
うに、ライトアドレスＷＡＤにリードアドレスＲＡＤが
追いつく場合であるので、エンプティー発生通知回路１
５２はプラス１から０へ変化した時にエンプティーを検
出し、リードを停止させる。
【０００８】この従来の技術によるバッファメモリ制御
装置では、複数のデータを単位としたデータの集合であ
るセルを単位とするデータをバッファメモリにライトす
る途中でライトデータの転送が中止された場合、ライト
されたデータまでをリードするために、セルの途中であ
ってもそれ以降のデータに対し疑似データを挿入し、デ
ータ転送を行うが、受信側では疑似データが含まれるセ
ル単位を廃棄してしまうため、送信したセルデータに損
失が生じる。
装置では、複数のデータを単位としたデータの集合であ
るセルを単位とするデータをバッファメモリにライトす
る途中でライトデータの転送が中止された場合、ライト
されたデータまでをリードするために、セルの途中であ
ってもそれ以降のデータに対し疑似データを挿入し、デ
ータ転送を行うが、受信側では疑似データが含まれるセ
ル単位を廃棄してしまうため、送信したセルデータに損
失が生じる。
【０００９】また、バッファメモリのオーバーフローま
たはエンプティーを、図１０(a) に示すようなアドレス
比較回路を用いて検出するが、このアドレス比較回路は
ライトアドレスＡからリードアドレスＢを減算する際に
Ａ＋（Ｂの２の補数）＋１を実行する減算回路からなる
ために、アドレスのビット数が増えると回路規模が大き
くなる。 また、この減算回路の他に、図１０(b) に示す
ような２個のデコーダとフラグレジスタ、論理積回路を
１個ずつ要し、減算結果が−１になった後に０になるこ
とを検出することでオーバーフローを検出するオーバー
フロー発生通知回路や、図１０(c) に示すような２個の
デコーダとフラグレジスタ、論理積回路を１個ずつ要
し、減算結果が＋１になった後に０になることを検出す
ることでエンプティーを検出するエンプティー発生通知
回路をも設ける必要がある。
たはエンプティーを、図１０(a) に示すようなアドレス
比較回路を用いて検出するが、このアドレス比較回路は
ライトアドレスＡからリードアドレスＢを減算する際に
Ａ＋（Ｂの２の補数）＋１を実行する減算回路からなる
ために、アドレスのビット数が増えると回路規模が大き
くなる。 また、この減算回路の他に、図１０(b) に示す
ような２個のデコーダとフラグレジスタ、論理積回路を
１個ずつ要し、減算結果が−１になった後に０になるこ
とを検出することでオーバーフローを検出するオーバー
フロー発生通知回路や、図１０(c) に示すような２個の
デコーダとフラグレジスタ、論理積回路を１個ずつ要
し、減算結果が＋１になった後に０になることを検出す
ることでエンプティーを検出するエンプティー発生通知
回路をも設ける必要がある。
【００１０】更に、バッファメモリのオーバーフローが
発生した後、ライトデータの転送中止を知らせるため
に、転送中止までのライトデータを再度送信する必要が
あるため、転送中止までのライトデータの損失もしくは
バッファメモリへのオーバーライトによるデータの損失
が生じるという問題点があった。 ところで、このような問題を解決できるものとして、従
来、特開平８−２２３１６８号公報のセルバッファ制御
回路がすでに開発されており、図１１にこれを転載して
いる。図１１はこの特開平８−２２３１６８号公報に示
されたセルバッファ制御回路の構成を示したもので、図
において、書き込み側バンクアドレス１０１をデコード
するイネーブル付きのデコーダ１０５と、読み出し側バ
ンクアドレス１０３をデコードするイネーブル付きのデ
コーダ１０６と、各バンクに対応してそのバンクにセル
データが存在するか否かを示す情報の保持を行う情報保
持手段１０９１〜１０９ｎと、書き込み側バンクアドレ
ス１０１の値に１を加算する加算回路１１２と、その加
算回路１１２の値により情報保持手段１０９１〜１０９
ｎからの出力１１０１〜１１０ｎを選択するセレクタ１
１４と、読み出し側バンクアドレス１０３の値に１を加
算する加算回路１１３と、その加算回路の値により情報
保持手段１０９１〜１０９ｎからの出力１１０１〜１１
０ｎを選択するセレクタ１１５と、セルバッファの異常
状態を検出する異常状態検出手段１１６とを備えて構成
されている。
発生した後、ライトデータの転送中止を知らせるため
に、転送中止までのライトデータを再度送信する必要が
あるため、転送中止までのライトデータの損失もしくは
バッファメモリへのオーバーライトによるデータの損失
が生じるという問題点があった。 ところで、このような問題を解決できるものとして、従
来、特開平８−２２３１６８号公報のセルバッファ制御
回路がすでに開発されており、図１１にこれを転載して
いる。図１１はこの特開平８−２２３１６８号公報に示
されたセルバッファ制御回路の構成を示したもので、図
において、書き込み側バンクアドレス１０１をデコード
するイネーブル付きのデコーダ１０５と、読み出し側バ
ンクアドレス１０３をデコードするイネーブル付きのデ
コーダ１０６と、各バンクに対応してそのバンクにセル
データが存在するか否かを示す情報の保持を行う情報保
持手段１０９１〜１０９ｎと、書き込み側バンクアドレ
ス１０１の値に１を加算する加算回路１１２と、その加
算回路１１２の値により情報保持手段１０９１〜１０９
ｎからの出力１１０１〜１１０ｎを選択するセレクタ１
１４と、読み出し側バンクアドレス１０３の値に１を加
算する加算回路１１３と、その加算回路の値により情報
保持手段１０９１〜１０９ｎからの出力１１０１〜１１
０ｎを選択するセレクタ１１５と、セルバッファの異常
状態を検出する異常状態検出手段１１６とを備えて構成
されている。
【００１１】図１１に示すセルバッファ制御回路は、図
示しないセルバッファ全体をｎ個のバンクに分けて構成
し、書き込み側または読み出し側のアドレスを各バンク
に対応させてバンク数だけ備えられた情報保持手段１０
９１〜１０９ｎに対し、デコーダ１０５が書き込み側バ
ンクアドレス１０１とバンク書き込み終了信号１０２を
用いて、各バンクへのセルデータの書き込み終了を検出
した時点で、該当するバンクに対応した情報保持手段に
書き込み終了が入力され、これにより、セルデータの存
在を示すフラグを立てる。また、デコーダ１０６が、読
み出し側バンクアドレス１０３とバンク読み出し終了信
号１０４を用いて、各バンクからのセルの読み出し終了
時点で該当バンクに対応した情報保持手段に保持されて
いるフラグを解除する処理を行うことにより、各情報保
持手段が、対応する各バンクにセルデータが書き込まれ
て存在しているか、あるいは読み出されてセルデータが
存在しないかを表すことができる。
示しないセルバッファ全体をｎ個のバンクに分けて構成
し、書き込み側または読み出し側のアドレスを各バンク
に対応させてバンク数だけ備えられた情報保持手段１０
９１〜１０９ｎに対し、デコーダ１０５が書き込み側バ
ンクアドレス１０１とバンク書き込み終了信号１０２を
用いて、各バンクへのセルデータの書き込み終了を検出
した時点で、該当するバンクに対応した情報保持手段に
書き込み終了が入力され、これにより、セルデータの存
在を示すフラグを立てる。また、デコーダ１０６が、読
み出し側バンクアドレス１０３とバンク読み出し終了信
号１０４を用いて、各バンクからのセルの読み出し終了
時点で該当バンクに対応した情報保持手段に保持されて
いるフラグを解除する処理を行うことにより、各情報保
持手段が、対応する各バンクにセルデータが書き込まれ
て存在しているか、あるいは読み出されてセルデータが
存在しないかを表すことができる。
【００１２】また、加算回路１１２により書き込み側バ
ンクアドレス１０１に１を加えた値をセレクタ１１４の
制御信号として、セレクタ１１４は情報保持手段１０９
１〜１０９ｎの出力１１０１〜１１０ｎを選択するの
で、セレクタ１１４は現在書き込みを行おうとするバン
クより１つ先のバンクに対応した情報保持手段を選択す
ることになる。従って、セレクタ１１４の出力信号１１
７がＨのときはセルバッファがオーバーフローしている
こととなり、このため、この信号をセルバッファへの書
き込み禁止信号として用いることができる。
ンクアドレス１０１に１を加えた値をセレクタ１１４の
制御信号として、セレクタ１１４は情報保持手段１０９
１〜１０９ｎの出力１１０１〜１１０ｎを選択するの
で、セレクタ１１４は現在書き込みを行おうとするバン
クより１つ先のバンクに対応した情報保持手段を選択す
ることになる。従って、セレクタ１１４の出力信号１１
７がＨのときはセルバッファがオーバーフローしている
こととなり、このため、この信号をセルバッファへの書
き込み禁止信号として用いることができる。
【００１３】さらに、加算回路１１３により読み出し側
バンクアドレス１０３に１を加えた値をセレクタ１１５
の制御信号として、セレクタ１１５は情報保持手段１０
９１〜１０９ｎの出力１１０１〜１１０ｎを選択するの
で、セレクタ１１５は現在読み出しを行おうとするバン
クより１つ先のバンクに対応した情報保持手段を選択す
ることになる。従って、セレクタ１１５の出力信号１１
７がＬのときはセルバッファがエンプティーになってい
ることとなり、このため、この信号の反転信号をセルバ
ッファからの読み出し禁止信号として用いることができ
る。
バンクアドレス１０３に１を加えた値をセレクタ１１５
の制御信号として、セレクタ１１５は情報保持手段１０
９１〜１０９ｎの出力１１０１〜１１０ｎを選択するの
で、セレクタ１１５は現在読み出しを行おうとするバン
クより１つ先のバンクに対応した情報保持手段を選択す
ることになる。従って、セレクタ１１５の出力信号１１
７がＬのときはセルバッファがエンプティーになってい
ることとなり、このため、この信号の反転信号をセルバ
ッファからの読み出し禁止信号として用いることができ
る。
【００１４】
【発明が解決しようとする課題】しかしながら、この従
来のセルバッファ制御回路は、現在書き込み中のバンク
の次の情報保持手段の情報を検査することで、オーバー
フロー，アンダーフローの制御を行うようにしており、
このため、現在書き込み中のバンクは、これに書き込み
を開始した時点で、すぐに、オーバーフロー，アンダー
フローが生じているという検査結果を出力してしまう。
このため、バンクの個数が少数になるほどセルバッファ
の容量を有効利用できずにオーバーフロー，アンダーフ
ローの検出結果を出力してしまうものであり、例えばバ
ンクの個数が２の場合では、セルバッファの全容量の半
分しか活用することができない。従って、このセルバッ
ファ制御回路が出力するオーバーフロー，アンダーフロ
ーの検出結果を用いてデータの転送制御を行った場合、
転送効率が良くないという問題があった。また、この従
来のセルバッファ制御回路は固定長のバンク領域にしか
対応できない，という問題があった。
来のセルバッファ制御回路は、現在書き込み中のバンク
の次の情報保持手段の情報を検査することで、オーバー
フロー，アンダーフローの制御を行うようにしており、
このため、現在書き込み中のバンクは、これに書き込み
を開始した時点で、すぐに、オーバーフロー，アンダー
フローが生じているという検査結果を出力してしまう。
このため、バンクの個数が少数になるほどセルバッファ
の容量を有効利用できずにオーバーフロー，アンダーフ
ローの検出結果を出力してしまうものであり、例えばバ
ンクの個数が２の場合では、セルバッファの全容量の半
分しか活用することができない。従って、このセルバッ
ファ制御回路が出力するオーバーフロー，アンダーフロ
ーの検出結果を用いてデータの転送制御を行った場合、
転送効率が良くないという問題があった。また、この従
来のセルバッファ制御回路は固定長のバンク領域にしか
対応できない，という問題があった。
【００１５】本発明は、上記従来の問題点を解決するた
めになされたもので、データの転送制御に用いた場合に
転送効率が良く、回路規模を大きくすることなくバッフ
ァメモリのオーバーフローを検出することが可能な、あ
るいは、バッファメモリのオーバーフローを前もって検
出し、これを相手側に伝えることが可能なバッファメモ
リ制御装置を提供することを目的とする。
めになされたもので、データの転送制御に用いた場合に
転送効率が良く、回路規模を大きくすることなくバッフ
ァメモリのオーバーフローを検出することが可能な、あ
るいは、バッファメモリのオーバーフローを前もって検
出し、これを相手側に伝えることが可能なバッファメモ
リ制御装置を提供することを目的とする。
【００１６】
【課題を解決するための手段】本発明は、上記課題を解
決し目的を達成するためになされたもので、本願の請求
項１に係る発明によるバッファメモリ制御装置は、アド
レスにより複数のデータ単位であるセル単位のメモリ領
域に分割されたバッファメモリと、前記バッファメモリ
のライトアドレスを出力するライトアドレス生成回路
と、前記バッファメモリのリードアドレスを出力するリ
ードアドレス生成回路と、前記ライトアドレスをデコー
ドすることによりセル単位毎のデータのライトが終了す
る前のライトアドレスを示すフラグ信号を出力する第１
のレジスタと、前記フラグ信号により前記バッファメモ
リ内にセル単位のデータの有無を判別し前記バッファメ
モリのリード制御を行うデータ判別回路と、前記リード
アドレスをデコードすることによりセル単位毎のデータ
のリード終了を示し、前記フラグ信号のリセットを行う
フラグリセット信号を出力する第２のレジスタと、前記
フラグ信号によりバッファメモリのオーバーフローの発
生を知らせるオーバーフロー発生通知回路とを有し、前
記データ判別回路により前記バッファメモリのリード制
御を行い、バッファメモリのオーバーフローが発生する
前にライトデータの転送中止を知らせ、かつ、セル単位
でデータの転送を行いデータの損失を防止するようにし
たので、バッファメモリをあるセル単位に分割し、セル
単位ごとにデータ転送を行い、オーバーフローおよびエ
ンプティーの制御を行うことでセルデータの損失を防止
できる。 また、バッファメモリのオーバーフローを比較
回路を用いず検出するために回路規模を小さく構成でき
る。
決し目的を達成するためになされたもので、本願の請求
項１に係る発明によるバッファメモリ制御装置は、アド
レスにより複数のデータ単位であるセル単位のメモリ領
域に分割されたバッファメモリと、前記バッファメモリ
のライトアドレスを出力するライトアドレス生成回路
と、前記バッファメモリのリードアドレスを出力するリ
ードアドレス生成回路と、前記ライトアドレスをデコー
ドすることによりセル単位毎のデータのライトが終了す
る前のライトアドレスを示すフラグ信号を出力する第１
のレジスタと、前記フラグ信号により前記バッファメモ
リ内にセル単位のデータの有無を判別し前記バッファメ
モリのリード制御を行うデータ判別回路と、前記リード
アドレスをデコードすることによりセル単位毎のデータ
のリード終了を示し、前記フラグ信号のリセットを行う
フラグリセット信号を出力する第２のレジスタと、前記
フラグ信号によりバッファメモリのオーバーフローの発
生を知らせるオーバーフロー発生通知回路とを有し、前
記データ判別回路により前記バッファメモリのリード制
御を行い、バッファメモリのオーバーフローが発生する
前にライトデータの転送中止を知らせ、かつ、セル単位
でデータの転送を行いデータの損失を防止するようにし
たので、バッファメモリをあるセル単位に分割し、セル
単位ごとにデータ転送を行い、オーバーフローおよびエ
ンプティーの制御を行うことでセルデータの損失を防止
できる。 また、バッファメモリのオーバーフローを比較
回路を用いず検出するために回路規模を小さく構成でき
る。
【００１７】また、本願の請求項２に係る発明によるバ
ッファメモリ制御装置は、請求項１記載のバッファメモ
リ制御装置において、フラグ信号を入力とし、バッファ
メモリにセル単位のデータが無い場合にバッファメモリ
のリード制御を行うと同時に疑似データ選択信号とセル
単位の疑似データを出力する疑似データ生成回路と、前
記疑似データ選択信号により前記疑似データと前記バッ
ファメモリのリードデータのいずれかを選択する選択回
路とを有するようにしたので、転送先でこのセル全体が
廃棄されてしまうという不具合が発生することはなく、
セルデータの損失を防ぐことができる。
ッファメモリ制御装置は、請求項１記載のバッファメモ
リ制御装置において、フラグ信号を入力とし、バッファ
メモリにセル単位のデータが無い場合にバッファメモリ
のリード制御を行うと同時に疑似データ選択信号とセル
単位の疑似データを出力する疑似データ生成回路と、前
記疑似データ選択信号により前記疑似データと前記バッ
ファメモリのリードデータのいずれかを選択する選択回
路とを有するようにしたので、転送先でこのセル全体が
廃棄されてしまうという不具合が発生することはなく、
セルデータの損失を防ぐことができる。
【００１８】また、本願の請求項３に係る発明によるバ
ッファメモリ制御装置は、請求項１記載のバッファメモ
リ制御装置において、外部からアドレス値を設定可能な
レジスタと、前記レジスタの値とライトアドレスの一致
を検出する第１の一致検出回路と、前記レジスタの値と
リードアドレスの一致を検出する第２の一致検出回路と
を有し、バッファメモリのメモリ領域を任意の単位で分
割可能とするようにしたので、任意の単位で分割したバ
ッファメモリのメモリ領域のオーバーフローを検出でき
る。
ッファメモリ制御装置は、請求項１記載のバッファメモ
リ制御装置において、外部からアドレス値を設定可能な
レジスタと、前記レジスタの値とライトアドレスの一致
を検出する第１の一致検出回路と、前記レジスタの値と
リードアドレスの一致を検出する第２の一致検出回路と
を有し、バッファメモリのメモリ領域を任意の単位で分
割可能とするようにしたので、任意の単位で分割したバ
ッファメモリのメモリ領域のオーバーフローを検出でき
る。
【００１９】また、本願の請求項４に係る発明によるバ
ッファメモリ制御装置は、アドレスにより複数のデータ
単位であるセル単位のメモリ領域に分割されたバッファ
メモリと、前記バッファメモリのライトアドレスを出力
するライトアドレス生成回路と、前記バッファメモリの
リードアドレスを出力するリードアドレス生成回路と、
前記ライトアドレスをデコードすることによりセル単位
毎のデータのライトが終了した時点もしくはこれより前
のライトアドレスを示すフラグ信号を出力する第１のレ
ジスタと、前記フラグ信号により前記バッファメモリ内
にセル単位のデータの有無を判別し前記バッファメモリ
のリード制御を行うデータ判別回路と、前記リードアド
レスをデコードすることによりセル単位毎のデータのリ
ード終了を示し、前記フラグ信号のリセットを行うフラ
グリセット信号を出力する第２のレジスタと、フラグ信
号とライトアドレスを入力とし、前記フラグ信号と前記
ライトアドレスによりオーバーフローが発生する前にラ
イトデータの転送停止を知らせるオーバーフロー発生検
出回路とを有し、前記データ判別回路により前記バッフ
ァメモリのリード制御を行い、バッファメモリのオーバ
ーフローが発生する前にライトデータの転送中止を知ら
せ、かつ、セル単位でデータの転送を行いデータの損失
を防止するようにしたので、バッファメモリをあるセル
単位に分割し、セル単位ごとにデータ転送を行い、オー
バーフローおよびエンプティーの制御を行うことでセル
データの損失を防止できる。 また、バッファメモリのオ
ーバーフローを前もって検出できる。
ッファメモリ制御装置は、アドレスにより複数のデータ
単位であるセル単位のメモリ領域に分割されたバッファ
メモリと、前記バッファメモリのライトアドレスを出力
するライトアドレス生成回路と、前記バッファメモリの
リードアドレスを出力するリードアドレス生成回路と、
前記ライトアドレスをデコードすることによりセル単位
毎のデータのライトが終了した時点もしくはこれより前
のライトアドレスを示すフラグ信号を出力する第１のレ
ジスタと、前記フラグ信号により前記バッファメモリ内
にセル単位のデータの有無を判別し前記バッファメモリ
のリード制御を行うデータ判別回路と、前記リードアド
レスをデコードすることによりセル単位毎のデータのリ
ード終了を示し、前記フラグ信号のリセットを行うフラ
グリセット信号を出力する第２のレジスタと、フラグ信
号とライトアドレスを入力とし、前記フラグ信号と前記
ライトアドレスによりオーバーフローが発生する前にラ
イトデータの転送停止を知らせるオーバーフロー発生検
出回路とを有し、前記データ判別回路により前記バッフ
ァメモリのリード制御を行い、バッファメモリのオーバ
ーフローが発生する前にライトデータの転送中止を知ら
せ、かつ、セル単位でデータの転送を行いデータの損失
を防止するようにしたので、バッファメモリをあるセル
単位に分割し、セル単位ごとにデータ転送を行い、オー
バーフローおよびエンプティーの制御を行うことでセル
データの損失を防止できる。 また、バッファメモリのオ
ーバーフローを前もって検出できる。
【００２０】また、本願の請求項５に係る発明によるバ
ッファメモリ制御装置は、請求項４記載のバッファメモ
リ制御装置において、フラグ信号を入力とし、バッファ
メモリにセル単位のデータが無い場合にバッファメモリ
のリード制御を行うと同時に疑似データ選択信号とセル
単位の疑似データを出力する疑似データ生成回路と、前
記疑似データ選択信号により前記疑似データと前記バッ
ファメモリのリードデータのいずれかを選択する選択回
路とを有するようにしたので、転送先でこのセル全体が
廃棄されてしまうという不具合が発生することはなく、
セルデータの損失を防ぐことができる。
ッファメモリ制御装置は、請求項４記載のバッファメモ
リ制御装置において、フラグ信号を入力とし、バッファ
メモリにセル単位のデータが無い場合にバッファメモリ
のリード制御を行うと同時に疑似データ選択信号とセル
単位の疑似データを出力する疑似データ生成回路と、前
記疑似データ選択信号により前記疑似データと前記バッ
ファメモリのリードデータのいずれかを選択する選択回
路とを有するようにしたので、転送先でこのセル全体が
廃棄されてしまうという不具合が発生することはなく、
セルデータの損失を防ぐことができる。
【００２１】また、本願の請求項６に係る発明によるバ
ッファメモリ制御装置は、請求項４記載のバッファメモ
リ制御装置において、外部からアドレス値を設定可能な
レジスタと、前記レジスタの値とライトアドレスの一致
を検出する第１の一致検出回路と、前記レジスタの値と
リードアドレスの一致を検出する第２の一致検出回路と
を有し、バッファメモリのメモリ領域を任意の単位で分
割可能とするようにしたので、任意の単位で分割したバ
ッファメモリのメモリ領域のオーバーフローを検出でき
る。
ッファメモリ制御装置は、請求項４記載のバッファメモ
リ制御装置において、外部からアドレス値を設定可能な
レジスタと、前記レジスタの値とライトアドレスの一致
を検出する第１の一致検出回路と、前記レジスタの値と
リードアドレスの一致を検出する第２の一致検出回路と
を有し、バッファメモリのメモリ領域を任意の単位で分
割可能とするようにしたので、任意の単位で分割したバ
ッファメモリのメモリ領域のオーバーフローを検出でき
る。
【００２２】
【発明の実施の形態】以下、本発明の各実施の形態につ
いて、図１ないし図５を用いて説明する。 （実施の形態１）この実施の形態１は、バッファメモリ
のライトアドレスおよびリードアドレスをデコーダによ
りデコードしてセルに対応する複数のフラグレジスタを
セットあるいはリセットし、これらのフラグレジスタの
出力の論理積をとることにより、バッファメモリのオー
バーフローを、小さい回路規模で検出できるようにした
ものである。
いて、図１ないし図５を用いて説明する。 （実施の形態１）この実施の形態１は、バッファメモリ
のライトアドレスおよびリードアドレスをデコーダによ
りデコードしてセルに対応する複数のフラグレジスタを
セットあるいはリセットし、これらのフラグレジスタの
出力の論理積をとることにより、バッファメモリのオー
バーフローを、小さい回路規模で検出できるようにした
ものである。
【００２３】図１は本発明の実施の形態１におけるバッ
ファメモリ制御装置の構成を示すブロック図である。 図
１において、１は３つのセル（１セル＝５３バイト、１
バイト＝８ビット）に相当する容量を持つバッファメモ
リ（８ビットデータ入力／出力、８ビットリード／ライ
トアドレス入力、リード／ライトイネーブル入力）であ
り、これは１つのメモリで構成してもよいが、複数のメ
モリで構成してもよい。
ファメモリ制御装置の構成を示すブロック図である。 図
１において、１は３つのセル（１セル＝５３バイト、１
バイト＝８ビット）に相当する容量を持つバッファメモ
リ（８ビットデータ入力／出力、８ビットリード／ライ
トアドレス入力、リード／ライトイネーブル入力）であ
り、これは１つのメモリで構成してもよいが、複数のメ
モリで構成してもよい。
【００２４】また、２はバッファメモリ１のライトアド
レスを生成するライトアドレス生成回路、３はこのライ
トアドレス生成回路２により生成されたライトアドレ
ス、４はバッファメモリ１に書き込むライトデータ、５
はバッファメモリ１を書き込み可能な状態に設定するた
めのライトイネーブル、６はバッファメモリ１のリード
アドレスを生成するリードアドレス生成回路、７はこの
リードアドレス生成回路６により生成されたリードアド
レス、８はバッファメモリ１から読み出されたリードデ
ータ、９はバッファメモリ１を読み出し可能な状態に設
定するリードイネーブルであって、これらは前記従来例
の図６と同様のものである。
レスを生成するライトアドレス生成回路、３はこのライ
トアドレス生成回路２により生成されたライトアドレ
ス、４はバッファメモリ１に書き込むライトデータ、５
はバッファメモリ１を書き込み可能な状態に設定するた
めのライトイネーブル、６はバッファメモリ１のリード
アドレスを生成するリードアドレス生成回路、７はこの
リードアドレス生成回路６により生成されたリードアド
レス、８はバッファメモリ１から読み出されたリードデ
ータ、９はバッファメモリ１を読み出し可能な状態に設
定するリードイネーブルであって、これらは前記従来例
の図６と同様のものである。
【００２５】次に、１０〜１２はライトアドレス生成回
路２により生成されたライトアドレスをデコードし、こ
れがバッファメモリ１のセル単位のメモリ領域１ａ〜１
ｃの最上位アドレスに一致するか否かを検出するライト
アドレスデコーダ、１３〜１５はライトアドレスデコー
ダ１０〜１２によりセットされるフラグレジスタ、１６
〜１８はリードアドレス生成回路６により生成されたリ
ードアドレスをデコードし、これがバッファメモリ１の
メモリ領域１ａ〜１ｃの最上位アドレスに一致するか否
かを検出するリードアドレスデコーダ、１９〜２１はリ
ードアドレスデコーダ１６〜１８によりセットされ、セ
ットされた時に該当するメモリ領域１ａ〜１ｃが空であ
る旨を示すフラグリセットレジスタ、２２〜２４はフラ
グレジスタ１３〜１５から出力され、Ｈレベルの時に該
当するメモリ領域１ａ〜１ｃが満杯である旨を示すとと
もに、Ｌレベルの時にフラグリセットレジスタをリセッ
トするフラグ信号、２５〜２７はフラグリセットレジス
タ１９〜２１から出力され、Ｈレベルの時に該当するメ
モリ領域１ａ〜１ｃが空である旨を示すとともに、フラ
グレジスタ１３〜１５をリセットするフラグリセット信
号、２８は３入力論理積回路からなり、フラグ信号２２
〜２４が全てＨになった時にバッファメモリ１にオーバ
ーフローが発生したことを通知するオーバーフロー発生
通知回路、２９はフラグ信号２２〜２４の少なくとも１
つがＨになったことを判別し、その時にリードイネーブ
ル９を発生するデータ判別回路であり、これは排他的論
理和回路により構成できる。
路２により生成されたライトアドレスをデコードし、こ
れがバッファメモリ１のセル単位のメモリ領域１ａ〜１
ｃの最上位アドレスに一致するか否かを検出するライト
アドレスデコーダ、１３〜１５はライトアドレスデコー
ダ１０〜１２によりセットされるフラグレジスタ、１６
〜１８はリードアドレス生成回路６により生成されたリ
ードアドレスをデコードし、これがバッファメモリ１の
メモリ領域１ａ〜１ｃの最上位アドレスに一致するか否
かを検出するリードアドレスデコーダ、１９〜２１はリ
ードアドレスデコーダ１６〜１８によりセットされ、セ
ットされた時に該当するメモリ領域１ａ〜１ｃが空であ
る旨を示すフラグリセットレジスタ、２２〜２４はフラ
グレジスタ１３〜１５から出力され、Ｈレベルの時に該
当するメモリ領域１ａ〜１ｃが満杯である旨を示すとと
もに、Ｌレベルの時にフラグリセットレジスタをリセッ
トするフラグ信号、２５〜２７はフラグリセットレジス
タ１９〜２１から出力され、Ｈレベルの時に該当するメ
モリ領域１ａ〜１ｃが空である旨を示すとともに、フラ
グレジスタ１３〜１５をリセットするフラグリセット信
号、２８は３入力論理積回路からなり、フラグ信号２２
〜２４が全てＨになった時にバッファメモリ１にオーバ
ーフローが発生したことを通知するオーバーフロー発生
通知回路、２９はフラグ信号２２〜２４の少なくとも１
つがＨになったことを判別し、その時にリードイネーブ
ル９を発生するデータ判別回路であり、これは排他的論
理和回路により構成できる。
【００２６】また、図２は図１のデコーダの構成例を示
す回路図であり、ここでは、５２，１０５，１５８をデ
コードする場合を例にとって示している。図２(a) にお
いて、１０1 はデータ“１" とライトアドレス３の第５
ビット３5 の論理積をとる論理積回路、１０2 はデータ
“１" とライトアドレス３の第４ビット３4 の論理積を
とる論理積回路、１０3 はデータ“０" とライトアドレ
ス３の第３ビット３3 の論理積をとる論理積回路、１０
4 はデータ“１" とライトアドレス３の第２ビット３2
の論理積をとる論理積回路、１０5 はデータ“０"とラ
イトアドレス３の第１ビット３1 の論理積をとる論理積
回路、１０6 はデータ“０" とライトアドレス３の第０
ビット３0 の論理積をとる論理積回路、１０7 は論理積
回路１０1 ないし１０6 の論理積をとる論理積回路であ
る。
す回路図であり、ここでは、５２，１０５，１５８をデ
コードする場合を例にとって示している。図２(a) にお
いて、１０1 はデータ“１" とライトアドレス３の第５
ビット３5 の論理積をとる論理積回路、１０2 はデータ
“１" とライトアドレス３の第４ビット３4 の論理積を
とる論理積回路、１０3 はデータ“０" とライトアドレ
ス３の第３ビット３3 の論理積をとる論理積回路、１０
4 はデータ“１" とライトアドレス３の第２ビット３2
の論理積をとる論理積回路、１０5 はデータ“０"とラ
イトアドレス３の第１ビット３1 の論理積をとる論理積
回路、１０6 はデータ“０" とライトアドレス３の第０
ビット３0 の論理積をとる論理積回路、１０7 は論理積
回路１０1 ないし１０6 の論理積をとる論理積回路であ
る。
【００２７】このデコーダ回路は、ライトアドレス３に
入力されたデータが５２に一致する場合、これを２進数
に展開した“１" ，“１" ，“０" ，“１" ，“０" ，
“０" が論理積回路１０1 ないし１０6 のライトアドレ
ス３の第５ビット３5 ，第４ビット３4 ，第３ビット３
3 ，第２ビット３2 ，第１ビット３1 ，第０ビット３0
に入力され、これと論理積回路１０1 ないし１０6 に予
め与えられているデータ“１" ，“１" ，“０" ，
“１" ，“０" ，“０" が全て一致するため、論理積回
路１０1 ないし１０6 の出力が全てＨとなり、これによ
り、論理積回路１０7 の出力がＨとなり、ライトアドレ
ス３に入力されたデータが５２に一致することを検出す
ることができる。
入力されたデータが５２に一致する場合、これを２進数
に展開した“１" ，“１" ，“０" ，“１" ，“０" ，
“０" が論理積回路１０1 ないし１０6 のライトアドレ
ス３の第５ビット３5 ，第４ビット３4 ，第３ビット３
3 ，第２ビット３2 ，第１ビット３1 ，第０ビット３0
に入力され、これと論理積回路１０1 ないし１０6 に予
め与えられているデータ“１" ，“１" ，“０" ，
“１" ，“０" ，“０" が全て一致するため、論理積回
路１０1 ないし１０6 の出力が全てＨとなり、これによ
り、論理積回路１０7 の出力がＨとなり、ライトアドレ
ス３に入力されたデータが５２に一致することを検出す
ることができる。
【００２８】図２(b) は図２(a) と同様の構成により、
ライトアドレス３に入力されたデータが１０５に一致す
ることを検出することができるデコーダであり、図２
(b) において、１１1 はデータ“１" とライトアドレス
３の第６ビット３6 の論理積をとる論理積回路、１１2
はデータ“１" とライトアドレス３の第５ビット３5 の
論理積をとる論理積回路、１１3 はデータ“０" とライ
トアドレス３の第４ビット３4 の論理積をとる論理積回
路、１１4 はデータ“１" とライトアドレス３の第３ビ
ット３3 の論理積をとる論理積回路、１１5 はデータ
“０" とライトアドレス３の第２ビット３2 の論理積を
とる論理積回路、１１6 はデータ“０" とライトアドレ
ス３の第１ビット３1 の論理積をとる論理積回路、１１
7 はデータ“１" とライトアドレス３の第０ビット３0
の論理積をとる論理積回路、１１8 は論理積回路１１1
ないし１１7 の論理積をとる論理積回路である。
ライトアドレス３に入力されたデータが１０５に一致す
ることを検出することができるデコーダであり、図２
(b) において、１１1 はデータ“１" とライトアドレス
３の第６ビット３6 の論理積をとる論理積回路、１１2
はデータ“１" とライトアドレス３の第５ビット３5 の
論理積をとる論理積回路、１１3 はデータ“０" とライ
トアドレス３の第４ビット３4 の論理積をとる論理積回
路、１１4 はデータ“１" とライトアドレス３の第３ビ
ット３3 の論理積をとる論理積回路、１１5 はデータ
“０" とライトアドレス３の第２ビット３2 の論理積を
とる論理積回路、１１6 はデータ“０" とライトアドレ
ス３の第１ビット３1 の論理積をとる論理積回路、１１
7 はデータ“１" とライトアドレス３の第０ビット３0
の論理積をとる論理積回路、１１8 は論理積回路１１1
ないし１１7 の論理積をとる論理積回路である。
【００２９】図２(c) は図２(a) と同様の構成により、
ライトアドレス３に入力されたデータが１５８に一致す
ることを検出することができるデコーダであり、図２
(c) において、１２1 はデータ“１" とライトアドレス
３の第７ビット３7 の論理積をとる論理積回路、１２2
はデータ“０" とライトアドレス３の第６ビット３6 の
論理積をとる論理積回路、１２3 はデータ“０" とライ
トアドレス３の第５ビット３5 の論理積をとる論理積回
路、１２4 はデータ“１" とライトアドレス３の第４ビ
ット３4 の論理積をとる論理積回路、１２5 はデータ
“１" とライトアドレス３の第３ビット３3 の論理積を
とる論理積回路、１２6 はデータ“１" とライトアドレ
ス３の第２ビット３2 の論理積をとる論理積回路、１２
7 はデータ“１" とライトアドレス３の第１ビット３1
の論理積をとる論理積回路、１２8 はデータ“０" とラ
イトアドレス３の第０ビット３0 の論理積をとる論理積
回路、１２9 は論理積回路１２1 ないし１２8 の論理積
をとる論理積回路である。
ライトアドレス３に入力されたデータが１５８に一致す
ることを検出することができるデコーダであり、図２
(c) において、１２1 はデータ“１" とライトアドレス
３の第７ビット３7 の論理積をとる論理積回路、１２2
はデータ“０" とライトアドレス３の第６ビット３6 の
論理積をとる論理積回路、１２3 はデータ“０" とライ
トアドレス３の第５ビット３5 の論理積をとる論理積回
路、１２4 はデータ“１" とライトアドレス３の第４ビ
ット３4 の論理積をとる論理積回路、１２5 はデータ
“１" とライトアドレス３の第３ビット３3 の論理積を
とる論理積回路、１２6 はデータ“１" とライトアドレ
ス３の第２ビット３2 の論理積をとる論理積回路、１２
7 はデータ“１" とライトアドレス３の第１ビット３1
の論理積をとる論理積回路、１２8 はデータ“０" とラ
イトアドレス３の第０ビット３0 の論理積をとる論理積
回路、１２9 は論理積回路１２1 ないし１２8 の論理積
をとる論理積回路である。
【００３０】以上のように構成されたバッファメモリ制
御装置について、以下、その動作について説明する。 図１に示すように、バッファメモリ１は、ライトイネー
ブル５がＬレベルの時に、ライトアドレス生成回路２が
出力するライトアドレス３に、図示しないライトクロッ
クに同期してライトデータ４をライトする。 ライトアドレス生成回路２は、ライトイネーブル５がＬ
レベルの時にライトクロックに同期して０〜１５８のア
ドレスを０から順番に出力し、これを繰り返す。
御装置について、以下、その動作について説明する。 図１に示すように、バッファメモリ１は、ライトイネー
ブル５がＬレベルの時に、ライトアドレス生成回路２が
出力するライトアドレス３に、図示しないライトクロッ
クに同期してライトデータ４をライトする。 ライトアドレス生成回路２は、ライトイネーブル５がＬ
レベルの時にライトクロックに同期して０〜１５８のア
ドレスを０から順番に出力し、これを繰り返す。
【００３１】ライトアドレスデコーダ１０，１１，１２
はライトアドレス３をデコードし、これがバッファメモ
リ１の１セルの最上位アドレスを示す値５２, １０５、
１５８にそれぞれ一致した時、Ｈレベル信号を出力す
る。従って、ライトアドレスデコーダ１０，１１，１２
はそれぞれバッファメモリ１に１セル分のデータがライ
トされた時、つまりライトアドレス３が示すアドレスが
０からライトを開始して、５２, １０５、 １５８のアド
レスへのライトが終了してはじめて、デコードしたＨレ
ベル信号をそれぞれ対応するフラグレジスタ１３, １
４, １５へ出力する。 そして、フラグレジスタ１３, １
４、 １５はそれぞれのフラグ信号２２, ２３, ２４をＨ
レベルとする。
はライトアドレス３をデコードし、これがバッファメモ
リ１の１セルの最上位アドレスを示す値５２, １０５、
１５８にそれぞれ一致した時、Ｈレベル信号を出力す
る。従って、ライトアドレスデコーダ１０，１１，１２
はそれぞれバッファメモリ１に１セル分のデータがライ
トされた時、つまりライトアドレス３が示すアドレスが
０からライトを開始して、５２, １０５、 １５８のアド
レスへのライトが終了してはじめて、デコードしたＨレ
ベル信号をそれぞれ対応するフラグレジスタ１３, １
４, １５へ出力する。 そして、フラグレジスタ１３, １
４、 １５はそれぞれのフラグ信号２２, ２３, ２４をＨ
レベルとする。
【００３２】一方、バッファメモリ１は、リードイネー
ブル９がＬレベルの時に、リードアドレス生成回路６が
出力するリードアドレス７から、図示しないリードクロ
ックに同期してリードデータ８をリードする。リードア
ドレス生成回路６はリードイネーブル９がＬレベルの時
にリードクロックに同期して０〜１５８のアドレスを０
から順番に出力し、これを繰り返す。
ブル９がＬレベルの時に、リードアドレス生成回路６が
出力するリードアドレス７から、図示しないリードクロ
ックに同期してリードデータ８をリードする。リードア
ドレス生成回路６はリードイネーブル９がＬレベルの時
にリードクロックに同期して０〜１５８のアドレスを０
から順番に出力し、これを繰り返す。
【００３３】リードアドレスデコーダ１６，１７，１８
はリードアドレス７をデコードしこれがバッファメモリ
１の１セルの最上位アドレスを示す値５２, １０５、 １
５８にそれぞれ一致した時、Ｈレベル信号を出力する。
従って、リードアドレスデコーダ１６, １７, １８は、
それぞれバッファメモリ１から１セル分のデータをリー
ドした時、つまりリードアドレス７が示すアドレスが０
からリードを開始して、５２, １０５、 １５８のアドレ
スまでのリードが終了してはじめて、デコードしたＨレ
ベル信号をそれぞれ対応するフラグリセットレジスタ１
９, ２０、 ２１へ出力する。
はリードアドレス７をデコードしこれがバッファメモリ
１の１セルの最上位アドレスを示す値５２, １０５、 １
５８にそれぞれ一致した時、Ｈレベル信号を出力する。
従って、リードアドレスデコーダ１６, １７, １８は、
それぞれバッファメモリ１から１セル分のデータをリー
ドした時、つまりリードアドレス７が示すアドレスが０
からリードを開始して、５２, １０５、 １５８のアドレ
スまでのリードが終了してはじめて、デコードしたＨレ
ベル信号をそれぞれ対応するフラグリセットレジスタ１
９, ２０、 ２１へ出力する。
【００３４】そして、フラグリセットレジスタ１９, ２
０, ２１はそれぞれ対応するフラグレジスタ１３, １
４, １５をリセットするためのフラグリセット信号２
５、２６、２７をＨレベルとする。フラグリセットレジ
スタ１９, ２０, ２１はそれぞれ対応するフラグレジス
タ１３, １４, １５をリセットするまでフラグリセット
信号２５, ２６, ２７をＨレベルで出力し、フラグレジ
スタ１３, １４, １５をリセットした後Ｌレベルとな
る。
０, ２１はそれぞれ対応するフラグレジスタ１３, １
４, １５をリセットするためのフラグリセット信号２
５、２６、２７をＨレベルとする。フラグリセットレジ
スタ１９, ２０, ２１はそれぞれ対応するフラグレジス
タ１３, １４, １５をリセットするまでフラグリセット
信号２５, ２６, ２７をＨレベルで出力し、フラグレジ
スタ１３, １４, １５をリセットした後Ｌレベルとな
る。
【００３５】フラグレジスタ１３, １４, １５から出力
されるフラグ信号２２, ２３, ２４はこれがＨレベルで
あればバッファメモリ１の対応するメモリ領域１ａ，１
ｂ，１ｃにデータの書き込みが終了しているので、フラ
グ信号２２, ２３, ２４の内１つ以上がＨレベルの場合
のみデータ判別回路２９はリードイネーブル９を出力す
る。
されるフラグ信号２２, ２３, ２４はこれがＨレベルで
あればバッファメモリ１の対応するメモリ領域１ａ，１
ｂ，１ｃにデータの書き込みが終了しているので、フラ
グ信号２２, ２３, ２４の内１つ以上がＨレベルの場合
のみデータ判別回路２９はリードイネーブル９を出力す
る。
【００３６】このように、フラグ信号２２, ２３、 ２４
の内１つ以上がＨレベルの場合のみデータ判別回路２９
でバッファメモリ１のデータをリード可能とすること
で、セル単位でデータを転送することが可能となる。こ
のため、セルを転送する途中でバッファメモリ１のデー
タが途切れた場合、転送元で途切れたデータの後に疑似
データを挿入してセルを構成するために、転送先でこの
セル全体が廃棄されてしまうという不具合が発生するこ
とはなく、セルデータの損失を防ぐことができる。
の内１つ以上がＨレベルの場合のみデータ判別回路２９
でバッファメモリ１のデータをリード可能とすること
で、セル単位でデータを転送することが可能となる。こ
のため、セルを転送する途中でバッファメモリ１のデー
タが途切れた場合、転送元で途切れたデータの後に疑似
データを挿入してセルを構成するために、転送先でこの
セル全体が廃棄されてしまうという不具合が発生するこ
とはなく、セルデータの損失を防ぐことができる。
【００３７】また、フラグ信号２２, ２３, ２４がすべ
てＨレベルであれば、バッファメモリ１の対応するメモ
リ領域１ａ，１ｂ，１ｃにデータの書き込みが終了して
いるので、オーバーフロー発生通知回路２８を３入力論
理積により構成してバッファメモリ１のオーバーフロー
を検出することができる。
てＨレベルであれば、バッファメモリ１の対応するメモ
リ領域１ａ，１ｂ，１ｃにデータの書き込みが終了して
いるので、オーバーフロー発生通知回路２８を３入力論
理積により構成してバッファメモリ１のオーバーフロー
を検出することができる。
【００３８】従って、例えばＡＴＭに本バッファメモリ
制御装置を適用する場合、ライトアドレスデコーダ１
０，１１，１２がデコードする値を前述の５２，１０
５，１５８より小さな値、即ち、図１に示すように同期
回路で本バッファメモリ制御装置を構成する場合はこれ
らより５ずつ小さい４７，１００，１５３に設定するこ
とにより、また、非同期回路で本バッファメモリ制御装
置を構成する場合は、前述の５２，１０５，１５８より
４ずつ小さい４８，１０１，１５４に設定することによ
り、バッファメモリ１のオーバーフローを前もって検出
することができる。
制御装置を適用する場合、ライトアドレスデコーダ１
０，１１，１２がデコードする値を前述の５２，１０
５，１５８より小さな値、即ち、図１に示すように同期
回路で本バッファメモリ制御装置を構成する場合はこれ
らより５ずつ小さい４７，１００，１５３に設定するこ
とにより、また、非同期回路で本バッファメモリ制御装
置を構成する場合は、前述の５２，１０５，１５８より
４ずつ小さい４８，１０１，１５４に設定することによ
り、バッファメモリ１のオーバーフローを前もって検出
することができる。
【００３９】このように、本実施の形態１によれば、バ
ッファメモリに入力するライトアドレスをセル単位でデ
コードしてフラグレジスタをセットし、バッファメモリ
に入力するリードアドレスをセル単位でデコードしてフ
ラグリセットレジスタをセットし、このフラグリセット
レジスタの出力によりフラグレジスタをリセットし、フ
ラグレジスタの出力がバッファメモリの全てのセルに相
当する分Ｈレベルとなることにより、オーバーフローと
なったことを検出するようにしたので、データの転送制
御に用いた場合に転送効率が良く、またアドレスデコー
ダとレジスタおよび論理積回路により回路を構成できる
ため、従来例がライトアドレスとリードアドレスを比較
し、これらの差が−１から０に変化するか、＋１から０
に変化することを検出するのに比べ回路規模を小さく構
成でき、しかも、セルを単位としてバッファメモリのデ
ータの有無を検知できる。さらに、ライトアドレスデコ
ーダのデコードするアドレスをセルの最上位アドレスよ
り手前のアドレスに設定しておくことにより、オーバー
フローをこれが実際に発生するよりも前に検出すること
が可能となる。
ッファメモリに入力するライトアドレスをセル単位でデ
コードしてフラグレジスタをセットし、バッファメモリ
に入力するリードアドレスをセル単位でデコードしてフ
ラグリセットレジスタをセットし、このフラグリセット
レジスタの出力によりフラグレジスタをリセットし、フ
ラグレジスタの出力がバッファメモリの全てのセルに相
当する分Ｈレベルとなることにより、オーバーフローと
なったことを検出するようにしたので、データの転送制
御に用いた場合に転送効率が良く、またアドレスデコー
ダとレジスタおよび論理積回路により回路を構成できる
ため、従来例がライトアドレスとリードアドレスを比較
し、これらの差が−１から０に変化するか、＋１から０
に変化することを検出するのに比べ回路規模を小さく構
成でき、しかも、セルを単位としてバッファメモリのデ
ータの有無を検知できる。さらに、ライトアドレスデコ
ーダのデコードするアドレスをセルの最上位アドレスよ
り手前のアドレスに設定しておくことにより、オーバー
フローをこれが実際に発生するよりも前に検出すること
が可能となる。
【００４０】（実施の形態２）この実施の形態２は、バ
ッファメモリのライトアドレスおよびリードアドレスを
デコーダによりデコードしてメモリ領域に対応する複数
のフラグレジスタをセットあるいはリセットし、これら
のフラグレジスタの出力が１つを除いて全てＨになり、
かつ残り１つのフラグレジスタに対応するメモリ領域の
ライトアドレスがオーバーフローしかけていることをデ
コーダで検知することにより、バッファメモリのオーバ
ーフローを、これが実際に生じるよりも前もって検出で
きるようにしたものである。
ッファメモリのライトアドレスおよびリードアドレスを
デコーダによりデコードしてメモリ領域に対応する複数
のフラグレジスタをセットあるいはリセットし、これら
のフラグレジスタの出力が１つを除いて全てＨになり、
かつ残り１つのフラグレジスタに対応するメモリ領域の
ライトアドレスがオーバーフローしかけていることをデ
コーダで検知することにより、バッファメモリのオーバ
ーフローを、これが実際に生じるよりも前もって検出で
きるようにしたものである。
【００４１】図３は本発明の実施の形態２におけるバッ
ファメモリ制御装置の構成を示すブロック図である。 図
３において、バッファメモリ１、ライトアドレス生成回
路２、ライトアドレス３、ライトデータ４、ライトイネ
ーブル５、リードアドレス生成回路６、リードアドレス
７、リードデータ８、リードイネーブル９、ライトアド
レスデコーダ１０〜１２、フラグレジスタ１３〜１５、
リードアドレスデコーダ１６〜１８、フラグリセットレ
ジスタ１９〜２１、フラグ信号２２〜２４、フラグリセ
ット信号２５〜２７、データ判別回路２９の構成は実施
の形態１で示した図１の対応する部分と実質的に同じで
ある。また、３０は図２と同様のデコーダにより構成さ
れ、フラグ信号２２〜２４が書き込み中の１つを除いて
Ｈレベルになり、かつその１つに対応するメモリ領域の
ライトアドレスが当該メモリ領域の最上位アドレスに近
い所定のアドレスになったことをデコードしたときに、
バッファメモリ１にオーバーフローが発生したことを前
もって通知するオーバーフロー発生検出回路である。
ファメモリ制御装置の構成を示すブロック図である。 図
３において、バッファメモリ１、ライトアドレス生成回
路２、ライトアドレス３、ライトデータ４、ライトイネ
ーブル５、リードアドレス生成回路６、リードアドレス
７、リードデータ８、リードイネーブル９、ライトアド
レスデコーダ１０〜１２、フラグレジスタ１３〜１５、
リードアドレスデコーダ１６〜１８、フラグリセットレ
ジスタ１９〜２１、フラグ信号２２〜２４、フラグリセ
ット信号２５〜２７、データ判別回路２９の構成は実施
の形態１で示した図１の対応する部分と実質的に同じで
ある。また、３０は図２と同様のデコーダにより構成さ
れ、フラグ信号２２〜２４が書き込み中の１つを除いて
Ｈレベルになり、かつその１つに対応するメモリ領域の
ライトアドレスが当該メモリ領域の最上位アドレスに近
い所定のアドレスになったことをデコードしたときに、
バッファメモリ１にオーバーフローが発生したことを前
もって通知するオーバーフロー発生検出回路である。
【００４２】以上のように構成されたバッファメモリ制
御装置について、以下その動作について説明する。図３
に示すように、バッファメモリ１は、ライトイネーブル
５がＬレベルの時に、ライトアドレス生成回路２が出力
するライトアドレス３に図示しないライトクロックに同
期してライトデータ４をライトする。ライトアドレス生
成回路２は、ライトイネーブル５がＬレベルの時にライ
トクロックに同期して０〜１５８のアドレスを０から順
番に出力し、これを繰り返す。
御装置について、以下その動作について説明する。図３
に示すように、バッファメモリ１は、ライトイネーブル
５がＬレベルの時に、ライトアドレス生成回路２が出力
するライトアドレス３に図示しないライトクロックに同
期してライトデータ４をライトする。ライトアドレス生
成回路２は、ライトイネーブル５がＬレベルの時にライ
トクロックに同期して０〜１５８のアドレスを０から順
番に出力し、これを繰り返す。
【００４３】ライトアドレスデコーダ１０, １１, １２
はライトアドレス３をデコードし、これがバッファメモ
リの１セルの最上位アドレスを示す値５２，１０５，１
５８にそれぞれ一致した時、Ｈレベル信号を出力する。
従って、ライトアドレスデコーダ１０，１１，１２はそ
れぞれバッファメモリ１に１セル分のデータがライトさ
れた時、つまりライトアドレス３が示すアドレスが０か
らライトを開始して、５２, １０５, １５８のアドレス
へのライトが終了してはじめて、デコードしたＨレベル
信号をそれぞれ対応するフラグレジスタ１３, １４, １
５へ出力する。そして、フラグレジスタ１３, １４, １
５はそれぞれのフラグ信号２２, ２３、２４をＨレベル
とする。
はライトアドレス３をデコードし、これがバッファメモ
リの１セルの最上位アドレスを示す値５２，１０５，１
５８にそれぞれ一致した時、Ｈレベル信号を出力する。
従って、ライトアドレスデコーダ１０，１１，１２はそ
れぞれバッファメモリ１に１セル分のデータがライトさ
れた時、つまりライトアドレス３が示すアドレスが０か
らライトを開始して、５２, １０５, １５８のアドレス
へのライトが終了してはじめて、デコードしたＨレベル
信号をそれぞれ対応するフラグレジスタ１３, １４, １
５へ出力する。そして、フラグレジスタ１３, １４, １
５はそれぞれのフラグ信号２２, ２３、２４をＨレベル
とする。
【００４４】一方、バッファメモリ１は、リードイネー
ブル９がＬレベルの時に、リードアドレス生成回路６が
出力するリードアドレス７からリードデータ８をリード
クロックに同期してリードする。
ブル９がＬレベルの時に、リードアドレス生成回路６が
出力するリードアドレス７からリードデータ８をリード
クロックに同期してリードする。
【００４５】リードアドレス生成回路６はリードイネー
ブル信号９がＬレベルの時に、リードアドレス生成回路
６が生成するリードアドレス７から、図示しないリード
クロックに同期して０〜１５８のアドレスを０から順番
に出力し、これを繰り返す。
ブル信号９がＬレベルの時に、リードアドレス生成回路
６が生成するリードアドレス７から、図示しないリード
クロックに同期して０〜１５８のアドレスを０から順番
に出力し、これを繰り返す。
【００４６】リードアドレスデコーダ１６, １７, １８
はリードアドレス７をデコードしこれがバッファメモリ
１の１セルの最上位アドレスを示す値５２，１０５，１
５８にそれぞれ一致した時、Ｈレベル信号を出力する。
従って、リードアドレスデコーダ１６, １７, １８は、
それぞれバッファメモリ１から１セル分のデータをリー
ドした時、つまりリードアドレスが示すアドレスが０か
らリードを開始して、５２, １０５、 １５８のアドレス
までのリードが終了してはじめて、デコードしたＨレベ
ル信号をそれぞれ対応するフラグリセットレジスタ１
９, ２０, ２１へ出力する。
はリードアドレス７をデコードしこれがバッファメモリ
１の１セルの最上位アドレスを示す値５２，１０５，１
５８にそれぞれ一致した時、Ｈレベル信号を出力する。
従って、リードアドレスデコーダ１６, １７, １８は、
それぞれバッファメモリ１から１セル分のデータをリー
ドした時、つまりリードアドレスが示すアドレスが０か
らリードを開始して、５２, １０５、 １５８のアドレス
までのリードが終了してはじめて、デコードしたＨレベ
ル信号をそれぞれ対応するフラグリセットレジスタ１
９, ２０, ２１へ出力する。
【００４７】そして、フラグリセットレジスタ１９, ２
０, ２１はそれぞれ対応するフラグレジスタ１３, １
４, １５をリセットするためのフラグリセット信号２
５、２６、２７をＨレベルとする。フラグリセットレジ
スタ１９, ２０, ２１はそれぞれ対応するフラグレジス
タ１３, １４, １５をリセットするまでフラグリセット
信号２５, ２６, ２７をＨレベルで出力し、フラグレジ
スタ１３, １４, １５をリセットした後Ｌレベルとな
る。フラグ信号２２, ２３, ２４の内１つ以上がＨレベ
ルの場合のみデータ判別回路２９はリードイネーブル９
を出力する。
０, ２１はそれぞれ対応するフラグレジスタ１３, １
４, １５をリセットするためのフラグリセット信号２
５、２６、２７をＨレベルとする。フラグリセットレジ
スタ１９, ２０, ２１はそれぞれ対応するフラグレジス
タ１３, １４, １５をリセットするまでフラグリセット
信号２５, ２６, ２７をＨレベルで出力し、フラグレジ
スタ１３, １４, １５をリセットした後Ｌレベルとな
る。フラグ信号２２, ２３, ２４の内１つ以上がＨレベ
ルの場合のみデータ判別回路２９はリードイネーブル９
を出力する。
【００４８】このように、フラグ信号２２、２３、２４
の内１つ以上がＨレベルの場合のみデータ判別回路２９
でバッファメモリ１のデータをリード可能とすること
で、セル単位のデータ転送が可能となる。このため、セ
ルを転送する途中でバッファメモリ１のデータが途切れ
た場合、転送元で途切れたデータの後に疑似データを挿
入してセルを構成するために、転送先でこのセル全体が
廃棄されてしまうという不具合が発生することはなく、
セルデータの損失を防ぐことができる。
の内１つ以上がＨレベルの場合のみデータ判別回路２９
でバッファメモリ１のデータをリード可能とすること
で、セル単位のデータ転送が可能となる。このため、セ
ルを転送する途中でバッファメモリ１のデータが途切れ
た場合、転送元で途切れたデータの後に疑似データを挿
入してセルを構成するために、転送先でこのセル全体が
廃棄されてしまうという不具合が発生することはなく、
セルデータの損失を防ぐことができる。
【００４９】また、オーバーフロー発生検出回路３０に
より、フラグ信号２２、２３、２４の内いずれか２つが
Ｈレベルの時で現在ライト中のメモリ領域のあるアドレ
ス値が該当するメモリ領域内の最上位アドレスに達する
前である旨をデコードすることにより、バッファメモリ
１がオーバーフローを起こす前にオーバーフローの通知
を発することが可能であり、これによりライトデータの
転送を中止できるため、ライトデータに損失が生じてし
まうことをなくすことができる。
より、フラグ信号２２、２３、２４の内いずれか２つが
Ｈレベルの時で現在ライト中のメモリ領域のあるアドレ
ス値が該当するメモリ領域内の最上位アドレスに達する
前である旨をデコードすることにより、バッファメモリ
１がオーバーフローを起こす前にオーバーフローの通知
を発することが可能であり、これによりライトデータの
転送を中止できるため、ライトデータに損失が生じてし
まうことをなくすことができる。
【００５０】このため、例えば、フラグ信号２３、２４
がＨレベルの時で、ライトアドレスが、現在ライト中の
メモリ領域１ａの最上位アドレス５２より５手前の４７
に達したとき、この状態をデコードできるように、デコ
ーダからなるオーバーフロー発生検出回路３０を、図２
に示すように設定しておくことにより、オーバーフロー
の発生を前もって検出でき、ライトデータに損失が生じ
てしまうことをなくすことができる。
がＨレベルの時で、ライトアドレスが、現在ライト中の
メモリ領域１ａの最上位アドレス５２より５手前の４７
に達したとき、この状態をデコードできるように、デコ
ーダからなるオーバーフロー発生検出回路３０を、図２
に示すように設定しておくことにより、オーバーフロー
の発生を前もって検出でき、ライトデータに損失が生じ
てしまうことをなくすことができる。
【００５１】このように、本実施の形態２によれば、バ
ッファメモリに入力するライトアドレスをセル単位でデ
コードしてフラグレジスタをセットし、バッファメモリ
に入力するリードアドレスをセル単位でデコードしてフ
ラグリセットレジスタをセットし、このフラグリセット
レジスタの出力によりフラグレジスタをリセットし、フ
ラグレジスタの出力がバッファメモリの全てのセルより
１つ少ない分Ｈレベルとなり、かつ、残りの１つのセル
に対応するライトアドレスが該当するアドレスの最大値
に達するより前の値であることをデコードすることによ
り、オーバーフローとなったことを検出するようにした
ので、セルを単位としてバッファメモリのデータの有無
を検知でき、データの転送制御に用いた場合に転送効率
が良く、しかも、オーバーフローを前もって検出するこ
とが可能となる。
ッファメモリに入力するライトアドレスをセル単位でデ
コードしてフラグレジスタをセットし、バッファメモリ
に入力するリードアドレスをセル単位でデコードしてフ
ラグリセットレジスタをセットし、このフラグリセット
レジスタの出力によりフラグレジスタをリセットし、フ
ラグレジスタの出力がバッファメモリの全てのセルより
１つ少ない分Ｈレベルとなり、かつ、残りの１つのセル
に対応するライトアドレスが該当するアドレスの最大値
に達するより前の値であることをデコードすることによ
り、オーバーフローとなったことを検出するようにした
ので、セルを単位としてバッファメモリのデータの有無
を検知でき、データの転送制御に用いた場合に転送効率
が良く、しかも、オーバーフローを前もって検出するこ
とが可能となる。
【００５２】（実施の形態３）この実施の形態３は、バ
ッファメモリのライトアドレスおよびリードアドレスを
デコーダによりデコードしてメモリ領域に対応する複数
のフラグレジスタをセットあるいはリセットし、これら
のフラグレジスタの出力が１つを除いて全てＨになり、
かつ残り１つのフラグレジスタに対応するメモリ領域の
ライトアドレスがオーバーフローしかかっていることを
デコーダで検知するとともに、これらのフラグレジスタ
の出力が全てＬである場合には転送先で廃棄される疑似
データを送出することにより、バッファメモリのオーバ
ーフローを、これが実際に生じるよりも前もって検出で
きるとともに、誤データの送信を防止できるようにした
ものである。
ッファメモリのライトアドレスおよびリードアドレスを
デコーダによりデコードしてメモリ領域に対応する複数
のフラグレジスタをセットあるいはリセットし、これら
のフラグレジスタの出力が１つを除いて全てＨになり、
かつ残り１つのフラグレジスタに対応するメモリ領域の
ライトアドレスがオーバーフローしかかっていることを
デコーダで検知するとともに、これらのフラグレジスタ
の出力が全てＬである場合には転送先で廃棄される疑似
データを送出することにより、バッファメモリのオーバ
ーフローを、これが実際に生じるよりも前もって検出で
きるとともに、誤データの送信を防止できるようにした
ものである。
【００５３】図４は本発明の実施の形態３におけるバッ
ファメモリ制御装置の構成を示すブロック図である。図
４において、バッファメモリ１、ライトアドレス生成回
路２、ライトアドレス３、ライトデータ４、ライトイネ
ーブル５、リードアドレス生成回路６、リードアドレス
７、リードデータ８、リードイネーブル９、ライトアド
レスデコーダ１０〜１２、フラグレジスタ１３〜１５、
リードアドレスデコーダ１６〜１８、フラグリセットレ
ジスタ１９〜２１、フラグ信号２２〜２４、フラグリセ
ット信号２５〜２７、オーバーフロー発生検出回路３０
の構成は実施の形態２で示した図３の対応する部分と実
質的に同じであり、３１はフラグ信号２２、２３、２４
の内１つ以上がＨレベルの場合のみリードイネーブル９
を出力し、データのリードを可能とするとともに、フラ
グ信号２２、２３、２４の全てがＨレベルの場合のみ転
送先で廃棄される疑似データを生成する疑似データ生成
回路、３２はこの疑似データ生成回路３１により生成さ
れる疑似データ、３４はバッファメモリ８からのリード
データ８と疑似データ３２とを選択する選択回路、３３
はこの選択回路３４を選択させる疑似データ選択信号、
３５は選択回路３４により選択され転送先に転送される
転送データである。
ファメモリ制御装置の構成を示すブロック図である。図
４において、バッファメモリ１、ライトアドレス生成回
路２、ライトアドレス３、ライトデータ４、ライトイネ
ーブル５、リードアドレス生成回路６、リードアドレス
７、リードデータ８、リードイネーブル９、ライトアド
レスデコーダ１０〜１２、フラグレジスタ１３〜１５、
リードアドレスデコーダ１６〜１８、フラグリセットレ
ジスタ１９〜２１、フラグ信号２２〜２４、フラグリセ
ット信号２５〜２７、オーバーフロー発生検出回路３０
の構成は実施の形態２で示した図３の対応する部分と実
質的に同じであり、３１はフラグ信号２２、２３、２４
の内１つ以上がＨレベルの場合のみリードイネーブル９
を出力し、データのリードを可能とするとともに、フラ
グ信号２２、２３、２４の全てがＨレベルの場合のみ転
送先で廃棄される疑似データを生成する疑似データ生成
回路、３２はこの疑似データ生成回路３１により生成さ
れる疑似データ、３４はバッファメモリ８からのリード
データ８と疑似データ３２とを選択する選択回路、３３
はこの選択回路３４を選択させる疑似データ選択信号、
３５は選択回路３４により選択され転送先に転送される
転送データである。
【００５４】以上のように構成されたバッファメモリ制
御装置について、以下にその動作について説明する。図
４に示すようにバッファメモリ１は、ライトイネーブル
５がＬレベルの時に、ライトアドレス生成回路２が出力
するライトアドレス３に図示しないライトクロックに同
期してライトデータ４をライトする。ライトアドレス生
成回路２は、ライトイネーブル５がＬレベルの時にライ
トクロックに同期して０〜１５８のアドレスを０から順
番に出力し、これを繰り返す。
御装置について、以下にその動作について説明する。図
４に示すようにバッファメモリ１は、ライトイネーブル
５がＬレベルの時に、ライトアドレス生成回路２が出力
するライトアドレス３に図示しないライトクロックに同
期してライトデータ４をライトする。ライトアドレス生
成回路２は、ライトイネーブル５がＬレベルの時にライ
トクロックに同期して０〜１５８のアドレスを０から順
番に出力し、これを繰り返す。
【００５５】ライトアドレスデコーダ１０、１１、１２
はライトアドレス３をデコードし、これがバッファメモ
リ１の１セルの最上位アドレスを示す値５２、１０５、
１５８にそれぞれ一致した時、Ｈレベル信号を出力す
る。従って、ライトアドレスデコーダ１０、１１、１２
はそれぞれバッファメモリ１に１セル分のデータがライ
トされた時、つまりライトアドレス３が示すアドレスが
０からライトを開始して、５２、１０５、１５８のアド
レスへのライトが終了してはじめて、デコードしたＨレ
ベル信号をそれぞれ対応するフラグレジスタ１３、１
４、１５へ出力する。そして、フラグレジスタ１３、１
４、１５はそれぞれのフラグ信号２２、２３、２４をＨ
レベルとする。
はライトアドレス３をデコードし、これがバッファメモ
リ１の１セルの最上位アドレスを示す値５２、１０５、
１５８にそれぞれ一致した時、Ｈレベル信号を出力す
る。従って、ライトアドレスデコーダ１０、１１、１２
はそれぞれバッファメモリ１に１セル分のデータがライ
トされた時、つまりライトアドレス３が示すアドレスが
０からライトを開始して、５２、１０５、１５８のアド
レスへのライトが終了してはじめて、デコードしたＨレ
ベル信号をそれぞれ対応するフラグレジスタ１３、１
４、１５へ出力する。そして、フラグレジスタ１３、１
４、１５はそれぞれのフラグ信号２２、２３、２４をＨ
レベルとする。
【００５６】一方、バッファメモリ１は、リードイネー
ブル９がＬレベルの時に、リードアドレス生成回路６が
出力するリードアドレス７から、図示しないリードクロ
ックに同期してリードデータ８をリードする。
ブル９がＬレベルの時に、リードアドレス生成回路６が
出力するリードアドレス７から、図示しないリードクロ
ックに同期してリードデータ８をリードする。
【００５７】リードアドレス生成回路６はリードイネー
ブル９がＬレベルの時に、リードクロックに同期して０
〜１５８のアドレスを０から順番に出力し、これを繰り
返す。
ブル９がＬレベルの時に、リードクロックに同期して０
〜１５８のアドレスを０から順番に出力し、これを繰り
返す。
【００５８】リードアドレスデコーダ１６、１７、１８
はリードアドレス７をデコードしこれがバッファメモリ
１の１セルの最上位アドレスを示す値５２、１０５，１
５８にそれぞれ一致した時、Ｈレベル信号を出力する。
従って、リードアドレスデコーダ１６、１７、１８は、
それぞれバッファメモリ１から１セル分のデータをリー
ドした時、つまりリードアドレス７が示すアドレスが０
からリードを開始して、５２、１０５、１５８のアドレ
スまでのリードが終了してはじめて、デコードしたＨレ
ベル信号をそれぞれ対応するフラグリセットレジスタ１
９、２０、２１へ出力する。
はリードアドレス７をデコードしこれがバッファメモリ
１の１セルの最上位アドレスを示す値５２、１０５，１
５８にそれぞれ一致した時、Ｈレベル信号を出力する。
従って、リードアドレスデコーダ１６、１７、１８は、
それぞれバッファメモリ１から１セル分のデータをリー
ドした時、つまりリードアドレス７が示すアドレスが０
からリードを開始して、５２、１０５、１５８のアドレ
スまでのリードが終了してはじめて、デコードしたＨレ
ベル信号をそれぞれ対応するフラグリセットレジスタ１
９、２０、２１へ出力する。
【００５９】そして、フラグリセットレジスタ１９、２
０、２１はそれぞれ対応するフラグレジスタ１３、１
４、１５をリセットするためのフラグリセット信号２
５、２６、２７をＨレベルとする。フラグリセットレジ
スタ１９、２０、２１はそれぞれ対応するフラグレジス
タ１３、１４、１５をリセットするまでフラグリセット
信号２５、２６、２７をＨレベルで出力し、フラグレジ
スタ１３、１４、１５をリセットした後Ｌレベルとな
る。フラグ信号２２、２３、２４の内１つ以上がＨレベ
ルの場合のみ疑似データ生成回路３１はリードイネーブ
ル９を出力し、データのリードを可能とする。
０、２１はそれぞれ対応するフラグレジスタ１３、１
４、１５をリセットするためのフラグリセット信号２
５、２６、２７をＨレベルとする。フラグリセットレジ
スタ１９、２０、２１はそれぞれ対応するフラグレジス
タ１３、１４、１５をリセットするまでフラグリセット
信号２５、２６、２７をＨレベルで出力し、フラグレジ
スタ１３、１４、１５をリセットした後Ｌレベルとな
る。フラグ信号２２、２３、２４の内１つ以上がＨレベ
ルの場合のみ疑似データ生成回路３１はリードイネーブ
ル９を出力し、データのリードを可能とする。
【００６０】このように、フラグ信号２２、２３、２４
の内１つ以上がＨレベルの場合のみバッファメモリ１の
データをリードすることでセル単位のデータ転送が可能
となる。このため、セルを転送する途中でバッファメモ
リ１のデータが途切れた場合、転送元で途切れたデータ
の後に疑似データを挿入してセルを構成するために、転
送先でこのセル全体が廃棄されてしまうという不具合が
発生することはなく、セルデータの損失を防ぐことがで
きる。
の内１つ以上がＨレベルの場合のみバッファメモリ１の
データをリードすることでセル単位のデータ転送が可能
となる。このため、セルを転送する途中でバッファメモ
リ１のデータが途切れた場合、転送元で途切れたデータ
の後に疑似データを挿入してセルを構成するために、転
送先でこのセル全体が廃棄されてしまうという不具合が
発生することはなく、セルデータの損失を防ぐことがで
きる。
【００６１】そして、フラグ信号２２、２３、２４のす
べてがＬレベルの場合は、例えばＡＴＭ（Asynchronous
Transfer Mode：非同期転送モード）通信等において
使用される，空きセルと呼ばれる疑似データ、即ち、転
送先で廃棄されるセル単位の疑似データ３２を疑似デー
タ生成回路３１により出力すると同時に疑似データ選択
信号３３を出力し、選択回路３４で転送データ３５をリ
ードデータ８から疑似データ３２に切換えることで、疑
似データ３２を転送先に向けて出力する。
べてがＬレベルの場合は、例えばＡＴＭ（Asynchronous
Transfer Mode：非同期転送モード）通信等において
使用される，空きセルと呼ばれる疑似データ、即ち、転
送先で廃棄されるセル単位の疑似データ３２を疑似デー
タ生成回路３１により出力すると同時に疑似データ選択
信号３３を出力し、選択回路３４で転送データ３５をリ
ードデータ８から疑似データ３２に切換えることで、疑
似データ３２を転送先に向けて出力する。
【００６２】疑似データ生成回路３１は、空きセルを転
送した後、再度フラグ信号２２、２３、２４の内１つ以
上がＨレベルかどうかを検出し、Ｈレベルの場合はバッ
ファメモリ１からデータをリードし、すべてＬレベルの
場合は再び空きセルを転送し、この動作を繰り返す。こ
れにより誤データの転送を防ぐことができる。
送した後、再度フラグ信号２２、２３、２４の内１つ以
上がＨレベルかどうかを検出し、Ｈレベルの場合はバッ
ファメモリ１からデータをリードし、すべてＬレベルの
場合は再び空きセルを転送し、この動作を繰り返す。こ
れにより誤データの転送を防ぐことができる。
【００６３】また、オーバーフロー発生検出回路３０に
より、フラグ信号２２、２３、２４の内いずれか２つが
Ｈレベルの時で現在ライト中のメモリ領域のあるアドレ
ス値が該当するメモリ領域内の最上位アドレスに達する
前である旨をデコードすることにより、バッファメモリ
１がオーバーフローを起こす前にオーバーフローの通知
を発することが可能であり、これによりライトデータの
転送を中止できるため、ライトデータに損失が生じてし
まうことをなくすことができる。
より、フラグ信号２２、２３、２４の内いずれか２つが
Ｈレベルの時で現在ライト中のメモリ領域のあるアドレ
ス値が該当するメモリ領域内の最上位アドレスに達する
前である旨をデコードすることにより、バッファメモリ
１がオーバーフローを起こす前にオーバーフローの通知
を発することが可能であり、これによりライトデータの
転送を中止できるため、ライトデータに損失が生じてし
まうことをなくすことができる。
【００６４】このため、例えば、フラグ信号２３、２４
がＨレベルの時で、ライトアドレスが、現在ライト中の
メモリ領域１ａの最上位アドレス５２より５手前の４７
に達したとき、この状態をデコードできるように、デコ
ーダからなるオーバーフロー発生検出回路３０を、図２
に示すように設定しておくことにより、オーバーフロー
の発生を前もって検出でき、ライトデータに損失が生じ
てしまうことをなくすことができる。
がＨレベルの時で、ライトアドレスが、現在ライト中の
メモリ領域１ａの最上位アドレス５２より５手前の４７
に達したとき、この状態をデコードできるように、デコ
ーダからなるオーバーフロー発生検出回路３０を、図２
に示すように設定しておくことにより、オーバーフロー
の発生を前もって検出でき、ライトデータに損失が生じ
てしまうことをなくすことができる。
【００６５】このように、本実施の形態３によれば、バ
ッファメモリに入力するライトアドレスをセル単位でデ
コードしてフラグレジスタをセットし、バッファメモリ
に入力するリードアドレスをセル単位でデコードしてフ
ラグリセットレジスタをセットし、このフラグリセット
レジスタの出力によりフラグレジスタをリセットし、フ
ラグレジスタの出力がバッファメモリの全てのセルより
１つ少ない分Ｈレベルとなり、かつ、残りの１つのセル
に対応するライトアドレスが該当するアドレスの最大値
に達するより前の値であることをデコードすることによ
り、オーバーフローとなったことを検出するとともに、
フラグレジスタの出力が全てＬレベルとなった場合、疑
似データを転送先に向けて転送するようにしたので、セ
ルを単位としてバッファメモリのデータの有無を検知で
き、データの転送制御に用いた場合に転送効率が良く、
誤ったデータの転送を防止できるとともに、オーバーフ
ローを前もって検出することが可能となる。
ッファメモリに入力するライトアドレスをセル単位でデ
コードしてフラグレジスタをセットし、バッファメモリ
に入力するリードアドレスをセル単位でデコードしてフ
ラグリセットレジスタをセットし、このフラグリセット
レジスタの出力によりフラグレジスタをリセットし、フ
ラグレジスタの出力がバッファメモリの全てのセルより
１つ少ない分Ｈレベルとなり、かつ、残りの１つのセル
に対応するライトアドレスが該当するアドレスの最大値
に達するより前の値であることをデコードすることによ
り、オーバーフローとなったことを検出するとともに、
フラグレジスタの出力が全てＬレベルとなった場合、疑
似データを転送先に向けて転送するようにしたので、セ
ルを単位としてバッファメモリのデータの有無を検知で
き、データの転送制御に用いた場合に転送効率が良く、
誤ったデータの転送を防止できるとともに、オーバーフ
ローを前もって検出することが可能となる。
【００６６】なお、図５に示すように、オーバーフロー
発生通知回路を図１に示すような論理積回路２８で構成
するようにしてもよく、この場合、ライトアドレスデコ
ーダ１０，１１，１２を、各メモリ領域１ａ，１ｂ，１
ｃの最上位アドレス、例えば５２，１０５，１５８に設
定すれば、オーバーフローを前もって検出することはで
きないが、セルを単位としてバッファメモリのデータの
有無を検知でき、誤ったデータの転送を防止することは
可能である。従って、これより、例えば５ずつ前の４
７，１００，１５３に設定しておけば、オーバーフロー
を前もって検出することが可能となり、かつ、３つのメ
モリ領域１ａ，１ｂ，１ｃのうちの２つに対応するフラ
グレジスタの出力がＨレベルの時に限り１つのメモリ領
域からデータを読み出せる。
発生通知回路を図１に示すような論理積回路２８で構成
するようにしてもよく、この場合、ライトアドレスデコ
ーダ１０，１１，１２を、各メモリ領域１ａ，１ｂ，１
ｃの最上位アドレス、例えば５２，１０５，１５８に設
定すれば、オーバーフローを前もって検出することはで
きないが、セルを単位としてバッファメモリのデータの
有無を検知でき、誤ったデータの転送を防止することは
可能である。従って、これより、例えば５ずつ前の４
７，１００，１５３に設定しておけば、オーバーフロー
を前もって検出することが可能となり、かつ、３つのメ
モリ領域１ａ，１ｂ，１ｃのうちの２つに対応するフラ
グレジスタの出力がＨレベルの時に限り１つのメモリ領
域からデータを読み出せる。
【００６７】（実施の形態４）この実施の形態４は、バ
ッファメモリのライトアドレスおよびリードアドレスと
アドレス設定レジスタに設定した任意の設定データとの
一致を検出することによりメモリ領域に対応する複数の
フラグレジスタをセットあるいはリセットし、これらの
フラグレジスタの出力が１つを除いて全てＨになり、か
つ残り１つのフラグレジスタに対応するメモリ領域のラ
イトアドレスがオーバーフローしかかっていることを、
これとアドレス設定レジスタに設定した設定データとを
デコードすることにより検知するとともに、これらのフ
ラグレジスタの出力が少なくとも１つ以上Ｈである場合
にバッファメモリを読み出し可能とすることにより、バ
ッファメモリのオーバーフローを、これが実際に生じる
よりも前もって検出できるとともに、バッファメモリを
任意の個数のセルに分割し、かつその分割したセルを単
位としてバッファメモリのデータの有無を検知できるよ
うにしたものである。
ッファメモリのライトアドレスおよびリードアドレスと
アドレス設定レジスタに設定した任意の設定データとの
一致を検出することによりメモリ領域に対応する複数の
フラグレジスタをセットあるいはリセットし、これらの
フラグレジスタの出力が１つを除いて全てＨになり、か
つ残り１つのフラグレジスタに対応するメモリ領域のラ
イトアドレスがオーバーフローしかかっていることを、
これとアドレス設定レジスタに設定した設定データとを
デコードすることにより検知するとともに、これらのフ
ラグレジスタの出力が少なくとも１つ以上Ｈである場合
にバッファメモリを読み出し可能とすることにより、バ
ッファメモリのオーバーフローを、これが実際に生じる
よりも前もって検出できるとともに、バッファメモリを
任意の個数のセルに分割し、かつその分割したセルを単
位としてバッファメモリのデータの有無を検知できるよ
うにしたものである。
【００６８】図６は本発明の実施の形態４におけるバッ
ファメモリ制御装置の構成を示すブロック図である。図
６において、バッファメモリ１、ライトアドレス生成回
路２、ライトアドレス３、ライトデータ４、ライトイネ
ーブル５、リードアドレス生成回路６、リードアドレス
７、リードデータ８、リードイネーブル９、フラグレジ
スタ１３〜１５、フラグリセットレジスタ１９〜２１、
フラグ信号２２〜２４、フラグリセット信号２５〜２
７、データ判別回路２９、オーバーフロー発生検出回路
３０の構成は実施の形態２で示した図２の対応する部分
と実質的に同じであり、３６〜３８は排他的論理和回路
等からなり、ライトアドレス３とアドレス設定レジスタ
に設定されたアドレスとの一致を検出する一致検出回
路、３９〜４１は排他的論理和回路等からなり、リード
アドレス７とアドレス設定レジスタに設定されたアドレ
スとの一致を検出する一致検出回路、４２〜４４は一致
検出回路３６〜４１により一致が検出されるアドレスが
設定されるアドレス設定レジスタ、４５〜４７はアドレ
ス設定レジスタ４２〜４４に設定される設定データ、４
９〜５１はオーバーフロー検出回路３０に設定されるア
ドレスが設定されるアドレス設定レジスタ、４８はこれ
らのアドレス設定レジスタ４２〜４４および４９〜５１
に設定される設定データとなる外部入力データ、５５は
ＣＰＵ等からなり、この外部入力データを設定するアド
レス設定手段である。
ファメモリ制御装置の構成を示すブロック図である。図
６において、バッファメモリ１、ライトアドレス生成回
路２、ライトアドレス３、ライトデータ４、ライトイネ
ーブル５、リードアドレス生成回路６、リードアドレス
７、リードデータ８、リードイネーブル９、フラグレジ
スタ１３〜１５、フラグリセットレジスタ１９〜２１、
フラグ信号２２〜２４、フラグリセット信号２５〜２
７、データ判別回路２９、オーバーフロー発生検出回路
３０の構成は実施の形態２で示した図２の対応する部分
と実質的に同じであり、３６〜３８は排他的論理和回路
等からなり、ライトアドレス３とアドレス設定レジスタ
に設定されたアドレスとの一致を検出する一致検出回
路、３９〜４１は排他的論理和回路等からなり、リード
アドレス７とアドレス設定レジスタに設定されたアドレ
スとの一致を検出する一致検出回路、４２〜４４は一致
検出回路３６〜４１により一致が検出されるアドレスが
設定されるアドレス設定レジスタ、４５〜４７はアドレ
ス設定レジスタ４２〜４４に設定される設定データ、４
９〜５１はオーバーフロー検出回路３０に設定されるア
ドレスが設定されるアドレス設定レジスタ、４８はこれ
らのアドレス設定レジスタ４２〜４４および４９〜５１
に設定される設定データとなる外部入力データ、５５は
ＣＰＵ等からなり、この外部入力データを設定するアド
レス設定手段である。
【００６９】以上のように構成されたバッファメモリ制
御装置について以下その動作について説明する。図６に
示すように、バッファメモリ１は、ライトイネーブル５
がＬレベルの時に、ライトアドレス生成回路２が出力す
るライトアドレス３に、図示しないライトクロックに同
期してライトデータ４をライトする。ライトアドレス生
成回路２は、ライトイネーブル５がＬレベルの時にライ
トクロックに同期して０〜１５８のアドレスを０から順
番に出力し、これを繰り返す。
御装置について以下その動作について説明する。図６に
示すように、バッファメモリ１は、ライトイネーブル５
がＬレベルの時に、ライトアドレス生成回路２が出力す
るライトアドレス３に、図示しないライトクロックに同
期してライトデータ４をライトする。ライトアドレス生
成回路２は、ライトイネーブル５がＬレベルの時にライ
トクロックに同期して０〜１５８のアドレスを０から順
番に出力し、これを繰り返す。
【００７０】アドレス設定レジスタ４２、４３、４４は
それぞれアドレス設定手段５５からの外部入力データ４
８により設定され、各メモリ領域１ａ，１ｂ，１ｃの最
上位アドレスを示す。従って、一致検出回路３６、３
７、３８は、それぞれアドレス設定レジスタ４２、４
３、４４に設定された設定データ４５、４６、４７とラ
イトアドレス３が一致し、そのメモリ領域１ａ，１ｂ，
１ｃの最上位アドレスまでのライトが終了した時、Ｈレ
ベル信号をそれぞれ対応するフラグレジスタ１３、１
４、１５へ出力する。そして、フラグレジスタ１３、１
４、１５はそれぞれのフラグ信号２２、２３、２４をＨ
レベルとする。
それぞれアドレス設定手段５５からの外部入力データ４
８により設定され、各メモリ領域１ａ，１ｂ，１ｃの最
上位アドレスを示す。従って、一致検出回路３６、３
７、３８は、それぞれアドレス設定レジスタ４２、４
３、４４に設定された設定データ４５、４６、４７とラ
イトアドレス３が一致し、そのメモリ領域１ａ，１ｂ，
１ｃの最上位アドレスまでのライトが終了した時、Ｈレ
ベル信号をそれぞれ対応するフラグレジスタ１３、１
４、１５へ出力する。そして、フラグレジスタ１３、１
４、１５はそれぞれのフラグ信号２２、２３、２４をＨ
レベルとする。
【００７１】一方、バッファメモリ１は、リードイネー
ブル９がＬレベルの時にリードアドレス生成回路６が出
力するリードアドレス７から、図示しないリードクロッ
クに同期してリードデータ８をリードする。リードアド
レス生成回路６はリードイネーブル９がＬレベルの時に
リードクロックに同期して０〜１５８のアドレスを０か
ら順番に出力し、これを繰り返す。
ブル９がＬレベルの時にリードアドレス生成回路６が出
力するリードアドレス７から、図示しないリードクロッ
クに同期してリードデータ８をリードする。リードアド
レス生成回路６はリードイネーブル９がＬレベルの時に
リードクロックに同期して０〜１５８のアドレスを０か
ら順番に出力し、これを繰り返す。
【００７２】アドレス設定レジスタ４２、４３、４４に
は、上述のように、各メモリ領域１ａ，１ｂ，１ｃの最
上位アドレス、例えば４０，１１０，１５８が設定され
ており、一致検出回路３９、４０、４１は、それぞれ対
応したアドレス設定レジスタ４２、４３、４４に設定さ
れた設定データ４５、４６、４７とリードアドレス７が
一致し、そのメモリ領域１ａ，１ｂ，１ｃの最上位アド
レスまでのリードが終了した時、Ｈレベル信号をそれぞ
れ対応するフラグリセットレジスタ１９、２０、２１へ
出力する。
は、上述のように、各メモリ領域１ａ，１ｂ，１ｃの最
上位アドレス、例えば４０，１１０，１５８が設定され
ており、一致検出回路３９、４０、４１は、それぞれ対
応したアドレス設定レジスタ４２、４３、４４に設定さ
れた設定データ４５、４６、４７とリードアドレス７が
一致し、そのメモリ領域１ａ，１ｂ，１ｃの最上位アド
レスまでのリードが終了した時、Ｈレベル信号をそれぞ
れ対応するフラグリセットレジスタ１９、２０、２１へ
出力する。
【００７３】そして、これにより、フラグリセットレジ
スタ１９、２０、２１がセットされると、それぞれ対応
するフラグレジスタ１３、１４、１５をリセットするま
でフラグリセット信号２５、２６、２７をＨレベルで出
力し、フラグレジスタ１３、１４、１５をリセットした
後Ｌレベルとなる。
スタ１９、２０、２１がセットされると、それぞれ対応
するフラグレジスタ１３、１４、１５をリセットするま
でフラグリセット信号２５、２６、２７をＨレベルで出
力し、フラグレジスタ１３、１４、１５をリセットした
後Ｌレベルとなる。
【００７４】フラグ信号２２、２３、２４はその内１つ
以上がＨレベルの場合のみデータ判別回路２９はリード
イネーブル９を出力する。このように、フラグ信号２
２、２３、２４の内１つ以上がＨレベルの場合のみデー
タ判別回路２９でバッファメモリ１のデータをリードす
ることにより、外部よりアドレス設定レジスタに４２〜
４４に設定する任意のセル単位での転送が可能となり、
セルデータの損失を防ぐことができる。
以上がＨレベルの場合のみデータ判別回路２９はリード
イネーブル９を出力する。このように、フラグ信号２
２、２３、２４の内１つ以上がＨレベルの場合のみデー
タ判別回路２９でバッファメモリ１のデータをリードす
ることにより、外部よりアドレス設定レジスタに４２〜
４４に設定する任意のセル単位での転送が可能となり、
セルデータの損失を防ぐことができる。
【００７５】また、オーバーフロー発生検出回路３０は
フラグ信号２２、２３、２４の内いずれか２つがＨレベ
ルの時で現在ライト中のメモリ領域のあるアドレス値が
該当するメモリ領域内の最上位アドレスに達する前であ
る旨をデコードするように、２つがＨレベルで、かつ、
書き込み中のライトアドレスが外部入力データ４８によ
りアドレス設定レジスタ４９〜５１に一致するように、
デコーダからなる当該オーバーフロー発生検出回路３０
を設定し、かつ、アドレス設定レジスタ４９〜５１にバ
ッファメモリ１のメモリ領域１ａ，１ｂ，１ｃの最上位
アドレスより手前のアドレスを設定しておくことによ
り、バッファメモリ１のオーバーフローを前もって検出
できる。
フラグ信号２２、２３、２４の内いずれか２つがＨレベ
ルの時で現在ライト中のメモリ領域のあるアドレス値が
該当するメモリ領域内の最上位アドレスに達する前であ
る旨をデコードするように、２つがＨレベルで、かつ、
書き込み中のライトアドレスが外部入力データ４８によ
りアドレス設定レジスタ４９〜５１に一致するように、
デコーダからなる当該オーバーフロー発生検出回路３０
を設定し、かつ、アドレス設定レジスタ４９〜５１にバ
ッファメモリ１のメモリ領域１ａ，１ｂ，１ｃの最上位
アドレスより手前のアドレスを設定しておくことによ
り、バッファメモリ１のオーバーフローを前もって検出
できる。
【００７６】例えば、設定データ５２〜５４を、バッフ
ァメモリ１のメモリ領域１ａ，１ｂ，１ｃの最上位アド
レスが４０，１１０，１５８の場合、これより５手前の
３５，１０６，１５３に設定しておくことにより、オー
バーフロー発生検出回路（デコーダ）３０によりバッフ
ァメモリ１のオーバーフローを前もって任意のセル単位
で検出可能となる。
ァメモリ１のメモリ領域１ａ，１ｂ，１ｃの最上位アド
レスが４０，１１０，１５８の場合、これより５手前の
３５，１０６，１５３に設定しておくことにより、オー
バーフロー発生検出回路（デコーダ）３０によりバッフ
ァメモリ１のオーバーフローを前もって任意のセル単位
で検出可能となる。
【００７７】このように、本実施の形態４によれば、バ
ッファメモリのライトアドレスおよびリードアドレスと
アドレス設定レジスタに設定した任意の設定データとの
一致を検出することによりメモリ領域に対応する複数の
フラグレジスタをセットあるいはリセットし、これらの
フラグレジスタの出力が１つを除いて全てＨになり、か
つ残り１つのフラグレジスタに対応するメモリ領域のラ
イトアドレスがオーバーフローしかかっていることを、
これとアドレス設定レジスタに設定した設定データとを
デコードすることにより検知するとともに、これらのフ
ラグレジスタの出力が少なくとも１つ以上Ｈである場合
にバッファメモリを読み出し可能とするようにしたの
で、バッファメモリのオーバーフローを、これが実際に
生じるよりも前もって検出でき、データの転送制御に用
いた場合に転送効率が良いものが得られるとともに、バ
ッファメモリを任意の個数のセルに分割し、かつその分
割したセルを単位としてバッファメモリのデータの有無
を検知することが可能である。
ッファメモリのライトアドレスおよびリードアドレスと
アドレス設定レジスタに設定した任意の設定データとの
一致を検出することによりメモリ領域に対応する複数の
フラグレジスタをセットあるいはリセットし、これらの
フラグレジスタの出力が１つを除いて全てＨになり、か
つ残り１つのフラグレジスタに対応するメモリ領域のラ
イトアドレスがオーバーフローしかかっていることを、
これとアドレス設定レジスタに設定した設定データとを
デコードすることにより検知するとともに、これらのフ
ラグレジスタの出力が少なくとも１つ以上Ｈである場合
にバッファメモリを読み出し可能とするようにしたの
で、バッファメモリのオーバーフローを、これが実際に
生じるよりも前もって検出でき、データの転送制御に用
いた場合に転送効率が良いものが得られるとともに、バ
ッファメモリを任意の個数のセルに分割し、かつその分
割したセルを単位としてバッファメモリのデータの有無
を検知することが可能である。
【００７８】なお、図７に示すように、オーバーフロー
発生通知回路を図１に示すような論理積回路２８で構成
するようにしてもよく、この場合、アドレス設定レジス
タ４９，５０，５１を、各メモリ領域１ａ，１ｂ，１ｃ
の最上位アドレス、例えば４０，１１０，１５８に設定
すれば、バッファメモリのオーバーフローを前もって検
出することはできないが、任意のセルを単位としてオー
バーフローを検出可能である。従って、アドレス設定レ
ジスタ４９，５０，５１を、これより、例えば５ずつ前
の３５，１０６，１５３に設定しておけば、オーバーフ
ローを前もって検出することが可能となり、上記実施の
形態４と同様の効果を奏する。
発生通知回路を図１に示すような論理積回路２８で構成
するようにしてもよく、この場合、アドレス設定レジス
タ４９，５０，５１を、各メモリ領域１ａ，１ｂ，１ｃ
の最上位アドレス、例えば４０，１１０，１５８に設定
すれば、バッファメモリのオーバーフローを前もって検
出することはできないが、任意のセルを単位としてオー
バーフローを検出可能である。従って、アドレス設定レ
ジスタ４９，５０，５１を、これより、例えば５ずつ前
の３５，１０６，１５３に設定しておけば、オーバーフ
ローを前もって検出することが可能となり、上記実施の
形態４と同様の効果を奏する。
【００７９】また、このバッファメモリ制御装置は、フ
ラグレジスタとフラグリセットレジスタと一致検出回路
およびアドレス設定レジスタの数を増やすことでさらに
細かくバッファメモリのメモリ領域を任意の単位で分割
でき、その分割されたセル単位によるデータの転送やオ
ーバーフローの事前検出が可能となる。さらに、一致検
出回路の検出値を例えば全て１５８に設定した場合、バ
ッファメモリを分割せず、全体を１つのメモリ領域とし
てそのオーバーフローの有無を検出できる。
ラグレジスタとフラグリセットレジスタと一致検出回路
およびアドレス設定レジスタの数を増やすことでさらに
細かくバッファメモリのメモリ領域を任意の単位で分割
でき、その分割されたセル単位によるデータの転送やオ
ーバーフローの事前検出が可能となる。さらに、一致検
出回路の検出値を例えば全て１５８に設定した場合、バ
ッファメモリを分割せず、全体を１つのメモリ領域とし
てそのオーバーフローの有無を検出できる。
【００８０】
【発明の効果】以上のように、本願の請求項１に係る発
明によるバッファメモリ制御装置によれば、アドレスに
より複数のデータ単位であるセル単位のメモリ領域に分
割されたバッファメモリと、前記バッファメモリのライ
トアドレスを出力するライトアドレス生成回路と、前記
バッファメモリのリードアドレスを出力するリードアド
レス生成回路と、前記ライトアドレスをデコードするこ
とによりセル単位毎のデータのライトが終了する前のラ
イトアドレスを示すフラグ信号を出力する第１のレジス
タと、前記フラグ信号により前記バッファメモリ内にセ
ル単位のデータの有無を判別し前記バッファメモリのリ
ード制御を行うデータ判別回路と、前記リードアドレス
をデコードすることによりセル単位毎のデータのリード
終了を示し、前記フラグ信号のリセットを行うフラグリ
セット信号を出力する第２のレジスタと、前記フラグ信
号によりバッファメモリのオーバーフローの発生を知ら
せるオーバーフロー発生通知回路とを有し、前記データ
判別回路により前記バッファメモリのリード制御を行
い、バッファメモリのオーバーフローが発生する前にラ
イトデータの転送中止を知らせ、かつ、セル単位でデー
タの転送を行いデータの損失を防止するようにしたの
で、バッファメモリをあるセル単位に分割し、セル単位
ごとにデータ転送を行い、オーバーフローおよびエンプ
ティーの制御を行うことでセルデータの損失を防止でき
る。 また、バッファメモリのオーバーフローを比較回路
を用いず検出するために回路規模を小さく構成できる効
果がある。
明によるバッファメモリ制御装置によれば、アドレスに
より複数のデータ単位であるセル単位のメモリ領域に分
割されたバッファメモリと、前記バッファメモリのライ
トアドレスを出力するライトアドレス生成回路と、前記
バッファメモリのリードアドレスを出力するリードアド
レス生成回路と、前記ライトアドレスをデコードするこ
とによりセル単位毎のデータのライトが終了する前のラ
イトアドレスを示すフラグ信号を出力する第１のレジス
タと、前記フラグ信号により前記バッファメモリ内にセ
ル単位のデータの有無を判別し前記バッファメモリのリ
ード制御を行うデータ判別回路と、前記リードアドレス
をデコードすることによりセル単位毎のデータのリード
終了を示し、前記フラグ信号のリセットを行うフラグリ
セット信号を出力する第２のレジスタと、前記フラグ信
号によりバッファメモリのオーバーフローの発生を知ら
せるオーバーフロー発生通知回路とを有し、前記データ
判別回路により前記バッファメモリのリード制御を行
い、バッファメモリのオーバーフローが発生する前にラ
イトデータの転送中止を知らせ、かつ、セル単位でデー
タの転送を行いデータの損失を防止するようにしたの
で、バッファメモリをあるセル単位に分割し、セル単位
ごとにデータ転送を行い、オーバーフローおよびエンプ
ティーの制御を行うことでセルデータの損失を防止でき
る。 また、バッファメモリのオーバーフローを比較回路
を用いず検出するために回路規模を小さく構成できる効
果がある。
【００８１】また、本願の請求項２に係る発明によるバ
ッファメモリ制御装置によれば、請求項１記載のバッフ
ァメモリ制御装置において、フラグ信号を入力とし、バ
ッファメモリにセル単位のデータが無い場合にバッファ
メモリのリード制御を行うと同時に疑似データ選択信号
とセル単位の疑似データを出力する疑似データ生成回路
と、前記疑似データ選択信号により前記疑似データと前
記バッファメモリのリードデータのいずれかを選択する
選択回路とを有するようにしたので、転送先でこのセル
全体が廃棄されてしまうという不具合が発生することは
なく、セルデータの損失を防ぐことができる効果があ
る。
ッファメモリ制御装置によれば、請求項１記載のバッフ
ァメモリ制御装置において、フラグ信号を入力とし、バ
ッファメモリにセル単位のデータが無い場合にバッファ
メモリのリード制御を行うと同時に疑似データ選択信号
とセル単位の疑似データを出力する疑似データ生成回路
と、前記疑似データ選択信号により前記疑似データと前
記バッファメモリのリードデータのいずれかを選択する
選択回路とを有するようにしたので、転送先でこのセル
全体が廃棄されてしまうという不具合が発生することは
なく、セルデータの損失を防ぐことができる効果があ
る。
【００８２】また、本願の請求項３に係る発明によるバ
ッファメモリ制御装置によれば、請求項１記載のバッフ
ァメモリ制御装置において、外部からアドレス値を設定
可能なレジスタと、前記レジスタの値とライトアドレス
の一致を検出する第１の一致検出回路と、前記レジスタ
の値とリードアドレスの一致を検出する第２の一致検出
回路とを有し、バッファメモリのメモリ領域を任意の単
位で分割可能とするようにしたので、任意の単位で分割
したバッファメモリのメモリ領域のオーバーフローを検
出できる効果がある。
ッファメモリ制御装置によれば、請求項１記載のバッフ
ァメモリ制御装置において、外部からアドレス値を設定
可能なレジスタと、前記レジスタの値とライトアドレス
の一致を検出する第１の一致検出回路と、前記レジスタ
の値とリードアドレスの一致を検出する第２の一致検出
回路とを有し、バッファメモリのメモリ領域を任意の単
位で分割可能とするようにしたので、任意の単位で分割
したバッファメモリのメモリ領域のオーバーフローを検
出できる効果がある。
【００８３】また、本願の請求項４に係る発明によるバ
ッファメモリ制御装置によれば、アドレスにより複数の
データ単位であるセル単位のメモリ領域に分割されたバ
ッファメモリと、前記バッファメモリのライトアドレス
を出力するライトアドレス生成回路と、前記バッファメ
モリのリードアドレスを出力するリードアドレス生成回
路と、前記ライトアドレスをデコードすることによりセ
ル単位毎のデータのライトが終了した時点もしくはこれ
より前のライトアドレスを示すフラグ信号を出力する第
１のレジスタと、前記フラグ信号により前記バッファメ
モリ内にセル単位のデータの有無を判別し前記バッファ
メモリのリード制御を行うデータ判別回路と、前記リー
ドアドレスをデコードすることによりセル単位毎のデー
タのリード終了を示し、前記フラグ信号のリセットを行
うフラグリセット信号を出力する第２のレジスタと、フ
ラグ信号とライトアドレスを入力とし、前記フラグ信号
と前記ライトアドレスによりオーバーフローが発生する
前にライトデータの転送停止を知らせるオーバーフロー
発生検出回路とを有し、前記データ判別回路により前記
バッファメモリのリード制御を行い、バッファメモリの
オーバーフローが発生する前にライトデータの転送中止
を知らせ、かつ、セル単位でデータの転送を行いデータ
の損失を防止するようにしたので、バッファメモリをあ
るセル単位に分割し、セル単位ごとにデータ転送を行
い、オーバーフローおよびエンプティーの制御を行うこ
とでセルデータの損失を防止できる。 また、バッファメ
モリのオーバーフローを前もって検出できる効果があ
る。
ッファメモリ制御装置によれば、アドレスにより複数の
データ単位であるセル単位のメモリ領域に分割されたバ
ッファメモリと、前記バッファメモリのライトアドレス
を出力するライトアドレス生成回路と、前記バッファメ
モリのリードアドレスを出力するリードアドレス生成回
路と、前記ライトアドレスをデコードすることによりセ
ル単位毎のデータのライトが終了した時点もしくはこれ
より前のライトアドレスを示すフラグ信号を出力する第
１のレジスタと、前記フラグ信号により前記バッファメ
モリ内にセル単位のデータの有無を判別し前記バッファ
メモリのリード制御を行うデータ判別回路と、前記リー
ドアドレスをデコードすることによりセル単位毎のデー
タのリード終了を示し、前記フラグ信号のリセットを行
うフラグリセット信号を出力する第２のレジスタと、フ
ラグ信号とライトアドレスを入力とし、前記フラグ信号
と前記ライトアドレスによりオーバーフローが発生する
前にライトデータの転送停止を知らせるオーバーフロー
発生検出回路とを有し、前記データ判別回路により前記
バッファメモリのリード制御を行い、バッファメモリの
オーバーフローが発生する前にライトデータの転送中止
を知らせ、かつ、セル単位でデータの転送を行いデータ
の損失を防止するようにしたので、バッファメモリをあ
るセル単位に分割し、セル単位ごとにデータ転送を行
い、オーバーフローおよびエンプティーの制御を行うこ
とでセルデータの損失を防止できる。 また、バッファメ
モリのオーバーフローを前もって検出できる効果があ
る。
【００８４】また、本願の請求項５に係る発明によるバ
ッファメモリ制御装置によれば、請求項４記載のバッフ
ァメモリ制御装置において、フラグ信号を入力とし、バ
ッファメモリにセル単位のデータが無い場合にバッファ
メモリのリード制御を行うと同時に疑似データ選択信号
とセル単位の疑似データを出力する疑似データ生成回路
と、前記疑似データ選択信号により前記疑似データと前
記バッファメモリのリードデータのいずれかを選択する
選択回路とを有するようにしたので、転送先でこのセル
全体が廃棄されてしまうという不具合が発生することは
なく、セルデータの損失を防ぐことができる効果があ
る。
ッファメモリ制御装置によれば、請求項４記載のバッフ
ァメモリ制御装置において、フラグ信号を入力とし、バ
ッファメモリにセル単位のデータが無い場合にバッファ
メモリのリード制御を行うと同時に疑似データ選択信号
とセル単位の疑似データを出力する疑似データ生成回路
と、前記疑似データ選択信号により前記疑似データと前
記バッファメモリのリードデータのいずれかを選択する
選択回路とを有するようにしたので、転送先でこのセル
全体が廃棄されてしまうという不具合が発生することは
なく、セルデータの損失を防ぐことができる効果があ
る。
【００８５】また、本願の請求項６に係る発明によるバ
ッファメモリ制御装置によれば、請求項４記載のバッフ
ァメモリ制御装置において、外部からアドレス値を設定
可能なレジスタと、前記レジスタの値とライトアドレス
の一致を検出する第１の一致検出回路と、前記レジスタ
の値とリードアドレスの一致を検出する第２の一致検出
回路とを有し、バッファメモリのメモリ領域を任意の単
位で分割可能とするようにしたので、任意の単位で分割
したバッファメモリのメモリ領域のオーバーフローを検
出できる効果がある。
ッファメモリ制御装置によれば、請求項４記載のバッフ
ァメモリ制御装置において、外部からアドレス値を設定
可能なレジスタと、前記レジスタの値とライトアドレス
の一致を検出する第１の一致検出回路と、前記レジスタ
の値とリードアドレスの一致を検出する第２の一致検出
回路とを有し、バッファメモリのメモリ領域を任意の単
位で分割可能とするようにしたので、任意の単位で分割
したバッファメモリのメモリ領域のオーバーフローを検
出できる効果がある。
【図１】本発明の実施の形態１におけるバッファメモリ
制御装置の構成を示すブロック図である。
制御装置の構成を示すブロック図である。
【図２】本発明の実施の形態１におけるバッファメモリ
制御装置のデコーダの構成を示すブロック図である。
制御装置のデコーダの構成を示すブロック図である。
【図３】本発明の実施の形態２におけるバッファメモリ
制御装置の構成を示すブロック図である。
制御装置の構成を示すブロック図である。
【図４】本発明の実施の形態３におけるバッファメモリ
制御装置の構成を示すブロック図である。
制御装置の構成を示すブロック図である。
【図５】本発明の実施の形態３におけるバッファメモリ
制御装置の他の構成例を示すブロック図である。
制御装置の他の構成例を示すブロック図である。
【図６】本発明の実施の形態４におけるバッファメモリ
制御装置の構成を示すブロック図である。
制御装置の構成を示すブロック図である。
【図７】本発明の実施の形態４におけるバッファメモリ
制御装置の他の構成例を示すブロック図である。
制御装置の他の構成例を示すブロック図である。
【図８】従来のバッファメモリ制御装置の構成を示すブ
ロック図である。
ロック図である。
【図９】従来のバッファメモリ制御装置のオーバーフロ
ー，アンダーフローの検出動作を示す模式図である。
ー，アンダーフローの検出動作を示す模式図である。
【図１０】従来のバッファメモリ制御装置のアドレス比
較回路，オーバーフロー発生通知回路，エンプティー発
生通知回路の構成を示す模式図である。
較回路，オーバーフロー発生通知回路，エンプティー発
生通知回路の構成を示す模式図である。
【図１１】従来のセルバッファ制御回路の構成例を示す
模式図である。
模式図である。
１ バッファメモリ １ａ，１ｂ，１ｃ メモリ領域 ２ ライトアドレス生成回路 ３ ライトアドレス ４ ライトデータ ５ ライトイネーブル ６ リードアドレス生成回路 ７ リードアドレス ８ リードデータ ９ リードイネーブル １０〜１２ ライトアドレスデコーダ １３〜１５ フラグレジスタ １６〜１８ リードアドレスデコーダ １９〜２１ フラグリセットレジスタ ２２〜２４ フラグ信号 ２５〜２７ フラグリセット信号 ２８ オーバフロー発生通知回路（論理積） ２９ データ判別回路 ３０ オーバフロー発生検出回路 ３１ 疑似データ生成回路 ３２ 疑似データ ３３ 疑似データ選択信号 ３４ 選択回路 ３５ 転送データ ３６〜４１ 一致検出回路 ４２〜４４，４９〜５１ アドレス設定レジスタ ４５〜４７ 設定データ ４８ 外部入力データ
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 5/06 H04L 12/28
Claims (6)
- 【請求項１】 アドレスにより複数のデータ単位である
セル単位のメモリ領域に分割されたバッファメモリと、 前記バッファメモリのライトアドレスを出力するライト
アドレス生成回路と、 前記バッファメモリのリードアドレスを出力するリード
アドレス生成回路と、 前記ライトアドレスをデコードすることによりセル単位
毎のデータのライトが終了する前のライトアドレスを示
すフラグ信号を出力する第１のレジスタと、 前記フラグ信号により前記バッファメモリ内にセル単位
のデータの有無を判別し前記バッファメモリのリード制
御を行うデータ判別回路と、 前記リードアドレスをデコードすることによりセル単位
毎のデータのリード終了を示し、前記フラグ信号のリセ
ットを行うフラグリセット信号を出力する第２のレジス
タと、 前記フラグ信号によりバッファメモリのオーバーフロー
の発生を知らせるオーバーフロー発生通知回路とを有
し、 前記データ判別回路により前記バッファメモリのリード
制御を行い、バッファメモリのオーバーフローが発生す
る前にライトデータの転送中止を知らせ、かつ、セル単
位でデータの転送を行いデータの損失を防止することを
特徴とするバッファメモリ制御装置。 - 【請求項２】 請求項１記載のバッファメモリ制御装置
において、 フラグ信号を入力とし、バッファメモリにセル単位のデ
ータが無い場合にバッファメモリのリード制御を行うと
同時に疑似データ選択信号とセル単位の疑似データを出
力する疑似データ生成回路と、 前記疑似データ選択信号により前記疑似データと前記バ
ッファメモリのリードデータのいずれかを選択する選択
回路とを有することを特徴とするバッファメモリ制御装
置。 - 【請求項３】 請求項１記載のバッファメモリ制御装置
において、 外部からアドレス値を設定可能なレジスタと、 前記レジスタの値とライトアドレスの一致を検出する第
１の一致検出回路と、 前記レジスタの値とリードアドレスの一致を検出する第
２の一致検出回路とを有し、 バッファメモリのメモリ領域を任意の単位で分割可能と
したことを特徴とするバッファメモリ制御装置。 - 【請求項４】 アドレスにより複数のデータ単位である
セル単位のメモリ領域に分割されたバッファメモリと、 前記バッファメモリのライトアドレスを出力するライト
アドレス生成回路と、 前記バッファメモリのリードアドレスを出力するリード
アドレス生成回路と、 前記ライトアドレスをデコードすることによりセル単位
毎のデータのライトが終了した時点もしくはこれより前
のライトアドレスを示すフラグ信号を出力する第１のレ
ジスタと、 前記フラグ信号により前記バッファメモリ内にセル単位
のデータの有無を判別し前記バッファメモリのリード制
御を行うデータ判別回路と、 前記リードアドレスをデコードすることによりセル単位
毎のデータのリード終了を示し、前記フラグ信号のリセ
ットを行うフラグリセット信号を出力する第２のレジス
タと、 フラグ信号とライトアドレスを入力とし、前記フラグ信
号と前記ライトアドレスによりオーバーフローが発生す
る前にライトデータの転送停止を知らせるオーバーフロ
ー発生検出回路とを有し、 前記データ判別回路により前記バッファメモリのリード
制御を行い、バッファメモリのオーバーフローが発生す
る前にライトデータの転送中止を知らせ、かつ、セル単
位でデータの転送を行いデータの損失を防止することを
特徴とするバッファメモリ制御装置。 - 【請求項５】 請求項４記載のバッファメモリ制御装置
において、 フラグ信号を入力とし、バッファメモリにセル単位のデ
ータが無い場合にバッファメモリのリード制御を行うと
同時に疑似データ選択信号とセル単位の疑似データを出
力する疑似データ生成回路と、 前記疑似データ選択信号により前記疑似データと前記バ
ッファメモリのリードデータのいずれかを選択する選択
回路とを有することを特徴とするバッファメモリ制御装
置。 - 【請求項６】 請求項４記載のバッファメモリ制御装置
において、 外部からアドレス値を設定可能なレジスタと、 前記レジスタの値とライトアドレスの一致を検出する第
１の一致検出回路と、 前記レジスタの値とリードアドレスの一致を検出する第
２の一致検出回路とを有し、 バッファメモリのメモリ領域を任意の単位で分割可能と
したことを特徴とするバッファメモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10160250A JP2873229B2 (ja) | 1997-06-16 | 1998-06-09 | バッファメモリ制御装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15883697 | 1997-06-16 | ||
| JP9-158836 | 1997-06-16 | ||
| JP10160250A JP2873229B2 (ja) | 1997-06-16 | 1998-06-09 | バッファメモリ制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1173299A JPH1173299A (ja) | 1999-03-16 |
| JP2873229B2 true JP2873229B2 (ja) | 1999-03-24 |
Family
ID=26485833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10160250A Expired - Fee Related JP2873229B2 (ja) | 1997-06-16 | 1998-06-09 | バッファメモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2873229B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014085820A (ja) * | 2012-10-23 | 2014-05-12 | Toshiba Corp | 共有メモリアクセスシステムおよび共有メモリアクセス方法 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100857137B1 (ko) * | 2002-02-20 | 2008-09-05 | 주식회사 엘지이아이 | 동영상 데이터 전송장치 및 방법 |
| JP5675278B2 (ja) * | 2010-11-01 | 2015-02-25 | オリンパス株式会社 | データ処理装置および画像処理装置 |
| JP5958039B2 (ja) * | 2012-04-16 | 2016-07-27 | 株式会社ソシオネクスト | データ転送装置、データ転送方法、及び半導体装置 |
-
1998
- 1998-06-09 JP JP10160250A patent/JP2873229B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014085820A (ja) * | 2012-10-23 | 2014-05-12 | Toshiba Corp | 共有メモリアクセスシステムおよび共有メモリアクセス方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1173299A (ja) | 1999-03-16 |
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