JPS5936359B2 - デ−タバツフア装置 - Google Patents
デ−タバツフア装置Info
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- JPS5936359B2 JPS5936359B2 JP55177756A JP17775680A JPS5936359B2 JP S5936359 B2 JPS5936359 B2 JP S5936359B2 JP 55177756 A JP55177756 A JP 55177756A JP 17775680 A JP17775680 A JP 17775680A JP S5936359 B2 JPS5936359 B2 JP S5936359B2
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
本発明はデータバッファ装置に関し、例えば情報処理シ
ステムにおける入出力チャネル装置内のデータバッファ
を対象とするものである。
ステムにおける入出力チャネル装置内のデータバッファ
を対象とするものである。
周知のように、情報処理システムにおいて入出力チャネ
ル装置のデータバッファは、入出力装置と主記憶装置の
間に位置し、両装置間で転送されるデータを一時的に蓄
積することにより、両装置間の転送方式および転送速度
の相違を吸収する役割を果している。
ル装置のデータバッファは、入出力装置と主記憶装置の
間に位置し、両装置間で転送されるデータを一時的に蓄
積することにより、両装置間の転送方式および転送速度
の相違を吸収する役割を果している。
通常、入出力装置とデータバッファの間は１バイト単位
でデータが転送さわ、主記憶装置とデータバッファの間
は複数バイト（例えば８バイト）の単位でデータが転送
される。ＷＲＩＴＥ動作、すなわち主記憶装置から入出
力装置にデータが転送される場合の動作では、チャネル
装置はあらかじめ主記憶装置から複数バイトの単位でフ
ェッチしたデータをデータバッファに格納しておき、入
出力装置から要求があつた時に前記データを１バイトず
つ取り出して当該入出力装置に転送する。また、ＲＥＡ
Ｄ動作、すなわち入出力装置から主記憶装置にデータが
転送される場合の動作では入出力装置から１バイト単位
で転送されてくるデータをデータバッファに蓄積して、
主記憶装置への転送単位のバイト数に達した時点で上記
データバッファから読出して主記憶装置にストアする。
このように制御されるデータバッファは、一般に第１図
に示すような構造になつている。
でデータが転送さわ、主記憶装置とデータバッファの間
は複数バイト（例えば８バイト）の単位でデータが転送
される。ＷＲＩＴＥ動作、すなわち主記憶装置から入出
力装置にデータが転送される場合の動作では、チャネル
装置はあらかじめ主記憶装置から複数バイトの単位でフ
ェッチしたデータをデータバッファに格納しておき、入
出力装置から要求があつた時に前記データを１バイトず
つ取り出して当該入出力装置に転送する。また、ＲＥＡ
Ｄ動作、すなわち入出力装置から主記憶装置にデータが
転送される場合の動作では入出力装置から１バイト単位
で転送されてくるデータをデータバッファに蓄積して、
主記憶装置への転送単位のバイト数に達した時点で上記
データバッファから読出して主記憶装置にストアする。
このように制御されるデータバッファは、一般に第１図
に示すような構造になつている。
第１図において、データバッファ１０２は主記憶装置と
の転送単位に等しいバイト幅（例えば８バイト幅）をも
ち、主記憶装置からのフェッチデータはフェッチデータ
レジスタＦＤＲＩＯＩを経由して該データバッファ１０
２内に格納され、１バイトずつ出力レジスタＯＲ１０５
を経由して入出力装置へ転送される。また、入出力装置
から転送されてきた１バイト単位のデータは入力レジス
タＩＲ１０４を経由してデータバッファ１０２に蓄積さ
れ、ストアデータレジスタＳＤＲ４０３を経由して主記
憶装置にストアされる。次に、このように構成されたデ
ータバッファのＲＥＡＤの動作をさらに詳しく説明し、
その時の問題点を述べる。
の転送単位に等しいバイト幅（例えば８バイト幅）をも
ち、主記憶装置からのフェッチデータはフェッチデータ
レジスタＦＤＲＩＯＩを経由して該データバッファ１０
２内に格納され、１バイトずつ出力レジスタＯＲ１０５
を経由して入出力装置へ転送される。また、入出力装置
から転送されてきた１バイト単位のデータは入力レジス
タＩＲ１０４を経由してデータバッファ１０２に蓄積さ
れ、ストアデータレジスタＳＤＲ４０３を経由して主記
憶装置にストアされる。次に、このように構成されたデ
ータバッファのＲＥＡＤの動作をさらに詳しく説明し、
その時の問題点を述べる。
ＲＥＡＤの場合、主記憶装置上のデータアドレスないし
転送バイト数の値によつては入出力装置から受取つたデ
ータをデータバツフアのバス幅の途中のバイト位置から
蓄積したり、また途中のバイト位置で蓄積を終了したり
することがある。この種のデータを主記憶装置に転送す
る場合、各バイトに１対１で対応する有効性表示ビツト
（ＭＡＲＫビツト）を同時に転送して、上記ＭＡＲＫビ
ツトが１に対応するデータバイトのみを主記憶装置に書
き込む（部分書き込み）制御を行なう。この様子を第２
図に示す。第２図はａが転送データ、ｂがＭＡＲＫビツ
トで、転送データを８バイトとし、そのうち有効な（主
記憶装置にストアされるべき）データが２〜６バイト目
の５バイトであるとすると、そたに対応するＭＡＲＫビ
ツト位置２〜６に１１８が表示され、それ以外のビツト
位置にば０１が表示されることを示している。ところで
、転送データにはデータの正常性チエツク用に各データ
バイト単位にパリテイビツトが付加さへそれに従つて主
記憶装置側などではパリテイチエツクを行い、その結果
、エラーを検出するとシステムは障害回復のための処理
を実行することになるが、この場合、上記ＭＡＲＫビツ
トの値が゛０”のビツトに対応するデータバイトのパリ
テイの正常性の保証が問題となる。
転送バイト数の値によつては入出力装置から受取つたデ
ータをデータバツフアのバス幅の途中のバイト位置から
蓄積したり、また途中のバイト位置で蓄積を終了したり
することがある。この種のデータを主記憶装置に転送す
る場合、各バイトに１対１で対応する有効性表示ビツト
（ＭＡＲＫビツト）を同時に転送して、上記ＭＡＲＫビ
ツトが１に対応するデータバイトのみを主記憶装置に書
き込む（部分書き込み）制御を行なう。この様子を第２
図に示す。第２図はａが転送データ、ｂがＭＡＲＫビツ
トで、転送データを８バイトとし、そのうち有効な（主
記憶装置にストアされるべき）データが２〜６バイト目
の５バイトであるとすると、そたに対応するＭＡＲＫビ
ツト位置２〜６に１１８が表示され、それ以外のビツト
位置にば０１が表示されることを示している。ところで
、転送データにはデータの正常性チエツク用に各データ
バイト単位にパリテイビツトが付加さへそれに従つて主
記憶装置側などではパリテイチエツクを行い、その結果
、エラーを検出するとシステムは障害回復のための処理
を実行することになるが、この場合、上記ＭＡＲＫビツ
トの値が゛０”のビツトに対応するデータバイトのパリ
テイの正常性の保証が問題となる。
すなわち、データバツフア内のこれらのデータバイトは
過去の動作の内容が残つたま＼であるため、パワーオン
直後とか、過去の動作でパリテイエラーが発生した場合
などはパリテイの正常性が保証されていない。このため
、後続の動作でパリテイエラーを検出する割合が比較的
高く、そのたびにシステムは障害回復処理を実行するこ
とになるが、ソフト的な回復手段（同一人出力動作の繰
り返し）では回復不可能で、ひいてはシステムダウンの
状態におちいる可能性もある。しかし、データ中の該Ｍ
ＡＲＫビツトの値が゛０１に対応するデータバイトは、
主記憶装置に書き込む必要のないものであり、このデー
タバイトのパリテイエラーによつてシステムダウンをも
たらすことは問題である。従来、この問題の解決策とし
て、データバツフアのイニシヤライズ手段を持ち、パワ
ーオン時ないし障害発生時にデータバツフアをイニシヤ
ライズする方法や、主記憶装置側で、ＭＡＲＫビツトが
″Ｏ゛に対応するデータバイトのパリテイチエツクを抑
止する方法などが考えられている。このうち、イニシヤ
ライズ手段を持つ方法は、金物量の増加だけではなく、
バツフア容量が大きく、かつ、複数のチヤネル装置で同
一バツフア記憶を分割使用しているようなシステムでは
イニシヤライズに要する時間が性能低下をもたらす恐れ
がある。また、主記憶装置側でパリテイチエツクを抑止
する方法は、データが通過する全ての装置に抑止手段が
要求され、各装置の論理、データ構造により実現性に問
題がある。本発明は、上記従来の問題を解決すべくなさ
れたもので、データバツフア内の個々のデータバイトの
有効性を表示する手段と、該手段で無効とされたデータ
バイトが上記データバツフアから読み出された時、当該
データバイトのパリテイを強制的に正常な値に設定する
手段とをもつことにより、イニシヤライズ機能を持たず
とも、データバツフア内のデータが他装置に転送される
場合に、そのパリテイの正常性を保証するものである。
過去の動作の内容が残つたま＼であるため、パワーオン
直後とか、過去の動作でパリテイエラーが発生した場合
などはパリテイの正常性が保証されていない。このため
、後続の動作でパリテイエラーを検出する割合が比較的
高く、そのたびにシステムは障害回復処理を実行するこ
とになるが、ソフト的な回復手段（同一人出力動作の繰
り返し）では回復不可能で、ひいてはシステムダウンの
状態におちいる可能性もある。しかし、データ中の該Ｍ
ＡＲＫビツトの値が゛０１に対応するデータバイトは、
主記憶装置に書き込む必要のないものであり、このデー
タバイトのパリテイエラーによつてシステムダウンをも
たらすことは問題である。従来、この問題の解決策とし
て、データバツフアのイニシヤライズ手段を持ち、パワ
ーオン時ないし障害発生時にデータバツフアをイニシヤ
ライズする方法や、主記憶装置側で、ＭＡＲＫビツトが
″Ｏ゛に対応するデータバイトのパリテイチエツクを抑
止する方法などが考えられている。このうち、イニシヤ
ライズ手段を持つ方法は、金物量の増加だけではなく、
バツフア容量が大きく、かつ、複数のチヤネル装置で同
一バツフア記憶を分割使用しているようなシステムでは
イニシヤライズに要する時間が性能低下をもたらす恐れ
がある。また、主記憶装置側でパリテイチエツクを抑止
する方法は、データが通過する全ての装置に抑止手段が
要求され、各装置の論理、データ構造により実現性に問
題がある。本発明は、上記従来の問題を解決すべくなさ
れたもので、データバツフア内の個々のデータバイトの
有効性を表示する手段と、該手段で無効とされたデータ
バイトが上記データバツフアから読み出された時、当該
データバイトのパリテイを強制的に正常な値に設定する
手段とをもつことにより、イニシヤライズ機能を持たず
とも、データバツフア内のデータが他装置に転送される
場合に、そのパリテイの正常性を保証するものである。
以下、実施例にもとづき本発明の内容を詳細に説明する
。
。
第３図は本発明の一実施例で、入出力装置から読み込ま
粍一旦、データバツフアに蓄積されたデータを主記憶装
置に転送する場合の構成を示したものである。
粍一旦、データバツフアに蓄積されたデータを主記憶装
置に転送する場合の構成を示したものである。
図中、１０２がデータバツフアを示し、３０１はデータ
バツフア１０２内の個々のデータバイトの有効性を示す
データバイト有効表示手段である。このデータバイト有
効表示手段３０１とは、より具体的に言えば、入出力装
置から読み込まれたデータがデータバツフア１０２のど
こからどこまで入つているかを示す手段である。本手段
の実現方法は、例えばデータが蓄積されたデータバツフ
ア内の先頭ポインタと最終ポインタの両ポインタの値か
ら有効なデータバイト位置を識別する力法や、データが
バツフアに蓄積される都度、その格納位置に対応する有
効性フラグビツトをセツトする方法等、各種の実現力法
が考えられる。いずれにせよ、データバツフア１０２内
のデータが主記憶装置に転送される際には上記データバ
イト有効表示手段３０１が参照さ粍所定のＩＶＡＲＫ信
号がマークレジスタ３０３にセツトされる。
バツフア１０２内の個々のデータバイトの有効性を示す
データバイト有効表示手段である。このデータバイト有
効表示手段３０１とは、より具体的に言えば、入出力装
置から読み込まれたデータがデータバツフア１０２のど
こからどこまで入つているかを示す手段である。本手段
の実現方法は、例えばデータが蓄積されたデータバツフ
ア内の先頭ポインタと最終ポインタの両ポインタの値か
ら有効なデータバイト位置を識別する力法や、データが
バツフアに蓄積される都度、その格納位置に対応する有
効性フラグビツトをセツトする方法等、各種の実現力法
が考えられる。いずれにせよ、データバツフア１０２内
のデータが主記憶装置に転送される際には上記データバ
イト有効表示手段３０１が参照さ粍所定のＩＶＡＲＫ信
号がマークレジスタ３０３にセツトされる。
一方、データバツフア１０２から読み出されたデータは
パリテイ補正手段３０２を経由してストアデータレジス
タ１０３にセツトさヘマ一−クレジスタ３０３のＭＡＲ
Ｋ信号と＼もに主記憶装置に転送される。パリテイ補正
手段３０２は、データバイト有効表示手段３０１からス
トアデータの個々のデータバイトに対応するＭＡＲＫ信
号を受け取り、このぬ信号の値が１０６のビツトに対応
するデータバイトのパリテイビツトを強制的に正常な値
に設定するものである。
パリテイ補正手段３０２を経由してストアデータレジス
タ１０３にセツトさヘマ一−クレジスタ３０３のＭＡＲ
Ｋ信号と＼もに主記憶装置に転送される。パリテイ補正
手段３０２は、データバイト有効表示手段３０１からス
トアデータの個々のデータバイトに対応するＭＡＲＫ信
号を受け取り、このぬ信号の値が１０６のビツトに対応
するデータバイトのパリテイビツトを強制的に正常な値
に設定するものである。
第４図は上記パリテイ補正手段の具体的回路例である。
これは１つのデータバイトに対するパリテイ補正回路で
、実際には、同様の回路がストアデータの各データバイ
トに対応してあり、それらでもつて第３図のパリテイ補
正手段３０２が成り立つているものである。第４図にお
いて、データバツフア１０２から読み出された或るデー
タバイトのうち、データを示すビツト０から７までは、
そのま＼ストアデータレジスタ１０３の入力データとな
る。ビツトＰすなわちパリテイビツトに関しては、デー
タバイト有効表示手段３０１から送られた該データバイ
トに対するＭＡＲＫ（１）の値により、ＭＡＲＫ（１）
＝１、すなわち該データバイトが有効の場合は、アンド
回路４０３がゲートされて、データバツフアから読み出
されたパリテイビツトＰがオア回路４０５を通し、その
ま＼ストアデータレジスタ１０３への上記入力データに
対するパリテイビツトとなる。またＭＡＲＫ（１）＝０
、すなわち該データバイトが無効の場合は、反転回路４
０２を通してアンド回路４０４がゲートさヘビツトＯ〜
７の値からパリテイジェネレータ４０１で生成されたパ
リテイの値がストアデータレジスタ１０３へのパリテイ
ビツトＰとなる。このようにして、Ｍ信号の値が″１″
のビツトに対応するデータバイトはデータバツフア１０
２から読み出されたデータがそのま＼主記憶装置に転送
され、ＭＡＲＫ信号の値が１０”のビツトに対応するデ
ータバイトは、そのパリテイビツトの値が強制的に正し
い値に設定されて主記憶装置に転送される。
、実際には、同様の回路がストアデータの各データバイ
トに対応してあり、それらでもつて第３図のパリテイ補
正手段３０２が成り立つているものである。第４図にお
いて、データバツフア１０２から読み出された或るデー
タバイトのうち、データを示すビツト０から７までは、
そのま＼ストアデータレジスタ１０３の入力データとな
る。ビツトＰすなわちパリテイビツトに関しては、デー
タバイト有効表示手段３０１から送られた該データバイ
トに対するＭＡＲＫ（１）の値により、ＭＡＲＫ（１）
＝１、すなわち該データバイトが有効の場合は、アンド
回路４０３がゲートされて、データバツフアから読み出
されたパリテイビツトＰがオア回路４０５を通し、その
ま＼ストアデータレジスタ１０３への上記入力データに
対するパリテイビツトとなる。またＭＡＲＫ（１）＝０
、すなわち該データバイトが無効の場合は、反転回路４
０２を通してアンド回路４０４がゲートさヘビツトＯ〜
７の値からパリテイジェネレータ４０１で生成されたパ
リテイの値がストアデータレジスタ１０３へのパリテイ
ビツトＰとなる。このようにして、Ｍ信号の値が″１″
のビツトに対応するデータバイトはデータバツフア１０
２から読み出されたデータがそのま＼主記憶装置に転送
され、ＭＡＲＫ信号の値が１０”のビツトに対応するデ
ータバイトは、そのパリテイビツトの値が強制的に正し
い値に設定されて主記憶装置に転送される。
以上の説明から明らかな如く、本発明によれば、主記憶
装置に書き込まれないデータは、データバツフア内でパ
リテイの正常性が保証される必要はなく、これによりパ
ワーオン直後あるいは障害発生時のデータバツフアの初
期値設定を行つたり、主記憶装置側でＭＡＲＫビツトが
゛０１に対応するデータバイトのパリテイビツトを抑止
する必要がなくなる。
装置に書き込まれないデータは、データバツフア内でパ
リテイの正常性が保証される必要はなく、これによりパ
ワーオン直後あるいは障害発生時のデータバツフアの初
期値設定を行つたり、主記憶装置側でＭＡＲＫビツトが
゛０１に対応するデータバイトのパリテイビツトを抑止
する必要がなくなる。
なお、本発明は入出力チヤネル装置内のデータバツフア
以外でも適用可能であることは云うまでもない。
以外でも適用可能であることは云うまでもない。
第１図は本発明で対象とするデータバツフアの構造例を
示す図、第２図は部分書込みの説明図、第３図は本発明
の一実施例を示すプロツク図、第４図は第３図における
パリテイ補正手段の具体的回路例を示す図である。 １０２・・・・・・データバツフア、１０３・・・・・
・ストアデータレジスタ、３０１・・・・・・データバ
イト有効表示手段、３０２・・・・・・パリテイ補正手
段、３０３・・・・・・マークレジスタ。
示す図、第２図は部分書込みの説明図、第３図は本発明
の一実施例を示すプロツク図、第４図は第３図における
パリテイ補正手段の具体的回路例を示す図である。 １０２・・・・・・データバツフア、１０３・・・・・
・ストアデータレジスタ、３０１・・・・・・データバ
イト有効表示手段、３０２・・・・・・パリテイ補正手
段、３０３・・・・・・マークレジスタ。
Claims (1)
- １ 各データバイト単位にパリティビットを含む複数デ
ータバイトのデータを一時的に蓄積するデータバッファ
装置において、前記複数データバイトのデータを蓄積す
る記憶手段と、該記憶手段に蓄積された各データバイト
の有効性を表示するデータバイト有効表示手段と、前記
記憶手段から読み出されたデータのうち、前記データバ
イト有効表示手段で無効と表示されたデータバイトに対
してはそのパリティビットを強制的に正常な値に設定し
、有効と表示されたデータバイトに対してはそのパリテ
ィビットをそのまゝとするパリティ補正手段とを具備し
ていることを特徴とするデータバッファ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55177756A JPS5936359B2 (ja) | 1980-12-15 | 1980-12-15 | デ−タバツフア装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55177756A JPS5936359B2 (ja) | 1980-12-15 | 1980-12-15 | デ−タバツフア装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57100536A JPS57100536A (en) | 1982-06-22 |
| JPS5936359B2 true JPS5936359B2 (ja) | 1984-09-03 |
Family
ID=16036570
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55177756A Expired JPS5936359B2 (ja) | 1980-12-15 | 1980-12-15 | デ−タバツフア装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5936359B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0688514B2 (ja) * | 1986-01-24 | 1994-11-09 | 日産自動車株式会社 | 共振低減クツシヨン |
| JP2544012B2 (ja) * | 1990-08-22 | 1996-10-16 | 富士通株式会社 | デ―タバッファのパリティチェック回路 |
-
1980
- 1980-12-15 JP JP55177756A patent/JPS5936359B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57100536A (en) | 1982-06-22 |
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